JP3209014B2 - Ｃｍｏｓバッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＭＯＳ集積回路の
出力回路等に用いられるＣＭＯＳバッファ回路に関す
る。

【０００２】

【従来の技術】図９は、マスクＲＯＭ等のＣＭＯＳメモ
リのブロック構成を示す。データが記憶されるメモリセ
ルアレイ９１、このメモリセルアレイ９１のデータを選
択するためのロウデコーダ９２及びカラムデコーダ９
３、選択されたメモリセルデータを読み出すセンスアン
プ９４、読み出されたデータを外部出力端子に取り出す
出力バッファ回路９５等を有する。

【０００３】この種のＣＭＯＳメモリの大規模化に伴っ
て、最近同時スイッチングによるグラウンド・バウンス
の影響が大きな問題になっている。図９のシステムにお
いて、８ビットあるいは１６ビット等の複数系統のセン
スアンプ９４が同時スイッチングしたときに、配線等の
インダクタに生じる起電力により、ＰＭＯＳトランジス
タがオンするときにはＰＭＯＳトランジスタのソース電
位が低下し、ＮＭＯＳトランジスタがオンする時にはＮ
ＭＯＳトランジスタのソース電位が上昇する。これらの
過渡的なソース電位変化が出力論理レベルや入力論理レ
ベルを変えるといったシステムの誤動作をもたらす。

【０００４】上述のような同時スイッチングによるノイ
ズの影響を低減するために、例えば出力バッファ回路９
５を改良することが行われる。図１０はそのような改良
型の出力バッファ回路の例を示している。この出力バッ
ファ回路は、ＰＭＯＳトランジスタＱP1とＮＭＯＳトラ
ンジスタＱN1による第１のＣＭＯＳインバータ１０１
と、ＰＭＯＳトランジスタＱP2とＮＭＯＳトランジスタ
ＱN2による第２のＣＭＯＳインバータ１０２と、これら
のインバータ１０１，１０２によりそれぞれ駆動される
出力段ＰＭＯＳトランジスタＱP4とＮＭＯＳトランジス
タＱN4を主たる構成要素とする。

【０００５】第１のＣＭＯＳインバータ１０１のＮＭＯ
ＳトランジスタＱN1のソース側には、ダイオード接続さ
れたクランプ用ＮＭＯＳトランジスタＱN3が挿入され、
同様に第２のＣＭＯＳインバータ１０２のＰＭＯＳトラ
ンジスタＱP2のソース側にはダイオード接続されたクラ
ンプ用ＰＭＯＳトランジスタＱP3が挿入されている。こ
の様な構成は例えば、特開平４−３３０８２２号公報に
示されている。

【０００６】この様な構成とすると、入力端子ＩＮが立
ち上がって第１のＣＭＯＳインバータ１０１の出力が低
下する時に、クランプ用ＮＭＯＳトランジスタＱN3がそ
の変化を鈍らせる働きをし、従って出力段ＰＭＯＳトラ
ンジスタＱP4の立上がりが抑制される。同様に、入力端
子ＩＮが立ち下がって第２のＣＭＯＳインバータ１０２
の出力が上昇する時に、クランプ用ＮＭＯＳトランジス
タＱP3がその変化を鈍らせる働きをし、従って出力段Ｎ
ＭＯＳトランジスタＱN4の立上がりが抑制される。この
様に出力段ＭＯＳトランジスタの立上がりを抑制するこ
とにより、前段のセンスアンプの同時スイッチングによ
るノイズの影響を除くことができる。

【０００７】

【発明が解決しようとする課題】図１０の回路方式は、
同時スイッチングノイズの低減に効果があるが、これは
いわば動作速度を犠牲にした結果である。この動作速度
の低下は、特に電源電圧が低くなった場合には大きな問
題となる。例えば、最近は３Ｖ／５Ｖ電源共用型のメモ
リ等が作られているが、３Ｖの低電圧電源を用いたとき
に、図１０の回路方式では動作速度低下の悪影響が著し
くなる。

【０００８】この発明は上記事情を考慮してなされたも
ので、同時スイッチングノイズを低減しながら、電源電
圧が低下した時に動作速度低下を来さないようにしたＣ
ＭＯＳバッファ回路を提供することを目的としている。

【０００９】

【課題を解決するための手段】この発明に係るＣＭＯＳ
バッファ回路は、ＰＭＯＳトランジスタまたはＮＭＯＳ
トランジスタの少なくとも一方のソース側にダイオード
接続されたクランプ用ＭＯＳトランジスタが設けられた
入力段ＣＭＯＳゲート回路と、この入力段ＣＭＯＳゲー
ト回路の出力端子に入力端子が接続された出力段ＣＭＯ
Ｓインバータと、前記クランプ用ＭＯＳトランジスタに
並列接続されたスイッチ用ＭＯＳトランジスタと、電源
電圧が所定レベル以下になったことを検出して前記スイ
ッチ用ＭＯＳトランジスタをオン駆動するスイッチ制御
回路とを備えたことを特徴としている。

【００１０】この発明に係るＣＭＯＳバッファ回路はま
た、ＮＭＯＳトランジスタのソース側にダイオード接続
されたクランプ用ＮＭＯＳトランジスタが設けられた第
１のＣＭＯＳゲート回路と、ＰＭＯＳトランジスタのソ
ース側にダイオード接続されたクランプ用ＰＭＯＳトラ
ンジスタが設けられて前記第１のＣＭＯＳゲート回路と
入力端子が共通接続された第２のＣＭＯＳゲート回路
と、前記第１のＣＭＯＳゲート回路の出力により駆動さ
れる出力段ＰＭＯＳトランジスタと前記第２のＣＭＯＳ
ゲート回路の出力により駆動される出力段ＮＭＯＳトラ
ンジスタとが直列接続された出力回路と、前記第１のＣ
ＭＯＳゲート回路のクランプ用ＮＭＯＳトランジスタに
並列接続されたスイッチ用ＮＭＯＳトランジスタと、前
記第２のＣＭＯＳゲート回路のクランプ用ＰＭＯＳトラ
ンジスタに並列接続されたスイッチ用ＰＭＯＳトランジ
スタと、電源電圧が所定レベル以下になったことを検出
して前記スイッチ用ＮＭＯＳトランジスタ及びスイッチ
用ＰＭＯＳトランジスタをオン駆動するスイッチ制御回
路とを備えたことを特徴としている。

【００１１】

【作用】この発明においては、入力段のＣＭＯＳゲート
回路にはクランプ用ＭＯＳトランジスタが挿入され、同
時にこのクランプ用ＭＯＳトランジスタに並列に、これ
を選択的に短絡するためのスイッチ用ＭＯＳトランジス
タが設けられる。そして通常の電源電圧状態では、スイ
ッチ用ＭＯＳトランジスタはオフとすることにより、ク
ランプ用ＭＯＳトランジスタの働きにより、同時スイッ
チングノイズの影響を低減することができる。

【００１２】電源電圧が低下した時には、スイッチ制御
回路がこれを検出してスイッチ用ＭＯＳトランジスタを
オン駆動する。この結果クランプ用ＭＯＳトランジスタ
が短絡されて、ＣＭＯＳゲート回路のソースが直接接地
端子または電源端子に接続される。このクランプ機能の
解除によって、電源電圧低下に伴う動作速度低下がなく
なり、バッファ回路の高速性能が確保される。しかも電
源電圧が低下したときには同時スイッチングノイズも小
さくなるから、クランプ機能を解除することによる悪影
響はない。以上によりこの発明に係るＣＭＯＳバッファ
回路は、特に３Ｖ／５Ｖ電源共用型のＣＭＯＳ集積回路
に適用したときに、耐ノイズ性及び高速性を両立させる
ことができて有効である。

【００１３】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るＣＭＯＳ
出力バッファ回路の構成である。このＣＭＯＳ出力バッ
ファ回路は例えば、図９に示したようなＣＭＯＳメモリ
に用いられる。なお以下の説明において、特にことわら
ない限り、ＭＯＳトランジスタはエンハンスメント型
（Ｅ型）とする。

【００１４】このＣＭＯＳ出力バッファ回路は、第１の
ＣＭＯＳゲート回路１１と第２のＣＭＯＳゲート回路１
２、及びこれらのＣＭＯＳゲート回路１１、１２の出力
によりそれぞれ駆動される出力段ＰＭＯＳトランジスタ
ＱP31 、ＮＭＯＳトランジスタＱN31 を有する。出力段
のＰＭＯＳトランジスタＱP31 、ＮＭＯＳトランジスタ
ＱN31 は電源ＶDDと接地間に直列接続されて、ドレイン
が共通に出力端子ＯＵＴに接続されている。

【００１５】第１のＣＭＯＳゲート回路１１は、この実
施例では２入力ＮＡＮＤゲートであり、直列接続された
二つのＮＭＯＳトランジスタＱN11 ，ＱN12 と、並列接
続された二つのＰＭＯＳトランジスタＱP11 ，ＱP12 を
有する。ＮＭＯＳトランジスタＱN11 とＰＭＯＳトラン
ジスタＱP11 のゲートは共通に入力端子ＩＮに接続さ
れ、ＮＭＯＳトランジスタＱN12 とＰＭＯＳトランジス
タＱP12 のゲートは共通に出力イネーブル端子ＯＥＮに
接続される。

【００１６】第２のＣＭＯＳゲート回路１２は、２入力
ＮＯＲゲートであり、直列接続された二つのＰＭＯＳト
ランジスタＱP21 ，ＱP22 と、並列接続された二つのＮ
ＭＯＳトランジスタＱN21 ，ＱN22 を有する。ＮＭＯＳ
トランジスタＱN21 とＰＭＯＳトランジスタＱP21 のゲ
ートは共通に入力端子ＩＮに接続され、ＮＭＯＳトラン
ジスタＱN22 とＰＭＯＳトランジスタＱP22 のゲートに
は共通に出力イネーブル端子ＯＥＮの信号がインバータ
Ｉにより反転されて供給される。

【００１７】第１のＣＭＯＳゲート回路１１の接地側の
ＮＭＯＳトランジスタＱN12 のソースと接地端子の間に
は、ダイオード接続されたクランプ用ＮＭＯＳトランジ
スタＱN13 が挿入されている。第２のＣＭＯＳゲート回
路１２の電源側のＰＭＯＳトランジスタＱP22 のソース
と電源ＶDDの間には、やはりダイオード接続されたクラ
ンプ用ＰＭＯＳトランジスタＱP23 が挿入されている。

【００１８】一方のクランプ用ＮＭＯＳトランジスタＱ
N13 に対して並列に、スイッチ用ＮＭＯＳトランジスタ
ＱN14 が接続され、他方のクランプ用ＰＭＯＳトランジ
スタＱP23 にも並列に、スイッチ用ＰＭＯＳトランジス
タＱP24 が接続されている。これらのスイッチ用ＮＭＯ
ＳトランジスタＱN14 ，ＰＭＯＳトランジスタＱP24は
通常の電源状態、例えばＶDD＝５Ｖのときは、オフ状態
に保たれる。

【００１９】これらのスイッチ用ＮＭＯＳトランジスタ
ＱN14 及びＰＭＯＳトランジスタＱP24 を電源電圧があ
るレベル以下になったときに選択的にオン駆動するため
に、スイッチ制御回路１３が設けられている。スイッチ
制御回路１３は、ドレイン・ゲートを共通に電源ＶDDに
接続し、ソースを端子Ａに接続したＮＭＯＳトランジス
タＱN42 と、端子Ａと接地端子の間にゲート・ソースを
共通接続して抵抗として挿入されたデプレション型（Ｄ
型）のＮＭＯＳトランジスタＱN41 とからなる部分が電
源電圧センス回路１３１を構成している。即ち端子Ａの
電位は、ＮＭＯＳトランジスタＱN42 のしきい値をＶTH
として、ＶDD−ＶTHとなり、電源ＶDDに応じて変化する
出力が得られる。

【００２０】端子Ａには、ＮＭＯＳトランジスタＱN43
とＰＭＯＳトランジスタＱP41 からなるＣＭＯＳインバ
ータの入力端子が接続され、更にその出力端子Ｂには、
ＮＭＯＳトランジスタＱN44 とＰＭＯＳトランジスタＱ
P42 からなるＣＭＯＳインバータの入力端子が接続され
ている。これらＣＭＯＳインバータは、端子Ａの電位が
所定レベル以下になったことを判定するしきい値回路１
３２を構成している。そして、最初のインバータ出力端
子Ｂが第１のＣＭＯＳゲート回路１１側のスイッチ用Ｎ
ＭＯＳトランジスタＱN14 のゲートに接続され、次のイ
ンバータ出力端子Ｃが第２のＣＭＯＳゲート回路１２側
のスイッチ用ＰＭＯＳトランジスタＱP24 のゲートに接
続されている。

【００２１】この様に構成された出力バッファ回路の動
作を次に説明する。出力イネーブル端子ＯＥＮが“Ｌ”
レベルのとき、第１のＣＭＯＳゲート回路１１ではＰＭ
ＯＳトランジスタＱP12 がオンであり、出力端子Ｎ１が
“Ｈ”レベルに保たれ、第２のＣＭＯＳゲート回路１２
ではＮＭＯＳトランジスタＱN22 がオンであり、出力端
子Ｎ２が“Ｌ”レベルに保たれる。従って出力段のＰＭ
ＯＳトランジスタＱP31 及びＮＭＯＳトランジスタＱN3
1 は共にオフ、即ち出力端子ＯＵＴは高インピーダンス
状態に保たれる。

【００２２】出力イネーブル端子ＯＥＮが“Ｈ”レベル
になると、入力端子ＩＮが“Ｈ”レベルになったとき、
第１のＣＭＯＳゲート回路１１は、ＮＭＯＳトランジス
タＱN11 ，ＱN12 が共にオンであり、出力端子Ｎ１が
“Ｌ”レベルになる。また第２のＣＭＯＳゲート回路１
２は、ＮＭＯＳトランジスタＱN21 がオンになるから出
力端子Ｎ２が“Ｌ”レベルになる。これにより、出力段
ＰＭＯＳトランジスタＱP31 がオン、出力段ＮＭＯＳト
ランジスタＱN31 がオフになり、最終出力端子ＯＵＴに
“Ｈ”レベル出力が得られる。

【００２３】出力イネーブル端子ＯＥＮが“Ｈ”レベル
の状態で入力端子ＩＮが“Ｌ”レベルになると、第１の
ＣＭＯＳゲート回路１１は、ＮＭＯＳトランジスタＱN1
1 がオフになって出力端子Ｎ１が“Ｈ”レベルに、第２
のＣＭＯＳゲート回路１２はＰＭＯＳトランジスタＱP2
1 ，ＱP22 ともにオンになって出力端子Ｎ２が“Ｈ”レ
ベルになる。これにより、出力段ＰＭＯＳトランジスタ
ＱP31 がオフ、出力段ＮＭＯＳトランジスタＱN31 がオ
ンになり、最終出力端子ＯＵＴに“Ｌ”レベル出力が得
られる。以上が出力バッファ回路の基本動作である。

【００２４】電源電圧ＶDDの大きさに応じて、第１のＣ
ＭＯＳゲート回路１１側のスイッチ用ＮＭＯＳトランジ
スタＱN14 及び第２のＣＭＯＳゲート回路１２側のスイ
ッチ用ＰＭＯＳトランジスタＱP24 のオン／オフが切替
え制御される。これにより、第１のＣＭＯＳゲート回路
１１側のクランプ用ＮＭＯＳトランジスタＱN13 、第２
のＣＭＯＳゲート回路１２側のクランプ用ＰＭＯＳトラ
ンジスタＱP23 の働きが制御される。この動作を図７を
参照して説明する。

【００２５】図７は、電源電圧ＶDDが変化したときに、
これに応じてスイッチ制御回路１３の端子Ａの電位が変
化する様子と、この端子Ａにより制御されるＣＭＯＳイ
ンバータの論理しきい値の関係を示している。Ｄ型ＮＭ
ＯＳトランジスタＱN41 はほぼ定抵抗動作するから、セ
ンス回路１３１の出力端子Ａの電位は図示のように、ダ
イオード接続されたＮＭＯＳトランジスタＱN42 のしき
い値分ＶTHだけ電源電圧ＶDDから下がった値になる。イ
ンバータ論理しきい値は電源電圧ＶDDにほぼ比例する。

【００２６】従って例えば電源ＶDDが５Ｖ以上では、端
子Ａの電位はＣＭＯＳインバータの論理しきい値より高
く、このとき端子Ｂは“Ｌ”レベル、端子Ｃは“Ｈ”レ
ベルである。これにより、第１のＣＭＯＳゲート回路１
１側のスイッチ用ＮＭＯＳトランジスタＱN14 、第２の
ＣＭＯＳゲート回路１２側のスイッチ用ＰＭＯＳトラン
ジスタＱP24 は共にオフである。

【００２７】この状態では、出力イネーブル状態で、入
力端子ＩＮが立ち上がり、第１のＣＭＯＳゲート回路１
１の出力端子Ｎ１が立ち下がるとき、クランプ用ＮＭＯ
ＳトランジスタＱN13 の働きにより、出力端子Ｎ１の立
下がり速度、従って出力段ＰＭＯＳトランジスタＱP31
のターンオン速度が抑制される。同様に、入力端子ＩＮ
が立ち下がって、第２のＣＭＯＳゲート回路１２の出力
端子Ｎ２が立ち上がるとき、クランプ用ＰＭＯＳトラン
ジスタＱP23 の働きにより、出力端子Ｎ２の立上がり速
度、従って出力段ＮＭＯＳトランジスタＱN31 のターン
オン速度が抑制される。この結果、同時スイッチングノ
イズの影響が抑制される。

【００２８】電源電圧ＶDDが例えば、３Ｖになると、図
７に示すように、スイッチ制御回路１３のセンス回路１
３１の出力端子Ａの電位は、ＣＭＯＳインバータの論理
しきい値より低くなる。このとき、しきい値回路１３２
の端子Ｂは“Ｈ”レベル、端子Ｃは“Ｌ”レベルにな
る。従って、第１のＣＭＯＳゲート回路１１側のスイッ
チ用ＮＭＯＳトランジスタＱN14 、第２のＣＭＯＳゲー
ト回路１２側のスイッチ用ＰＭＯＳトランジスタＱP24
共にオンとなる。これによって、クランプ用のＮＭＯＳ
トランジスタＱN13 、ＰＭＯＳトランジスタＱP23 とも
に短絡されて、クランプ機能が解除される。このクラン
プ機能の解除によって、電源電圧低下に拘らず、出力バ
ッファ回路の高速性能が確保されることになる。

【００２９】図２は、図１の実施例を僅かに変形した実
施例である。図１と異なるのは、スイッチ制御回路１３
として、ＰＭＯＳトランジスタＱP43 とＮＭＯＳトラン
ジスタＱN45 からなるＣＭＯＳインバータを１段追加し
たしきい値回路１３２ａを用いた点である。そして、第
１のＣＭＯＳゲート回路１１側のスイッチ用ＮＭＯＳト
ランジスタＱN14 のゲートを、端子Ｂに代わって最終段
出力端子Ｄにより駆動するようにしている。

【００３０】図１の回路において、スイッチ制御回路１
３の端子Ａの電位がもしインバータ論理しきい値より僅
かに低い状態であるとすると、端子Ｂは充分に“Ｈ”レ
ベルにならず、中間レベルにとどまる。そうするとスイ
ッチ用ＮＭＯＳトランジスタＱN14 が充分深くオンにな
らず、クランプ機能の解除が中途半端にとどまる。図２
の実施例によると、端子ＢがＶDDまで出ていなくても、
更に２段のＣＭＯＳインバータを通すことで端子Ｄは充
分にＶDDに近い値になる。従ってスイッチ用ＮＭＯＳト
ランジスタＱN14 のオン／オフ切替えが明確に行われ
る。

【００３１】図３は、図２の実施例を変形した実施例で
ある。この実施例のスイッチ制御回路１３は、センス回
路１３１ａとして、Ｅ型ＮＭＯＳトランジスタＱN42 と
Ｄ型ＮＭＯＳトランジスタＱN41 の配置を図２のそれと
逆にしている。即ち、Ｅ型ＮＭＯＳトランジスタＱN42
のソースを接地し、ゲートとドレインを共通にして、ゲ
ートとソースを接続した抵抗としてのＤ型ＮＭＯＳトラ
ンジスタＱN41 を介して電源に接続した構成としてい
る。またこれに伴って、端子Ｃを第１のＣＭＯＳゲート
回路１１側のスイッチ用ＮＭＯＳトランジスタＱN14 の
ゲートに接続し、端子Ｄを第２のＣＭＯＳゲート回路１
２側のスイッチ用ＰＭＯＳトランジスタＱP24 のゲート
に接続している。

【００３２】スイッチ制御回路１３の端子Ａの電源依存
性は、図８に示すように、先の実施例の図７の場合とは
逆になる。即ち、このスイッチ制御回路１３のセンス回
路１３１ａでは、Ｄ型ＮＭＯＳトランジスタＱN41 の定
抵抗特性とダイオード接続されたＥ型ＮＭＯＳトランジ
スタＱN42 とによって、電源電圧ＶDDがある程度以上で
は、端子ＡはＮＭＯＳトランジスタＱN42 のしきい値Ｖ
THで決まるほぼ一定電圧となる。インバータ論理しきい
値が電源電圧ＶDDに応じて変化することは、先の実施例
と同様である。

【００３３】従って、例えば電源電圧ＶDDが５Ｖでは、
先の実施例と反対に端子Ｃが“Ｌ”レベル、端子Ｄが
“Ｈ”レベルとなる。このとき、第１のＣＭＯＳゲート
回路１１側のスイッチ用ＮＭＯＳトランジスタＱN14 、
第２のＣＭＯＳゲート回路１２側のスイッチ用ＰＭＯＳ
トランジスタＱP24 共にオフである。電源電圧ＶDDが例
えば３Ｖになると、端子Ｃが“Ｈ”レベル、端子Ｄが
“Ｌ”レベルとなり、先の実施例と同様にクランプ機能
が解除される。

【００３４】図４は、出力イネーブル端子ＯＥＮをなく
した実施例の出力バッファ回路である。第１のＣＭＯＳ
ゲート回路１１ａは、図１の実施例の第１のＣＭＯＳゲ
ート回路１１から出力イネーブル端子ＯＥＮにより制御
されるＰＭＯＳトランジスタＱP12 及びＮＭＯＳトラン
ジスタＱN12 を除いたＣＭＯＳインバータ・ゲートであ
る。同様に第２のＣＭＯＳゲート回路１２ａは、第２の
ＣＭＯＳゲート回路１２から出力イネーブル端子ＯＥＮ
により制御されるＰＭＯＳトランジスタＱP22及びＮＭ
ＯＳトランジスタＱN22 を除いたＣＭＯＳインバータ・
ゲートである。

【００３５】この実施例によっても、先の実施例と同様
に、電源レベルに応じてクランプ機能のオン／オフ制御
がなされ、従って先の実施例と同様の効果が得られる。
なお図４の実施例において、スイッチ制御回路１３の部
分に、図２あるいは図３の実施例に示す構成のスイッチ
制御回路１３を用い得ることは、いうまでもない。

【００３６】図５は、図４の実施例を更に変形して、入
力段に第１のＣＭＯＳゲート回路１１ａのみを残したＣ
ＭＯＳバッファの実施例である。出力段ＭＯＳトランジ
スタＱP31 ，ＱN31 のゲートは共通に入力段ＣＭＯＳゲ
ート回路１１ａの出力端子Ｎ１に接続されている。この
実施例によると、入力端子ＩＮの立上がり時に一定の遅
延を持たせ、またクランプ回路による遅延機能を電源レ
ベルに応じてオン／オフできるようにした遅延バッファ
が得られる。

【００３７】図６は、同様に図４の実施例を変形して、
入力段に第２のＣＭＯＳゲート回路１２ａのみを残した
ＣＭＯＳバッファの実施例である。この実施例による
と、入力端子ＩＮの立下がり時に一定の遅延を持たせ、
またクランプ回路による遅延機能を電源レベルに応じて
オン／オフできるようにした遅延バッファが得られる。
なお図５及び図６の実施例において、図３の実施例に用
いた方式のスイッチ制御回路１３を用いることも勿論可
能である。

【００３８】

【発明の効果】以上述べたようにこの発明によれば、入
力段ＣＭＯＳゲート回路にはクランプ用ＭＯＳトランジ
スタが挿入され、このクランプ用ＭＯＳトランジスタに
並列にスイッチ用ＭＯＳトランジスタが設けられて、通
常の電源電圧状態ではクランプ用ＭＯＳトランジスタの
働きにより、同時スイッチングノイズの影響を低減する
ことができ、電源電圧が低下した時にはスイッチ用ＭＯ
Ｓトランジスタをオン駆動してクランプ機能を解除する
ことによって、電源電圧低下に拘らず高速性能が確保で
きるようにしたＣＭＯＳバッファ回路を得ることができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るＣＭＯＳ出力バッ
ファ回路を示す。

【図２】 この発明の別の実施例に係るＣＭＯＳ出力バ
ッファ回路を示す。

【図３】 この発明の更に別の実施例に係るＣＭＯＳ出
力バッファ回路を示す。

【図４】 この発明の更に別の実施例に係るＣＭＯＳ出
力バッファ回路を示す。

【図５】 この発明の別の実施例に係るＣＭＯＳバッフ
ァ回路を示す。

【図６】 この発明の別の実施例に係るＣＭＯＳバッフ
ァ回路を示す。

【図７】 図１の実施例の回路動作を説明する為の図で
ある。

【図８】 図３の実施例の回路動作を説明する為の図で
ある。

【図９】 ＣＭＯＳメモリのブロック構成を示す。

【図１０】 従来のＣＭＯＳメモリの出力バッファ回路
を示す。

【符号の説明】

１１…第１のＣＭＯＳゲート回路、１２…第２のＣＭＯ
Ｓゲート回路、１３…スイッチ制御回路、１３１，１３
１ａ…電源電圧センス回路、１３２，１３２ａ…しきい
値回路、ＱP31 …出力段ＰＭＯＳトランジスタ、ＱN31
…出力段ＮＭＯＳトランジスタ、ＱN13 …クランプ用Ｎ
ＭＯＳトランジスタ、ＱP23 …クランプ用ＰＭＯＳトラ
ンジスタ、ＱN14 …スイッチ用ＮＭＯＳトランジスタ、
ＱP24 …スイッチ用ＰＭＯＳトランジスタ。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ＰＭＯＳトランジスタまたはＮＭＯＳト
   ランジスタの少なくとも一方のソース側にダイオード接
   続されたクランプ用ＭＯＳトランジスタが設けられた入
   力段ＣＭＯＳゲート回路と、 この入力段ＣＭＯＳゲート回路の出力端子に入力端子が
   接続された出力段ＣＭＯＳインバータと、 前記クランプ用ＭＯＳトランジスタに並列接続されたス
   イッチ用ＭＯＳトランジスタと、 電源電圧が所定レベル以下になったことを検出して前記
   スイッチ用ＭＯＳトランジスタをオン駆動するスイッチ
   制御回路とを備えたことを特徴とするＣＭＯＳバッファ
   回路。
2. 【請求項２】 ＮＭＯＳトランジスタのソース側にダイ
   オード接続されたクランプ用ＮＭＯＳトランジスタが設
   けられた第１のＣＭＯＳゲート回路と、 ＰＭＯＳトランジスタのソース側にダイオード接続され
   たクランプ用ＰＭＯＳトランジスタが設けられて前記第
   １のＣＭＯＳゲート回路と入力端子が共通接続された第
   ２のＣＭＯＳゲート回路と、 前記第１のＣＭＯＳゲート回路の出力により駆動される
   出力段ＰＭＯＳトランジスタと前記第２のＣＭＯＳゲー
   ト回路の出力により駆動される出力段ＮＭＯＳトランジ
   スタとが直列接続された出力回路と、 前記第１のＣＭＯＳゲート回路のクランプ用ＮＭＯＳト
   ランジスタに並列接続されたスイッチ用ＮＭＯＳトラン
   ジスタと、 前記第２のＣＭＯＳゲート回路のクランプ用ＰＭＯＳト
   ランジスタに並列接続されたスイッチ用ＰＭＯＳトラン
   ジスタと、 電源電圧が所定レベル以下になったことを検出して前記
   スイッチ用ＮＭＯＳトランジスタ及びスイッチ用ＰＭＯ
   Ｓトランジスタをオン駆動するスイッチ制御回路とを備
   えたことを特徴とするＣＭＯＳバッファ回路。
3. 【請求項３】 前記スイッチ制御回路は、 ゲートとドレインが共通に電源に接続されたしきい値が
   ＶTHのエンハンスメント型ＮＭＯＳトランジスタと、こ
   のトランジスタのソースと接地間に接続された抵抗とか
   ら構成されて、電源電圧ＶDDに対して電圧ＶDD−ＶTHを
   出力するセンス回路と、 このセンス回路の出力電圧を所定の論理しきい値で判定
   するしきい値回路とを有することを特徴とする請求項１
   または２記載のＣＭＯＳバッファ回路。
4. 【請求項４】 前記スイッチ制御回路は、 ソースが接地され、ゲートとドレインが共通に抵抗を介
   して電源に接続されたしきい値がＶTHのエンハンスメン
   ト型ＮＭＯＳトランジスタにより構成されて、電源電圧
   の変動範囲内で電圧ＶTHを出力するセンス回路と、 このセンス回路の出力電圧を所定の論理しきい値で判定
   するしきい値回路とを有することを特徴とする請求項１
   または２記載のＣＭＯＳバッファ回路。