KR100190196B1 - 입력 버퍼 - Google Patents

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Abstract

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 대기 모드시 접지전위로 항상 방전되는 소모 전류를 줄인 커런트 미러 구조의 제1입력버퍼 수단과, 동작 모드시 입력데이타신호와 기준전압을 비교증폭하여 출력하는 커런트 미러 구조의 제2입력버퍼 수단을 구비하여, 대기 모드시 전류 소모를 줄일 수 있는 효과가 있다.

Description

입력 버퍼
제1도는 전류 미러 구조를 갖는 종래의 입력 버퍼의 상세회로도.
제2도는 본 발명의 실시예에 의한 입력 버퍼의 상세회로도.
제3도는 동작 스피드를 비교한 전압 시뮬레이션도.
제4도는 대기 상태에서의 소모 전류를 비교한 시뮬레이션도.
* 도면의 주요부분에 대한 부호의 설명
MP1∼MP6 : PMOS 트랜지스터 MN1∼MN10 : NMOS 트랜지스터
5 : 전하방전 감소부 11 : 제1입력버퍼수단
12 : 제2입력버퍼 수단
본 발명은 반도체 집적회로의 입력 버퍼에 관한 것으로, 특히 대기 모드에서 전류 소모를 줄인 입력 버퍼에 관한 것이다.
통상적으로, 반도체 집적회로 장치에 사용되는 데이타 입럭버퍼는 외부로부터 처리된 데이타를 완충하여 상기 데이타가 내부의 셀 주변회로를 구동하기에 충분한 전압레벨을 갖도록 한다. 이를 위하여 상기 데이타 입력버퍼는 전류 미러(current mirror) 타입(type)과 인버터 논리 타입이 주로 사용되고 있는데, 여기서는 제1도에 도시된 것과 같은 전류 미러 형태의 데이타 입력버퍼에 대하여 알아보기로 한다.
제1도는 전류 미러 구조를 갖는 종래의 데이타 입력버퍼의 상세회로도로서, 입력데이타(input)를 입력하는 제5노드(N5)와, 기준전압(VREF)을 입력하는 제6노드(N6)와, 전원전압(Vdd) 및 제1, 제2노드(N1, N2) 사이에 각각 접속되며 게이트가 상기 제2노드(N2)에 공통으로 연결되어 전류 미러 형태의 구조를 갖는 PMOS 트랜지스터(MP1,MP2)와, 상기 제1노드(Nl) 및 제3노드(N3) 사이에 접속되며 게이트가 상기 제5노드(N5)에 연결된 NMOS 트랜지스터(MN1)와, 상기 제2노드(N2) 및 제3노드(N3) 사이에 접속되며 게이트가 상기 제6노드(N6)에 연결된 NMOS 트랜지스터(MN2)와, 상기 제3노드(N3) 및 접지전압(Vss) 사이에 접속되며 게이트가 전원전압에 연결된 NMOS 트랜지스터(MN3)와 상기 제1노드(N1) 및 출력 노드(N4) 사이에 접속된 인버터(G1)로 구성되어 있다.
상기 구성을 갖는 종래의 입력 버퍼는 입력데이타(input)가 '로우'에서 '하이'로 전이되는 것을 검출하여 대기모드의 해제여부를 검출하게 되는데, 이를 위해서는 항상 인에이블상태를 유지하여 상기 입력데이타(input)의 '하이' 및 '로우'상태를 판별해야 되 기때문에, NMOS트랜지스터(MN3)의 게이트단으로 전원전압(Vdd)을 인가하여 이를 턴-온시키므로써 인에이블상태를 유지하게 된다. 그 결과, 기준전위(VREF)가 인가되는 NMOS트랜지스터(MN2)와 상기 턴-온 상태의 NMOS트랜지스터(MN3)와 접지(Vss)사이에 항상 전류경로가 형성된다.
그래서, 상기 NMOS 트랜지스터(MN3)의 게이트 단자는 데이다 입력 버퍼를 인에이블시키는 제어단자이나, 여기서는 대기모드(Stand-by mode) 또는 노말모드(normal mode)를 결정하기 위해 항상 인에이블되어있는 입력 버퍼이므로 파워-업(power-Up) 동작이 끝난 후에는 '하이'로 고정되어 상기 데이타 입력 버퍼는 계속 인에이블되어있는 상태에 있게 된다.
이때, 상기 NMOS 트랜지스터(MN2)는 그 자신의 게이트로 입력되는 기준전압(VREF≒1.2V)으로 인하여 항상 턴-온되어 있는 상태이고, 이로 인해 상기 NMOS 트랜지스터(MN1)의 게이트 단자로 인가되는 입력 데이타(input)의 상태와는 무관하게 항상 턴-온된 상기 NMOS 트랜지스터(MN2 및 MN3)를 통하여 대기 전류(stand-by current)가 흐른다.
이 대기 전류는 입력 데이타의 전압 및 소자의 특정에 따라 각각 다르게 나타나게 되는데, 입력 데이타 전압이 VREF+0.2V로 '하이'인 상태에서는 약550μA, 입력 데이타 전압이 VREF-0.2V로 '로우'인 상태에서는 약 430μA의 전류를 소모한다.
즉, 입력 데이타의 전압이 '로우'인 대기 모드에서도 대기 모드의 해제여부를 검출하기 위해 항상 430μA의 전류를 소모하게 된다.
따라서 본 발명에서는 대기 모드에서 전류 소모를 줄인 입력 버퍼를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 입력 버퍼는 대기모드와 동작모드를 구별하는 파워-다운신호가 제1논리상태로 인가될 때 인에이블되어, 상기 파워-다운신호에 응답하는 전하방전 감소부의 스위칭동작에 의해 접지전위로의 전하방전을 감소시키며 입력 데이타신호를 기준전위신호와 비교·증폭하여 출력하는 제1입력버퍼 수단과, 상기 파워-다운신호가 제2논리상태로 인가될 때 인에이블되어, 상기 입력 데이타신호를 기준전위신호와 비교·증폭하여 출력하는 제2입력버퍼 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명의 실시예에 의한 입력 버퍼의 상세회로도로서, 대기 모드의 해제를 검출하기 위해(입력 데이타(input)가 '로우'에서 '하이'로 전이되는 것을 검출)대기 모드에서 'pwr_dn'신호에 의해 인에이블되는 상기 제어신호에 응답하는 전하방전 감소부(5)의 스위칭동작에 의해 접지전위로의 전하방전을 감소시키며 입력 데이타신호를 기준전위신호와 비교·증폭하여 출력하는 제1입력버퍼 수단(11)과, 노말 모드에서 인에이블되는 종래의 입력 버퍼와 동일한 구성의 제2입력버퍼 수단(12)을 구비한다.
그 회로구성을 살펴보면, 상기 제1입력버퍼 수단(11)은 입력데이타(input)를 입력하는 제11노드(N11)와, 기준전압(VREF)을 입력하는 제12노드(N12)와, 대기모드를 알리는 신호(pwr_dn)를 입력하는 제14노드(N14)와, 전원전압(Vdd) 및 ,제7, 제8노드(N7, N8) 사이에 각각 접속되며 게이트가 상기 제8노드(N8)에 공통으로 연결되며, 전류미러 구조를 갖는 PMOS 트랜지스터(MP3, MP4)와, 상기 제7노드(N7) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN4)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS트랜지스터(MN5)와, 상기 제9노드(N9) 및 제13노드(N13) 사이에 접속되며 게이트가 파워-다운신호(pwr_dn)가 인가되는 상기 제14 노드(N14)에 연결된 NMOS 트랜지스터(MN6) 및 상기 제12노드(N12) 및 제13노드(N13) 사이에 접속되며 게이트가 상기 제12노드(N12)에 다이오드형으로 연결된 NMOS 트랜지스터(MN7)로 이루어진 전하방전 감소부(5)와, 상기 제13노드(N13) 및 접지전압(Vss) 사이에 접속된 저항(Rl)과, 상기 제7노드(N7) 및 출력 노드(Nl0) 사이에 접속된 인버터(G2)로 구성된다.
그리고, 상기 제2입력버퍼 수단(12)의 회로구성은 전원전압(Vdd) 및 제15, 제16노드(N15, N16) 사이에 각각 접속되며 게이트가 상기 제16노드(N16)에 공통으로 연결되어 전류미러 구조를 갖는 PMOS 트랜지스터(MP5, MP6)와, 상기 제15노드(N15) 및 제17노드(N17) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN8)와, 상기 제16노드(N16) 및 제17노드(N17) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN9)와, 상기 제14노드(N14) 및 제19노드(N19) 사이에 접속된 인버터(G3)와, 상기 제17노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 제19노드(N19)와 접지(Vss) 사이에 연결되며 상기 제19노드(N19)가 게이트에 연결된 NMOS 트랜지스터(MN10)와, 상기 제15노드(N15) 및 출력 노드(N18) 사이에 접속된 인버터(G4)로 구성된다.
그 동작을 살펴보면, 먼저 상기 제14 노드(N14)로 입력되는 pwr_dn 신호가 '하이'가 되어 칩(chip) 내부적으로 대기모드(stand-by mode)로 진입될 경우, 상기 NMOS 트랜지스터(MNl0)의 게이트에 연결된 제19노드(N19)의 전위는 그라운드(ground) 전위가 되어 상기 NMOS 트랜지스터(MNl0)를 턴-오프시키게 된다. 따라서 상기 'pwr_dn' 신호가 '하이'일 경우에는 상기 제2입력버퍼 수단(12)이 디스에이블되어 여기서 소모되는 전류는 없게 된다.
한편, 상기 제1입력버퍼 수단(11)에서는 상기 NMOS 트랜지스터(MN7)와 저항(R1)에 의해서 상기 제13노드(N13)의 전압이 'VREF-Vt'가 되고, 상기 제9노드(N9)의 전압 역시 약 'VREF-Vt'가 되어 상기 NMOS 트랜지스터(MN5 와 MN6) 및 NMOS 트랜지스터(MN4 와 MN6)를 통해 소모되는 전류는 제4도에 도시된 시뮬레이션 결과도를 통해 알 수 있듯이, 종래의 데이타 입력버퍼보다는 전류소모가 급격히 감소된다.
상기 제1입력버퍼 수단(11)과 제2입력버퍼 수단(12)의 출력인 'out2_pd'와 'out2_dn'는 상기 제14노드(N14)를 통해 입력되는 'pwr_dn' 신호에 따라 칩내부에서 선택적으로 출력단자로 출력된다.
그리고, 상기 'pwr_dn' 신호는 상기 입력 데이타 신호(input)가 일정시간동안 지연된 신호, 또는 상기 입력데이타(input) 신호와 다른 내부 신호와의 논리 조합으로 만들어진 신호를 사용할 수 있다.
제3도는 제1도 및 제2도에 도시된 회로의 동작 스피드를 비교한 전압 시뮬레이션 결과를 나타낸 것이다.
제4도는 제1도 및 제2도에 도시된 회로가 대기 상태에서의 전류 소모를 비교한 시뮬레이션 결과를 나타낸 것이다.
제4도에서 Vdd1은 제1도에 도시된 종래의 데이타 입력버퍼에서의 소모전류를 나타낸 것이고, Vdd2는 제2도에 도시된 본 발명의 데이타 입력버퍼에서의 소모전류를 나타낸 것이다. 그리고, a 지점은 상기 'pwr_dn' 신호가 '하이'로 바뀔 때의 시점을, b지점은 입력 데이타(input)가 '로우(VREF-0.2V)'일때의 대기 전류를, c 지점은 입력 데이타(input)가 '하이(VREF+0.2V)'일때의 대기 전류를 각각 나타낸 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 데이타 입력버퍼를 반도체 장치 내부에 구현하게 될 경우 대기모드에서 전류소모를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 대기모드와 동작모드를 구별하는 파워-다운신호가 제1논리상태로 인가될 때 인에이블되어, 상기 파워-다운신호에 응답하는 전하방전 감소부의 스위칭동작에 의해 접지전위로의 전하방전을 감소시키며 입력 데이타신호를 기준전위신호와 비교·증폭하여 출력하는 제1입력버퍼 수단과, 상기 파워-다운신호가 제2논리상태로 인가될 때 인에이블되어, 상기 입력 데이타신호를 기준전위신호와 비교·증폭하여 출력하는 제2입력버퍼 수단을 구비하는 것을 특징으로 하는 입력 버퍼.
  2. 제1항에 있어서, 상기 제1입력버퍼 수단은, 데이타를 입력하는 제11노드(N11)와, 기준전압(VREF)을 입력하는 제12노드(N12)와, 대기 모드를 알리는 신호(pwr_dn)를 입력하는 제14노드(N14)와, 전원전압(Vdd) 및 제7, 제8노드(N7, N8) 사이에 각각 접속되며 게이트가 상기 제8노드(N8)에 공통으로 연결되어 전류 미러 형태의 구조를 갖는 PMOS 트랜지스터(MP3, MP4)와, 상기 제7노드(N7) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN4)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN5)와, 상기 제9노드(N9) 및 제13노드(N13) 사이에 접속되며 게이트가 파워-다운신호(pwr_dn)가 인가되는 상기 제14노드(N14)에 연결된 NMOS 트랜지스터(MN6) 및 상기 제12노드(N12) 및 제13노드(N13) 사이에 접속되며 게이트가 상기 제12노드(N12)에 다이오드형으로 연결된 NMOS 트랜지스터(MN7)로 이루어진 전하방전 감소부(5)와, 상기 제13노드(N13) 및 접지전압(Vss) 사이에 접속된 저항(R1)과, 상기 제7노드(N7) 및 출력 노드(N10) 사이에 접속된 인버터(G2)로 구성된 것을 특징으로 하는 입력버퍼.
  3. 제2항에 있어서, 상기 제13노드(N13)는 상기 기준전위보다 문턱전위 낮은 전위인 것을 특징으로 하는 입력 버퍼.
  4. 제1항에 있어서, 상기 제2입력버퍼수단은, 전원전압(Vdd) 및 제15, 제16 노드(N15, N16) 사이에 각각 접속되며 게이트가 상기 제16노드(N16)에 공통으로 연결되어 전류미러 구조를 갖는 PMOS트랜지스터(MP5, MP6)와, 상기 제15노드(N15) 및 제17 노드(N17) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN8)와, 상기 제16로드(N16) 및 제17노드(N17)사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN9)와, 상기 제14노드(N14) 및 제19노드(N19)사이에 접속된 인버터(G3)와, 상기 제17노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 제19노드(N19)에 연결된 NMOS 트랜지스터(MN10)와, 상기 제15노드(N15) 및 출력 노드(N18) 사이에 접속된 인버터(G4)로 구성된 것을 특징으로 하는 입력 버퍼.
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