KR970055460A - 입력 버퍼 - Google Patents

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KR970055460A
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신상호
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Abstract

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 대기 모드시 접지 전위로 항상 방전되는 소모 전류를 줄인 커런트 미러 구조의 제1비교증폭 수단과, 동작 모드시 입력데이타신호와 기준전압을 비교증하여 출력하는 커런트 미러 구조의 제2비교증폭 수단을 구비하여, 대기 모드에서 전류 소모를 줄이는 효과가 있다.

Description

입력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 의한 입력 버퍼의 상세회로도,
제3도는 동작 스피드를 비교한 전압 시뮬레이션도.

Claims (6)

  1. 대기 모드와 동작 모드를 구별하는 제어 신호에 의해 입력 데이타와 기준 전압을 비교증폭하는 입력 버퍼에 있어서, 상기 제어 시호가 제1논리 상태를 가질 때 접지전위로 항상 방전되는 소모 전류를 줄인 커런트 미러 구조의 제1비교증폭 수단과, 상기 제어 신호가 제2논리 상태를 가질 때 입력데이타신호와 기준전압을 비교증폭하여 출력하는 커런트 미러 구조의 제2비교증폭 수단을 구비하는 것을 특징으로 하는 입력 버퍼.
  2. 제1항에 있어서, 상기 제1논리 상태는 대기 모드를 나타내는 논리 상태이고, 상기 제2논리의 상태는 동작노드를 나타내는 논리 상태인 것을 특징으로 하는 입력 버퍼.
  3. 제1항에 있어서, 상기 제어 신호는 입력 데이타 신호가 일정시간동안 지연된 신호, 또는 상기 입력 데이타신호와 다른 내부 신호와의 논리 조합으로 만들어진 신호인 것을 특징으로 하는 입력 버퍼.
  4. 제1항에 있어서, 상기 제1비교증폭 수단은, 데이타를 입력하는 제11노드(N11)와, 기준전압(Vref)을 입력하는 제12노드(N12)와, 대기 모드를 알리는 신호(pwr_dn)를 입력하는 제14노드(N14)와, 전원전압(Vdd) 및 제7, 제8노드(N7,N8) 사이에 각각 접속되며 게이트가 상기 제8노드(N8)에 공통으로 연결되어 전류 미러 형태의 구조를 갖는 PMOS 트랜지스터(MP3,MP4)와, 상기 제7노드(N7) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN4)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속되며 게이트 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN5)와, 상기 제9노드(N9) 및 제13노드(N13) 사이에 접속되며 게이트가 상기 제14노드(N14)에 연결된 NMOS 트랜지스터(MN6)와, 상기 12노드(N12) 및 제13노드(N13) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN7)와, 상기 제13노드(N13) 및 접지전압(Vss) 사이에 접속된 저항(R1)과, 상기 제7노드(N7) 및 출력 노드(N10)사이에 접속된 인버터(G2)로 구성된 것을 특징으로 하는 입력 버퍼.
  5. 제4항에 있어서, 상기 제13노드(N13)는 그라운드(ground) 전위보다 높은 전위인 것을 특징으로 하는 입력 버퍼.
  6. 제1항에 있어서, 상기 제2비교증폭 수단은, 전원전압(Vdd) 및 제15, 제16노드(N15,N16) 사이에 각각 접속되며 게이트가 상기 제16노드(N16)에 공통으로 연결되어 전류 미러 형태의 구조를 갖는 PMOS 트랜지스터(MP5,MP6)와, 상기 제15노드(N15) 및 제17노드(N17) 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN8)와, 상기 제16노드(N16) 및 제17노드(N17) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 NMOS 트랜지스터(MN9)와, 상기 제14노드(N14) 및 제19노드(N19) 사이에 접속된 인버터(G3)와, 상기 제17노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 제19노드(N19)에 연결된 NMOS 트랜지스터(MN10)와, 상기 제15노드(N15) 및 출력 노드(N18) 사이에 접속된 인버터(G4)로 구성된 것을 특징으로 하는 입력 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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