KR970019060A - 데이타 출력버퍼 - Google Patents

데이타 출력버퍼 Download PDF

Info

Publication number
KR970019060A
KR970019060A KR1019950031606A KR19950031606A KR970019060A KR 970019060 A KR970019060 A KR 970019060A KR 1019950031606 A KR1019950031606 A KR 1019950031606A KR 19950031606 A KR19950031606 A KR 19950031606A KR 970019060 A KR970019060 A KR 970019060A
Authority
KR
South Korea
Prior art keywords
node
pull
potential
gate
control means
Prior art date
Application number
KR1019950031606A
Other languages
English (en)
Other versions
KR100190189B1 (ko
Inventor
이재진
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950031606A priority Critical patent/KR100190189B1/ko
Publication of KR970019060A publication Critical patent/KR970019060A/ko
Application granted granted Critical
Publication of KR100190189B1 publication Critical patent/KR100190189B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element

Abstract

본 발명은 반도체 기억장치의 데이타 출력버퍼에 관한 것으로, 출력단이 특정전위(하이-임피던스 상태)로 차아지된 경우에 출력 데이타가 변하는 동작에서는 출력장치가 큰 구동 능력을 갖게 하고, 데이타가 상태를 유지하는 동작에서는 작은 구동력을 갖도록 함으로써, 데이타의 천이속도를 빠르게 하고, 또한 피크전류로 인한 노이즈를 줄이는 효과가 있다.

Description

데이타 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 제1 실시예에 따른 데이타 출력버퍼의 회로도,
제 2 도는 본 발명의 제2 실시예에 따른 데이타 출력버퍼의 회로도.

Claims (9)

  1. 반도체 기억장치의 출력단자가 하이-임피던스 상태를 유지하는 데이타 출력버퍼에 있어서, 출력단자로 전원전위를 공급하기 위한 풀-업 드라이버 수단과, 출력단자로 접지전위를 공급하기 위한 풀-다운 드라이버 수단과, 상기 풀-업 드라이버 수단으로 제1 전위를 일정시간동안 출력하여 그 동작을 제어하는 제1 풀-업 드라이버 제어수단과, 상기 풀-업 드라이버 수단으로 제2 전위를 일정시간 이후에 출력하여 그 동작을 제어하는 제2 풀-업 드라이버 제어수단과, 상기 풀-다운 드라이버 수단으로 제3 전위를 일정시간동안 출력하여 그 동작을 제어하는 제1 풀-다운 드라이버 제어수단과, 상기 풀-다운 드라이버 수단으로 제4 전위를 일정시간 이후에 출력하여 그 동작을 제어하는 제2 풀-다운 드라이버 제어수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  2. 제 1 항에 있어서, 상기 풀-업 드라이버 수단은 PMOS형 트랜지스터이고, 상기 풀-다운 드라이버 수단은 NMOS형 트랜지스터인 것을 특징으로 하는 데이타 출력버퍼.
  3. 제 1 항에 있어서, 상기 제1 전위는 접지전위이고, 상기 제2 전위는 전원전위와 접지전위 사이의 중간레벨 전위이고, 상기 제3 전위는 전원전위이고, 상기 제4 전위는 전원전위와 접지전위 사이의 중간레벨 전위인 것을 특징으로 하는 데이타 출력버퍼.
  4. 제 1 항에 있어서, 상기 제1 풀-업 드라이버 제어수단은, 상기 노드(N6) 및 노드(N7) 사이에 직렬접속된 인버터(G7~G9)와, 전원전압(Vcc) 및 노드(N2) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 PMOS트랜지스터(MP2)와, 상기 노드(N2) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N6)에 연결된 NMOS트랜지스터(MN2)와, 상기 NMOS트랜지스터(MN2) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N7)에 접속된 NMOS트랜지스터(MN3)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  5. 제 1 항에 있어서, 상기 제2 풀-업 드라이버 제어수단은, 전원전압 및 노드(N8) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 PMOS트랜지스터(MP3)와, 상기 노드(N8) 및 접지전압 사이에 접속된 저항(R2)과, 상기 노드(N8) 및 노드(N9) 사이에 접속되며 게이트가 상기 노드(N7)에 연결된 NMOS트랜지스터(MP4)와, 상기 노드(N9) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N7)에 연결된 NMOS트랜지스터(MN4)와, 전원전압 및 노드(N2) 사이에 접속되며 게이트가 상기 노드(N9)에 연결된 NMOS트랜지스터(MN5)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  6. 제 1 항에 있어서, 상기 제2 풀-업 드라이버 제어수단은, 전원전압 및 노드(N14) 사이에 다이오드 구조로 직렬접속된 PMOS트랜지스터(MP9 및 MP10)와, 상기 노드(N14) 및 접지전압 사이에 접속된 저항(R4)과, 상기 노드(N14) 및 노드(N2) 사이에 접속되며 게이트가 노드(N13)에 연결된 NMOS트랜지스터(MN9)와, 상기 노드(N7) 및 노드(N6)의 반전신호를 입력으로 하여 NOR연산한 값을 상기 노드(N13)로 출력하는 NOR게이트(G14)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  7. 제1항에 있어서, 상기 제1 풀-다운 드라이버 제어수단은, 상기 노드(N3) 및 노드(N10) 사이에 직렬접속된 인버터(G10~G12)와, 전원전압 및 노드(N4) 사이에 접속되며 게이트가 상기 노드(N10)에 연결된 PMOS트랜지스터(MP5)와, 상기 PMOS트랜지스터(MP5) 및 노드(N4) 사이에 접속되며 게이트가 상기 노드(N3)에 연결된 PMOS트랜지스터(MP6)와, 상기 노드(N4) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N3)에 연결된 NMOS트랜지스터(MN6)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  8. 제 1 항에 있어서, 상기 제2 풀-다운 드라이버 제어수단은, 상기 전원전압 및 노드(N11) 사이에 접속된 저항(R3)과, 상기 노드(N11) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N11)에 접속된 NMOS트랜지스터(MN7)와, 상기 노드(N11) 및 노드(N12) 사이에 접속되며 게이트가, 상기 노드(N10)에 연결된 MMOS트랜지스터(MN8)와, 전원전압 및 상기 노드(N12) 사이에 접속되며 게이트가 상기 노드(N10)에 연결된 PMOS트랜지스터(MP7)와, 상기 노드(N4) 및 접지전압 사이에 접속되며 게이트가 상기 노드(N12)에 연결된 PMOS트랜지스터(MP8)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  9. 제 1 항에 있어서, 상기 제2 풀-다운 드라이버 제어수단은, 전원전압 및 노드(N16) 사이에 접속된 저항(R5)과, 상기 노드(N16) 및 접지전압 사이에 다이오드 구조로 접속된 NMOS트랜지스터(MN10 및 MN11)와, 상기 노드(N16) 및 노드(N4) 사이에 접속되며 게이트가 노드(N15)에 연결된 PMOS트랜지스터(MP11)와, 상기 노드(N10) 및 상기 노드(N3)의 반전신호를 입력으로 하여 NAND연산한 값을 상기 노드(N15)로 출력하는 NAND게이트(N15)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950031606A 1995-09-25 1995-09-25 데이타 출력버퍼 KR100190189B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950031606A KR100190189B1 (ko) 1995-09-25 1995-09-25 데이타 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950031606A KR100190189B1 (ko) 1995-09-25 1995-09-25 데이타 출력버퍼

Publications (2)

Publication Number Publication Date
KR970019060A true KR970019060A (ko) 1997-04-30
KR100190189B1 KR100190189B1 (ko) 1999-06-01

Family

ID=19427716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031606A KR100190189B1 (ko) 1995-09-25 1995-09-25 데이타 출력버퍼

Country Status (1)

Country Link
KR (1) KR100190189B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474733B1 (ko) * 1997-06-30 2005-07-07 삼성전자주식회사 반도체메모리장치용데이터출력회로
KR100643913B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474733B1 (ko) * 1997-06-30 2005-07-07 삼성전자주식회사 반도체메모리장치용데이터출력회로
KR100643913B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼

Also Published As

Publication number Publication date
KR100190189B1 (ko) 1999-06-01

Similar Documents

Publication Publication Date Title
KR0120565B1 (ko) 래치-업을 방지한 씨모스형 데이타 출력버퍼
US5973549A (en) Semiconductor device having input buffer with reduced bias voltage variations and low power consumption
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR890008837A (ko) 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치
US5990708A (en) Differential input buffer using local reference voltage and method of construction
KR0180781B1 (ko) 비트라인 센스 앰프 구동 회로
KR960025713A (ko) 링 발진기
KR970019060A (ko) 데이타 출력버퍼
KR0172783B1 (ko) 데이타 출력 버퍼
KR0179810B1 (ko) 메모리의 출력버퍼회로
KR0171941B1 (ko) 백 바이어스 전위 발생회로
KR100206595B1 (ko) 데이타 입력 버퍼
US5831450A (en) System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal
KR100406544B1 (ko) 반도체 장치
KR0171949B1 (ko) 데이타 출력 버퍼
KR0172795B1 (ko) 데이타 출력 버퍼
KR930007129B1 (ko) 데이타 출력전압의 레벨 조절회로
KR950022113A (ko) 데이타 출력버퍼
KR100230374B1 (ko) 감지증폭기
KR100344817B1 (ko) 1/2vcc발생장치
KR0172543B1 (ko) 신호 전달 장치
KR100214274B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼
KR910008735A (ko) 전원전압 조정회로
EP0811978A1 (en) Output buffer for dynamic random access memories
KR970055460A (ko) 입력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee