WO2018159332A1 - 半導体集積回路 - Google Patents
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Definitions
- a first PMOS transistor P1 and a second PMOS transistor P2 are connected in series between an external terminal PAD and a power supply terminal VDDIO, and a ground terminal and an external terminal PAD are connected.
- a first NMOS (N channel MOS) transistor N1 and a second NMOS transistor N2 are connected in series between them.
- a third NMOS transistor N3 and an inverter 14 are interposed between the external terminal PAD and the output terminal. Note that the present disclosure can be modified to a semiconductor integrated circuit including an output cell having no input circuit.
- a third PMOS transistor P3 is connected between the gate G2 of the second PMOS transistor P2 and the external terminal PAD.
- the fourth PMOS transistor P4 and the fourth NMOS transistor N4 constitute a first transfer gate 6, and the fifth PMOS transistor P5 and the fifth NMOS transistor N5 constitute a second transfer gate 7. .
- the external terminal PAD is input to the second transfer gate 7, the output of the second transfer gate 7 is to the gate G4 of the fourth PMOS transistor P4, and the output of the first transfer gate 6 is to the second PMOS transistor P2.
- the gate of the fourth NMOS transistor N4 and the gate G2 are connected to the power supply terminal VDDIO, respectively.
- a sixth NMOS transistor N6 and a seventh NMOS transistor N7 are connected in series between the ground terminal and the gate G4 of the fourth PMOS transistor P4.
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Abstract
電源電圧ＶＤＤＩＯを受ける電源端子と、外部端子（ＰＡＤ）と、電源端子と外部端子との間に接続された出力ＰＭＯＳトランジスタ（Ｐ２）と、出力ＰＭＯＳトランジスタ（Ｐ２）のゲートと外部端子との間に接続された補助ＰＭＯＳトランジスタ（Ｐ３）と、補助ＰＭＯＳトランジスタ（Ｐ３）のゲートに接続されたバイアス電圧生成回路（３１）とを備える。バイアス電圧生成回路（３１）は、外部端子（ＰＡＤ）に外部から受けた電圧を出力ＰＭＯＳトランジスタ（Ｐ２）のゲートへ供給することで出力ＰＭＯＳトランジスタ（Ｐ２）のオフ状態を保持すべきときには、電源電圧ＶＤＤＩＯよりも低い電圧を補助ＰＭＯＳトランジスタ（Ｐ３）のゲートに供給する。
Description
本開示は、自己の電源電圧よりも高い電圧を外部から受け得る外部端子を備えた半導体集積回路に関するものである。
半導体システムをＭＯＳ（metal-oxide-semiconductor）トランジスタで構築するにあたり、互いに異なる電源電圧で動作する２つの半導体集積回路の外部端子同士を直接接続することがある。この場合、一方の半導体集積回路は、自己の電源電圧よりも高い電圧を外部端子に受ける。ある従来技術によれば、この場合でも出力回路を構成するＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタの耐圧問題を回避し、かつ外部端子から電源端子への漏れ電流を回避することを目的として、外部端子に外部から受ける電圧が制御系へフィードバックされる（特許文献１参照）。
上記従来技術では、自己の電源電圧よりも高い電圧を外部から受け、かつ両電圧の差が小さい場合に、出力回路を構成するＰＭＯＳトランジスタのゲート電圧の変化が遅くなる結果、外部端子から電源端子へ過渡的に大きな漏れ電流が流れることがあった。
本開示は、出力回路を構成するＰＭＯＳトランジスタのゲート電圧の変化を高速化することで、自己の電源電圧よりも高い電圧を外部から受けた場合の過渡的な漏れ電流を抑制する。
本開示の半導体集積回路は、出力モードと非出力モードとの切り換えを制御する制御信号を受ける第１の入力端子と、入力データ信号を受ける第２の入力端子と、電源電圧を受ける電源端子と、非出力モードにて電源電圧よりも高い電圧を外部から受け得る外部端子と、電源端子と外部端子との間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのゲートは、出力モードにて入力データ信号に応じた信号で駆動され、非出力モードにて電源電圧で駆動され、第２のＰＭＯＳトランジスタのゲートは、出力モードにて接地電圧で駆動され、非出力モードでは、電源電圧にＭＯＳトランジスタのしきい値電圧を加えた電圧よりも低い電圧を臨界電圧とするとき、外部端子に外部から受ける電圧が臨界電圧よりも低い場合には電源電圧で駆動され、外部端子に外部から受ける電圧が臨界電圧以上である場合には外部端子に外部から受ける電圧で駆動されることを特徴とする。
また、本開示の他の半導体集積回路は、出力モードと非出力モードとの切り換えを制御する制御信号を受ける第１の入力端子と、入力データ信号を受ける第２の入力端子と、電源電圧を受ける電源端子と、非出力モードにて電源電圧よりも高い電圧を外部から受け得る外部端子と、電源端子と外部端子との間に接続された出力ＰＭＯＳトランジスタとを備え、出力ＰＭＯＳトランジスタのゲートは、出力モードにて入力データ信号に応じた信号で駆動され、非出力モードでは、電源電圧にＭＯＳトランジスタのしきい値電圧を加えた電圧よりも低い電圧を臨界電圧とするとき、外部端子に外部から受ける電圧が臨界電圧よりも低い場合には電源電圧で駆動され、外部端子に外部から受ける電圧が臨界電圧以上である場合には外部端子に外部から受ける電圧で駆動されることを特徴とする。
また、本開示の他の半導体集積回路は、電源端子と、外部端子と、電源端子と外部端子との間に接続された出力ＰＭＯＳトランジスタと、出力ＰＭＯＳトランジスタのゲートと外部端子との間に接続された補助ＰＭＯＳトランジスタと、補助ＰＭＯＳトランジスタのゲートに接続されたバイアス電圧生成回路とを備え、バイアス電圧生成回路は、外部端子に外部から受けた電圧を出力ＰＭＯＳトランジスタのゲートへ供給することで出力ＰＭＯＳトランジスタのオフ状態を保持すべきときには、電源電圧よりも低い電圧を補助ＰＭＯＳトランジスタのゲートに供給することを特徴とする。
本開示によれば、自己の電源電圧よりも高い電圧を外部から受けた場合の過渡的な漏れ電流が抑制される。
以下、本開示の５つの実施形態を、図面を参照しながら説明する。
《第１の実施形態》
図１は、第１の実施形態に係る半導体集積回路を示す回路図である。図１の半導体集積回路は、出力モードと非出力モード（入力モード）との切り換えを制御する制御信号ＣＮＴを受ける第１の入力端子と、入力データ信号ＩＮを受ける第２の入力端子と、電源電圧ＶＤＤＩＯを受ける電源端子と、接地電圧を受ける接地端子と、非出力モードにて電源電圧ＶＤＤＩＯよりも高い電圧を外部から受け得る外部端子ＰＡＤと、出力データ信号ＯＵＴを出力する出力端子とを有する入出力セルを備えたものである。以下の説明では、一例として、制御信号ＣＮＴ、入力データ信号ＩＮ及び出力データ信号ＯＵＴが０．９Ｖ振幅の論理信号であり、電源電圧ＶＤＤＩＯが１．８Ｖであり、接地電圧が０Ｖであり、外部端子ＰＡＤが２．５Ｖ振幅の論理信号電圧を外部から受けるものとする。また、電源電圧だけでなく、電源端子をも「ＶＤＤＩＯ」で表す。更に、外部端子だけでなく、外部端子の電圧（外部電圧）をも「ＰＡＤ」で表す。
図１は、第１の実施形態に係る半導体集積回路を示す回路図である。図１の半導体集積回路は、出力モードと非出力モード（入力モード）との切り換えを制御する制御信号ＣＮＴを受ける第１の入力端子と、入力データ信号ＩＮを受ける第２の入力端子と、電源電圧ＶＤＤＩＯを受ける電源端子と、接地電圧を受ける接地端子と、非出力モードにて電源電圧ＶＤＤＩＯよりも高い電圧を外部から受け得る外部端子ＰＡＤと、出力データ信号ＯＵＴを出力する出力端子とを有する入出力セルを備えたものである。以下の説明では、一例として、制御信号ＣＮＴ、入力データ信号ＩＮ及び出力データ信号ＯＵＴが０．９Ｖ振幅の論理信号であり、電源電圧ＶＤＤＩＯが１．８Ｖであり、接地電圧が０Ｖであり、外部端子ＰＡＤが２．５Ｖ振幅の論理信号電圧を外部から受けるものとする。また、電源電圧だけでなく、電源端子をも「ＶＤＤＩＯ」で表す。更に、外部端子だけでなく、外部端子の電圧（外部電圧）をも「ＰＡＤ」で表す。
図１の半導体集積回路では、出力回路として、外部端子ＰＡＤと電源端子ＶＤＤＩＯとの間に第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２が直列に接続され、接地端子と外部端子ＰＡＤとの間に第１のＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２が直列に接続されている。また、入力回路として、外部端子ＰＡＤと出力端子との間に第３のＮＭＯＳトランジスタＮ３とインバータ１４とが介在している。なお、本開示は、入力回路を有しない出力セルを備えた半導体集積回路に変形可能である。
第２のＰＭＯＳトランジスタＰ２のゲートＧ２と外部端子ＰＡＤとの間に、第３のＰＭＯＳトランジスタＰ３が接続されている。第４のＰＭＯＳトランジスタＰ４と第４のＮＭＯＳトランジスタＮ４とは第１のトランスファゲート６を、第５のＰＭＯＳトランジスタＰ５と第５のＮＭＯＳトランジスタＮ５とは第２のトランスファゲート７をそれぞれ構成している。外部端子ＰＡＤは第２のトランスファゲート７の入力に、第２のトランスファゲート７の出力は第４のＰＭＯＳトランジスタＰ４のゲートＧ４に、第１のトランスファゲート６の出力は第２のＰＭＯＳトランジスタＰ２のゲートＧ２に、第４のＮＭＯＳトランジスタＮ４のゲートは電源端子ＶＤＤＩＯにそれぞれ接続されている。また、接地端子と第４のＰＭＯＳトランジスタＰ４のゲートＧ４との間に第６のＮＭＯＳトランジスタＮ６及び第７のＮＭＯＳトランジスタＮ７が直列に接続されている。
図１の半導体集積回路は、各々０．９Ｖ振幅の論理信号を１．８Ｖ振幅の論理信号に変換するための第１、第２、第３及び第４のＬＵＣ（レベルアップコンバータ）１５，１９，２０，２１を備える。第１のＬＵＣ１５は、制御信号ＣＮＴを受ける入力と、第５のＮＭＯＳトランジスタＮ５のゲートに接続された出力とを有する。第１のＬＵＣ１５の出力はまた、インバータ１８を介して第６のＮＭＯＳトランジスタＮ６のゲートに接続されている。第７のＮＭＯＳトランジスタＮ７のゲートは、電源端子ＶＤＤＩＯに接続されている。第２のＬＵＣ１９は、制御信号ＣＮＴをインバータ１６にて反転して得られた信号と入力データ信号ＩＮとを入力するＮＡＮＤゲート１１の出力に接続された入力と、第１のＰＭＯＳトランジスタＰ１のゲートに接続された出力とを有する。第３のＬＵＣ２０は、制御信号ＣＮＴと入力データ信号ＩＮとを入力するＮＯＲゲート１２の出力に接続された入力と、第１のＮＭＯＳトランジスタＮ１のゲートに接続された出力とを有する。第２のＮＭＯＳトランジスタＮ２のゲートは、電源端子ＶＤＤＩＯに接続されている。第４のＬＵＣ２１は、制御信号ＣＮＴをインバータ１７にて反転して得られた信号を受ける入力と、インバータ８を介して第１のトランスファゲート６の入力に接続された出力とを有する。
図１の半導体集積回路は、電源端子ＶＤＤＩＯと外部端子ＰＡＤとの間に直列に接続された第１のウェル電圧生成ＰＭＯＳトランジスタＰａ及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂからなるＮウェル電圧生成回路４１を更に備える。第１のウェル電圧生成ＰＭＯＳトランジスタＰａのゲートは、第４のＰＭＯＳトランジスタＰ４のゲートＧ４に接続されている。第１のウェル電圧生成ＰＭＯＳトランジスタＰａと第２のウェル電圧生成ＰＭＯＳトランジスタＰｂとの接続ノードの電圧がＮウェル電圧ＮＷであって、当該Ｎウェル電圧ＮＷが、第１～第５のＰＭＯＳトランジスタＰ１～Ｐ５の各々のバックゲートと、第１及び第２のウェル電圧生成ＰＭＯＳトランジスタＰａ，Ｐｂの各々のバックゲートとに供給されている。
図１の半導体集積回路は、電源端子ＶＤＤＩＯと接地端子との間に直列に接続された第１の抵抗素子Ｒ１、第１のバイアスＰＭＯＳトランジスタＰ１１及び第２の抵抗素子Ｒ２を用いて構成された分圧回路からなるバイアス電圧生成回路３１を更に備える。第１のバイアスＰＭＯＳトランジスタＰ１１のゲートは、インバータ１８を介して第１のＬＵＴ１５の出力に接続されている。第１の抵抗素子Ｒ１と第１のバイアスＰＭＯＳトランジスタＰ１１との接続ノードの電圧がバイアス電圧ＢＩＡＳであって、当該バイアス電圧ＢＩＡＳが、第３のＰＭＯＳトランジスタＰ３、第５のＰＭＯＳトランジスタＰ５及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂの各々のゲートに供給されている。
次に、図１の半導体集積回路の動作を説明する。ここでは、説明の簡単化のため、ＰチャネルであるとＮチャネルであるとを問わずＭＯＳトランジスタのしきい値電圧をＶｔｈとする。また、第１のバイアスＰＭＯＳトランジスタＰ１１がオフ状態であればバイアス電圧ＢＩＡＳが電源電圧ＶＤＤＩＯと等しく、つまりＢＩＡＳ＝ＶＤＤＩＯであるが、第１のバイアスＰＭＯＳトランジスタＰ１１がオン状態になったときには、バイアス電圧ＢＩＡＳが電源電圧ＶＤＤＩＯよりも差分αだけ低くなる、つまりＢＩＡＳ＝ＶＤＤＩＯ－αになるものとする。ただし、０＜α＜Ｖｔｈである。また、以下の説明では、第２のＰＭＯＳトランジスタＰ２のゲートそのものだけでなく、その電圧をも「Ｇ２」で表す。また、第４のＰＭＯＳトランジスタＰ４のゲートそのものだけでなく、その電圧をも「Ｇ４」で表す。
１．ＣＮＴ＝Ｌ（＝０Ｖ）、すなわち出力モードの場合
第１のＬＵＣ１５はＬ出力を、第４のＬＵＣ２１はＨ出力をそれぞれ保持し、第２及び第３のＬＵＣ１９，２０はそれぞれ入力データ信号ＩＮを反転した論理信号を出力する。したがって、第５のＮＭＯＳトランジスタＮ５がオフ状態を保持する。また、第１のバイアスＰＭＯＳトランジスタＰ１１がオフ状態を保持するので、第１の抵抗素子Ｒ１にて電圧降下が生じることはなく、ＢＩＡＳ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。その結果、第３のＰＭＯＳトランジスタＰ３、第５のＰＭＯＳトランジスタＰ５及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂは、いずれもオフ状態を保持する。一方、第６及び第７のＮＭＯＳトランジスタＮ６，Ｎ７がオン状態を保持するので、Ｇ４＝Ｌ（＝０Ｖ）となり、第４のＰＭＯＳトランジスタＰ４及び第１のウェル電圧生成ＰＭＯＳトランジスタＰａがいずれもオン状態となる。したがって、ＮＷ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。第１のトランスファゲート６を構成する第４のＰＭＯＳトランジスタＰ４及び第４のＮＭＯＳトランジスタＮ４がいずれもオン状態であるので、インバータ８のＬ出力を受けて、Ｇ２＝Ｌ（＝０Ｖ）となる。この結果、第２のＰＭＯＳトランジスタＰ２がオン状態を保持する。一方、第２のＮＭＯＳトランジスタＮ２はオン状態を保持し、第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１は入力データ信号ＩＮに応じて相補的にオン・オフが決定される。その結果、ＩＮ＝Ｈ（＝０．９Ｖ）ならばＰＡＤ＝ＶＤＤＩＯ（＝１．８Ｖ）となり、ＩＮ＝Ｌ（＝０Ｖ）ならばＰＡＤ＝Ｌ（＝０Ｖ）となる。
第１のＬＵＣ１５はＬ出力を、第４のＬＵＣ２１はＨ出力をそれぞれ保持し、第２及び第３のＬＵＣ１９，２０はそれぞれ入力データ信号ＩＮを反転した論理信号を出力する。したがって、第５のＮＭＯＳトランジスタＮ５がオフ状態を保持する。また、第１のバイアスＰＭＯＳトランジスタＰ１１がオフ状態を保持するので、第１の抵抗素子Ｒ１にて電圧降下が生じることはなく、ＢＩＡＳ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。その結果、第３のＰＭＯＳトランジスタＰ３、第５のＰＭＯＳトランジスタＰ５及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂは、いずれもオフ状態を保持する。一方、第６及び第７のＮＭＯＳトランジスタＮ６，Ｎ７がオン状態を保持するので、Ｇ４＝Ｌ（＝０Ｖ）となり、第４のＰＭＯＳトランジスタＰ４及び第１のウェル電圧生成ＰＭＯＳトランジスタＰａがいずれもオン状態となる。したがって、ＮＷ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。第１のトランスファゲート６を構成する第４のＰＭＯＳトランジスタＰ４及び第４のＮＭＯＳトランジスタＮ４がいずれもオン状態であるので、インバータ８のＬ出力を受けて、Ｇ２＝Ｌ（＝０Ｖ）となる。この結果、第２のＰＭＯＳトランジスタＰ２がオン状態を保持する。一方、第２のＮＭＯＳトランジスタＮ２はオン状態を保持し、第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１は入力データ信号ＩＮに応じて相補的にオン・オフが決定される。その結果、ＩＮ＝Ｈ（＝０．９Ｖ）ならばＰＡＤ＝ＶＤＤＩＯ（＝１．８Ｖ）となり、ＩＮ＝Ｌ（＝０Ｖ）ならばＰＡＤ＝Ｌ（＝０Ｖ）となる。
２．ＣＮＴ＝Ｈ（＝０．９Ｖ）、すなわち非出力モード（入力モード）の場合
入力モードでは、外部端子ＰＡＤに外部から受ける論理電圧に応じた出力データ信号ＯＵＴが得られる。一方、入力データ信号ＩＮのＨ／Ｌにかかわらず、第１及び第３のＬＵＣ１５、１９はＨ出力を、第２及び第４のＬＵＣ２０，２１はＬ出力をそれぞれ保持する。したがって、第１のＮＭＯＳトランジスタＮ１及び第６のＮＭＯＳトランジスタＮ６は、いずれもオフ状態を保持する。また、第１のバイアスＰＭＯＳトランジスタＰ１１がオン状態を保持するので、第１及び第２の抵抗素子Ｒ１，Ｒ２並びに第１のバイアスＰＭＯＳトランジスタＰ１１の直列合成抵抗で決まる電流が流れて、第１の抵抗素子Ｒ１に電圧降下が生じる結果、ＢＩＡＳ＝ＶＤＤＩＯ－αとなる。
入力モードでは、外部端子ＰＡＤに外部から受ける論理電圧に応じた出力データ信号ＯＵＴが得られる。一方、入力データ信号ＩＮのＨ／Ｌにかかわらず、第１及び第３のＬＵＣ１５、１９はＨ出力を、第２及び第４のＬＵＣ２０，２１はＬ出力をそれぞれ保持する。したがって、第１のＮＭＯＳトランジスタＮ１及び第６のＮＭＯＳトランジスタＮ６は、いずれもオフ状態を保持する。また、第１のバイアスＰＭＯＳトランジスタＰ１１がオン状態を保持するので、第１及び第２の抵抗素子Ｒ１，Ｒ２並びに第１のバイアスＰＭＯＳトランジスタＰ１１の直列合成抵抗で決まる電流が流れて、第１の抵抗素子Ｒ１に電圧降下が生じる結果、ＢＩＡＳ＝ＶＤＤＩＯ－αとなる。
以下、外部端子ＰＡＤに外部から受ける電圧の大きさに応じて、動作説明の場合分けをする。
２ａ．ＰＡＤ＜ＶＤＤＩＯ－Ｖｔｈの場合
第５のＮＭＯＳトランジスタＮ５がオン状態となることから、Ｇ４＝ＰＡＤである。その結果、第１のウェル電圧生成ＰＭＯＳトランジスタＰａがオン状態を、第２のウェル電圧生成ＰＭＯＳトランジスタＰｂがオフ状態をそれぞれ保持し、ＮＷ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。また、第３のＰＭＯＳトランジスタＰ３がオフ状態を、第４のＰＭＯＳトランジスタＰ４がオン状態をそれぞれ保持するので、Ｇ２＝ＶＤＤＩＯ（＝１．８Ｖ）であり、第２のＰＭＯＳトランジスタＰ２がオフ状態を保持する。一方、第２のＬＵＣ１９の出力を受けて、第１のＰＭＯＳトランジスタＰ１もオフ状態を保持する。
第５のＮＭＯＳトランジスタＮ５がオン状態となることから、Ｇ４＝ＰＡＤである。その結果、第１のウェル電圧生成ＰＭＯＳトランジスタＰａがオン状態を、第２のウェル電圧生成ＰＭＯＳトランジスタＰｂがオフ状態をそれぞれ保持し、ＮＷ＝ＶＤＤＩＯ（＝１．８Ｖ）となる。また、第３のＰＭＯＳトランジスタＰ３がオフ状態を、第４のＰＭＯＳトランジスタＰ４がオン状態をそれぞれ保持するので、Ｇ２＝ＶＤＤＩＯ（＝１．８Ｖ）であり、第２のＰＭＯＳトランジスタＰ２がオフ状態を保持する。一方、第２のＬＵＣ１９の出力を受けて、第１のＰＭＯＳトランジスタＰ１もオフ状態を保持する。
２ｂ．ＶＤＤＩＯ－Ｖｔｈ≦ＰＡＤ＜ＶＤＤＩＯ＋Ｖｔｈ－αの場合
第５のＮＭＯＳトランジスタＮ５の作用により、Ｇ４＝ＶＤＤＩＯ－Ｖｔｈとなる。その結果、第１及び第２のウェル電圧生成ＰＭＯＳトランジスタＰａ，Ｐｂがいずれもオフ状態を保持し、Ｎウェル電圧ＮＷのノードがフローティング状態となる。この場合のＮウェル電圧ＮＷは、直前の状態を維持する。また、第３のＰＭＯＳトランジスタＰ３がオフ状態を、第４のＰＭＯＳトランジスタＰ４がオン状態をそれぞれ保持するので、Ｇ２＝ＶＤＤＩＯ（＝１．８Ｖ）であり、第２のＰＭＯＳトランジスタＰ２がオフ状態を保持する。一方、第２のＬＵＣ１９の出力を受けて、第１のＰＭＯＳトランジスタＰ１もオフ状態を保持する。
第５のＮＭＯＳトランジスタＮ５の作用により、Ｇ４＝ＶＤＤＩＯ－Ｖｔｈとなる。その結果、第１及び第２のウェル電圧生成ＰＭＯＳトランジスタＰａ，Ｐｂがいずれもオフ状態を保持し、Ｎウェル電圧ＮＷのノードがフローティング状態となる。この場合のＮウェル電圧ＮＷは、直前の状態を維持する。また、第３のＰＭＯＳトランジスタＰ３がオフ状態を、第４のＰＭＯＳトランジスタＰ４がオン状態をそれぞれ保持するので、Ｇ２＝ＶＤＤＩＯ（＝１．８Ｖ）であり、第２のＰＭＯＳトランジスタＰ２がオフ状態を保持する。一方、第２のＬＵＣ１９の出力を受けて、第１のＰＭＯＳトランジスタＰ１もオフ状態を保持する。
２ｃ．ＰＡＤ≧ＶＤＤＩＯ＋Ｖｔｈ－αの場合
高い外部電圧ＰＡＤの影響を受けて、バイアス電圧ＢＩＡＳを共通のゲート電圧として受ける第３のＰＭＯＳトランジスタＰ３、第５のＰＭＯＳトランジスタＰ５及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂがいずれもオン状態となる。したがって、Ｇ２＝ＰＡＤ、かつＧ４＝ＰＡＤである。第１のウェル電圧生成ＰＭＯＳトランジスタＰａはオフ状態となり、ＮＷ＝ＰＡＤである。一方、第１のＰＭＯＳトランジスタＰ１は高い外部電圧ＰＡＤの影響を受けてオン状態となるが、第２のＰＭＯＳトランジスタＰ２はオフ状態を保持しようとする。
高い外部電圧ＰＡＤの影響を受けて、バイアス電圧ＢＩＡＳを共通のゲート電圧として受ける第３のＰＭＯＳトランジスタＰ３、第５のＰＭＯＳトランジスタＰ５及び第２のウェル電圧生成ＰＭＯＳトランジスタＰｂがいずれもオン状態となる。したがって、Ｇ２＝ＰＡＤ、かつＧ４＝ＰＡＤである。第１のウェル電圧生成ＰＭＯＳトランジスタＰａはオフ状態となり、ＮＷ＝ＰＡＤである。一方、第１のＰＭＯＳトランジスタＰ１は高い外部電圧ＰＡＤの影響を受けてオン状態となるが、第２のＰＭＯＳトランジスタＰ２はオフ状態を保持しようとする。
図２は、図１の半導体集積回路の非出力モード（入力モード）にて外部端子ＰＡＤに外部から受ける電圧と第４のＰＭＯＳトランジスタＰ４のゲートＧ４の電圧との関係を示すグラフである。ここで、臨界電圧ＶＤＤＸを、ＶＤＤＸ＝ＶＤＤＩＯ＋Ｖｔｈ－αにより定義する。上記のように０＜α＜Ｖｔｈであるから、ＶＤＤＩＯ＜ＶＤＤＸ＜ＶＤＤＩＯ＋Ｖｔｈである。上記２ａ項～２ｃ項にて説明したように、ＰＡＤ＜ＶＤＤＩＯ－ＶｔｈではＧ４＝ＰＡＤであり、ＶＤＤＩＯ－Ｖｔｈ≦ＰＡＤ＜ＶＤＤＸではＧ４＝ＶＤＤＩＯ－Ｖｔｈであり、ＰＡＤ≧ＶＤＤＸではＧ４＝ＰＡＤである。α＝０の場合に比べて外部端子ＰＡＤに外部から受ける電圧が比較的低い段階で、第４のＰＭＯＳトランジスタＰ４のゲートＧ４の電圧が立ち上がることが判る。
図３は、図１の半導体集積回路の非出力モード（入力モード）にて外部端子ＰＡＤに外部から受ける電圧と第２のＰＭＯＳトランジスタＰ２のゲートＧ２の電圧との関係を示すグラフである。上記２ａ項～２ｃ項にて説明したように、ＰＡＤ＜ＶＤＤＸではＧ２＝ＶＤＤＩＯであり、ＰＡＤ≧ＶＤＤＸではＧ２＝ＰＡＤである。α＝０の場合に比べて外部端子ＰＡＤに外部から受ける電圧が比較的低い段階で、第２のＰＭＯＳトランジスタＰ２のゲートＧ２の電圧が立ち上がることが判る。
以上のように、第１のＰＭＯＳトランジスタＰ１のゲートは、出力モードにて入力データ信号ＩＮに応じた信号で駆動され、非出力モード（入力モード）にて電源電圧ＶＤＤＩＯで駆動される。一方、第２のＰＭＯＳトランジスタＰ２のゲートＧ２は、出力モードにて接地電圧で駆動され、非出力モード（入力モード）では、図３に示されるように、外部電圧ＰＡＤが臨界電圧ＶＤＤＸよりも低い場合には電源電圧ＶＤＤＩＯで駆動され、外部電圧ＰＡＤが臨界電圧ＶＤＤＸ以上である場合には外部電圧ＰＡＤで駆動される。
図４は、図１の半導体集積回路の動作を示すタイムチャートである。時刻ｔ１までＣＮＴ＝Ｌ（＝０Ｖ）であり、時刻ｔ１から時刻ｔ４までＣＮＴ＝Ｈ（＝０．９Ｖ）であるものとしている。
図４の例によれば、時刻ｔ１まで、ＣＮＴ＝Ｌ（＝０Ｖ）であるので、図１の半導体集積回路は、出力モードで動作する。Ｇ２＝Ｇ４＝Ｌ（＝０Ｖ）、ＢＩＡＳ＝ＶＤＤＩＯ（＝１．８Ｖ）である。また、時刻ｔ０まではＩＮ＝Ｌ（＝０Ｖ）なのでＰＡＤ＝Ｌ（＝０Ｖ）であり、時刻ｔ０から時刻ｔ１まではＩＮ＝Ｈ（＝０．９Ｖ）なのでＰＡＤ＝ＶＤＤＩＯ（＝１．８Ｖ）である。
時刻ｔ１から時刻ｔ４までは、ＣＮＴ＝Ｈ（＝０．９Ｖ）であるので、図１の半導体集積回路は、非出力モード（入力モード）で動作する。この期間（ｔ１～ｔ４）を通じて、入力データ信号ＩＮのＨ／Ｌにかかわらず、ＢＩＡＳ＝ＶＤＤＩＯ－αである。上記のように０＜α＜Ｖｔｈであるから、ＶＤＤＩＯ－Ｖｔｈ＜ＢＩＡＳ＜ＶＤＤＩＯである。
図４の例によれば、時刻ｔ１から時刻ｔ２まで、外部からＰＡＤ＝Ｌ（＝０Ｖ）の論理低レベルの電圧を外部端子に受ける。ＰＡＤ＜ＶＤＤＩＯ－Ｖｔｈの場合であるので、上記２ａ項にて説明したように、Ｇ２＝ＶＤＤＩＯ（＝１．８Ｖ）、Ｇ４＝ＰＡＤ（＝０Ｖ）である。時刻ｔ２から時刻ｔ３までは、外部からＰＡＤ＝Ｈ（＝２．５Ｖ）の論理高レベルの電圧を外部端子に受ける。ＰＡＤ≧ＶＤＤＩＯ＋Ｖｔｈ－αを満たすようにαとＶｔｈとの関係が設定されたものとすると、上記２ｃ項にて説明したように、Ｇ２＝Ｇ４＝ＰＡＤ（＝２．５Ｖ）である。時刻ｔ３から時刻ｔ４までは、時刻ｔ１から時刻ｔ２までと同じ状態に戻る。
図１の半導体集積回路では、非出力モード（入力モード）にて第３のＰＭＯＳトランジスタＰ３のゲートに供給されるバイアス電圧ＢＩＡＳを、電源電圧ＶＤＤＩＯよりもα（α＞０）だけ低くしている。したがって、図４中の時刻ｔ２の近傍にて、外部電圧ＰＡＤが電源電圧ＶＤＤＩＯ（＝１．８Ｖ）を若干だけ上回った段階でも、α＝０の場合に比べて第３のＰＭＯＳトランジスタＰ３を流れる電流が大きくなる結果、第２のＰＭＯＳトランジスタＰ２のゲート電圧Ｇ２の上昇が高速化されて、速やかにＧ２＝ＰＡＤ（＝２．５Ｖ）となる。したがって、第２のＰＭＯＳトランジスタＰ２における過渡的な漏れ電流を抑制することができる。また、図４中の時刻ｔ３の近傍における第２のＰＭＯＳトランジスタＰ２のゲート電圧Ｇ２の下降も高速化される。
本実施形態によれば、図１中に表示された全てのＭＯＳトランジスタに１．８Ｖ耐圧トランジスタを使用すれば、外部から２．５Ｖの電圧が外部端子に印加されても、耐圧の問題は生じない。また、自己の電源電圧（＝１．８Ｖ）よりも高い２．５Ｖの電圧が外部から外部端子に印加されても、出力ＰＭＯＳトランジスタにおける過渡的な漏れ電流を効果的に抑制することができる。
《第２の実施形態》
図５は、第２の実施形態に係る半導体集積回路を示す回路図である。図５の半導体集積回路におけるバイアス電圧生成回路３２では、図１中の第１のバイアスＰＭＯＳトランジスタＰ１１と第２の抵抗素子Ｒ２との間に第２のバイアスＰＭＯＳトランジスタＰ１２が挿入され、かつ電源端子ＶＤＤＩＯとバイアス電圧ＢＩＡＳのノードとの間に第３のバイアスＰＭＯＳトランジスタＰ１３が挿入されている。第２のバイアスＰＭＯＳトランジスタＰ１２のゲートは、インバータ１４から出力データ信号ＯＵＴを受ける。第３のバイアスＰＭＯＳトランジスタＰ１３のゲートは、第４のＰＭＯＳトランジスタＰ４のゲートＧ４に接続されている。第３のバイアスＰＭＯＳトランジスタＰ１３のバックゲートには、Ｎウェル電圧ＮＷが供給されている。その他の構成は、図１の半導体集積回路と同様である。
図５は、第２の実施形態に係る半導体集積回路を示す回路図である。図５の半導体集積回路におけるバイアス電圧生成回路３２では、図１中の第１のバイアスＰＭＯＳトランジスタＰ１１と第２の抵抗素子Ｒ２との間に第２のバイアスＰＭＯＳトランジスタＰ１２が挿入され、かつ電源端子ＶＤＤＩＯとバイアス電圧ＢＩＡＳのノードとの間に第３のバイアスＰＭＯＳトランジスタＰ１３が挿入されている。第２のバイアスＰＭＯＳトランジスタＰ１２のゲートは、インバータ１４から出力データ信号ＯＵＴを受ける。第３のバイアスＰＭＯＳトランジスタＰ１３のゲートは、第４のＰＭＯＳトランジスタＰ４のゲートＧ４に接続されている。第３のバイアスＰＭＯＳトランジスタＰ１３のバックゲートには、Ｎウェル電圧ＮＷが供給されている。その他の構成は、図１の半導体集積回路と同様である。
図６は、図５の半導体集積回路の動作を示すタイムチャートである。図４では非出力モード（入力モード）にて時刻ｔ１から時刻ｔ４までＢＩＡＳ＝ＶＤＤＩＯ－αであったが、図６では時刻ｔ２から時刻ｔ３までの期間のみＢＩＡＳ＝ＶＤＤＩＯ－αとなる。つまり、ゲートに出力データ信号ＯＵＴを受ける第２のバイアスＰＭＯＳトランジスタＰ１２を第１のバイアスＰＭＯＳトランジスタＰ１１と第２の抵抗素子Ｒ２との間に挿入したことにより、ＢＩＡＳ＝ＶＤＤＩＯ－αとなる期間が、外部からＰＡＤ＝Ｈ（＝２．５Ｖ）の論理高レベルの電圧を外部端子に受ける期間（ｔ２～ｔ３）に限定されるのである。一方、第３のバイアスＰＭＯＳトランジスタＰ１３は、当該期間（ｔ２～ｔ３）以外の期間にオン状態を保持することでＢＩＡＳ＝ＶＤＤＩＯを保証する。
本実施形態によれば、第１の実施形態の場合に比べてＢＩＡＳ＝ＶＤＤＩＯ－αとされる期間が短くなるので、バイアス電圧生成回路等における消費電力が低減される。
《第３の実施形態》
図７は、第３の実施形態に係る半導体集積回路を示す回路図である。図７の半導体集積回路におけるバイアス電圧生成回路３３では、図５中の第１の抵抗素子Ｒ１がダイオード接続されたＮＭＯＳトランジスタＮ１１に、図５中の第２の抵抗素子Ｒ２が各々ダイオード接続された２個のＮＭＯＳトランジスタＮ１２，Ｎ１３の直列接続にそれぞれ置き換えられている。その他の構成は、図５の半導体集積回路と同様である。
図７は、第３の実施形態に係る半導体集積回路を示す回路図である。図７の半導体集積回路におけるバイアス電圧生成回路３３では、図５中の第１の抵抗素子Ｒ１がダイオード接続されたＮＭＯＳトランジスタＮ１１に、図５中の第２の抵抗素子Ｒ２が各々ダイオード接続された２個のＮＭＯＳトランジスタＮ１２，Ｎ１３の直列接続にそれぞれ置き換えられている。その他の構成は、図５の半導体集積回路と同様である。
本実施形態によれば、第２の実施形態の場合に比べてバイアス電圧生成回路が小面積化される。
《第４の実施形態》
図８は、第４の実施形態に係る半導体集積回路を示す回路図である。図８の半導体集積回路におけるバイアス電圧生成回路３４では、図７中のダイオード接続されたＮＭＯＳトランジスタＮ１１に対して並列に他のダイオード接続されたＮＭＯＳトランジスタＮ１４が接続され、かつ前者のＮＭＯＳトランジスタＮ１１と電源端子ＶＤＤＩＯとの間に第４のバイアスＰＭＯＳトランジスタＰ１４が挿入されている。第４のバイアスＰＭＯＳトランジスタＰ１４のゲートは、外部端子ＰＡＤに接続されている。その他の構成は、図７の半導体集積回路と同様である。
図８は、第４の実施形態に係る半導体集積回路を示す回路図である。図８の半導体集積回路におけるバイアス電圧生成回路３４では、図７中のダイオード接続されたＮＭＯＳトランジスタＮ１１に対して並列に他のダイオード接続されたＮＭＯＳトランジスタＮ１４が接続され、かつ前者のＮＭＯＳトランジスタＮ１１と電源端子ＶＤＤＩＯとの間に第４のバイアスＰＭＯＳトランジスタＰ１４が挿入されている。第４のバイアスＰＭＯＳトランジスタＰ１４のゲートは、外部端子ＰＡＤに接続されている。その他の構成は、図７の半導体集積回路と同様である。
本実施形態によれば、非出力モード（入力モード）にて外部端子ＰＡＤに外部から受ける電圧が論理高レベルを保持している間はダイオード接続されたＮＭＯＳトランジスタＮ１１を流れる電流が第４のバイアスＰＭＯＳトランジスタＰ１４により遮断されるので、第３の実施形態の場合に比べてバイアス電圧生成回路における消費電力が低減される。なお、トランジスタサイズを適切に選択することで、第４のバイアスＰＭＯＳトランジスタＰ１４のオン・オフに伴うバイアス電圧ＢＩＡＳの変動を抑えることができる。
《第５の実施形態》
図９は、第５の実施形態に係る半導体集積回路を示す回路図である。図９の半導体集積回路では、図１中の第１のＰＭＯＳトランジスタＰ１、第４のＬＵＣ２１及び２個のインバータ８，１７の配設が省略され、かつ、第１のトランスファゲート６の入力が、２段のインバータ８ａ，８ｂを介して第２のＬＵＣ１９の出力から供給されるように変更されている。その他の構成は、図８の半導体集積回路と同様である。
図９は、第５の実施形態に係る半導体集積回路を示す回路図である。図９の半導体集積回路では、図１中の第１のＰＭＯＳトランジスタＰ１、第４のＬＵＣ２１及び２個のインバータ８，１７の配設が省略され、かつ、第１のトランスファゲート６の入力が、２段のインバータ８ａ，８ｂを介して第２のＬＵＣ１９の出力から供給されるように変更されている。その他の構成は、図８の半導体集積回路と同様である。
第２のＰＭＯＳトランジスタＰ２のゲートＧ２は、出力モードにて入力データ信号ＩＮに応じた信号で駆動され、非出力モード（入力モード）では、外部電圧ＰＡＤが臨界電圧ＶＤＤＸよりも低い場合には電源電圧ＶＤＤＩＯで駆動され、外部電圧ＰＡＤが臨界電圧ＶＤＤＸ以上である場合には外部電圧ＰＡＤで駆動される。
このように、図９の半導体集積回路では、出力回路を構成する電源側トランジスタは第２のＰＭＯＳトランジスタＰ２のみである。このようにしても耐圧の問題は生じない。例えば、ＶＤＤＩＯ＝１．８Ｖのとき、外部端子ＰＡＤに外部から２．５Ｖの電圧を印加しても、第２のＰＭＯＳトランジスタＰ２のゲート酸化膜に１．８Ｖ以上の電圧は掛からない。
本実施形態によれば、各々大きい面積を占める第１のＰＭＯＳトランジスタＰ１及び第４のＬＵＣ２１が削減されるので、第４の実施形態の場合に比べて半導体集積回路が小面積化される。なお、上記第１～第３の実施形態の半導体集積回路でも同様にして、第１のＰＭＯＳトランジスタＰ１及び第４のＬＵＣ２１を削減することが可能である。
以上説明してきたとおり、本発明に係る半導体集積回路は、自己の電源電圧よりも高い電圧を外部から受けた場合の過渡的な漏れ電流が抑制される効果を有し、直結可能な外部端子を備えた半導体集積回路として有用である。
６，７ トランスファゲート
８，８ａ，８ｂ，１４，１６，１７，１８ インバータ
１１ ＮＡＮＤゲート
１２ ＮＯＲゲート
１５，１９，２０，２１ レベルアップコンバータ
３１～３４ バイアス電圧生成回路
４１ Ｎウェル電圧生成回路
ＢＩＡＳ バイアス電圧
ＣＮＴ 制御信号
Ｇ２ 第２のＰＭＯＳトランジスタＰ２のゲート端子（ゲート電圧）
Ｇ４ 第４のＰＭＯＳトランジスタＰ４のゲート端子（ゲート電圧）
ＩＮ 入力データ信号
Ｎ１～Ｎ７，Ｎ１１～Ｎ１４ ＮＭＯＳトランジスタ
ＮＷ Ｎウェル電圧
ＯＵＴ 出力データ信号
Ｐ１～Ｐ５，Ｐ１１～Ｐ１４，Ｐａ，Ｐｂ ＰＭＯＳトランジスタ
ＰＡＤ 外部端子（外部電圧）
Ｒ１，Ｒ２ 抵抗素子
ＶＤＤＩＯ 電源電圧（電源端子）
ＶＤＤＸ 臨界電圧
８，８ａ，８ｂ，１４，１６，１７，１８ インバータ
１１ ＮＡＮＤゲート
１２ ＮＯＲゲート
１５，１９，２０，２１ レベルアップコンバータ
３１～３４ バイアス電圧生成回路
４１ Ｎウェル電圧生成回路
ＢＩＡＳ バイアス電圧
ＣＮＴ 制御信号
Ｇ２ 第２のＰＭＯＳトランジスタＰ２のゲート端子（ゲート電圧）
Ｇ４ 第４のＰＭＯＳトランジスタＰ４のゲート端子（ゲート電圧）
ＩＮ 入力データ信号
Ｎ１～Ｎ７，Ｎ１１～Ｎ１４ ＮＭＯＳトランジスタ
ＮＷ Ｎウェル電圧
ＯＵＴ 出力データ信号
Ｐ１～Ｐ５，Ｐ１１～Ｐ１４，Ｐａ，Ｐｂ ＰＭＯＳトランジスタ
ＰＡＤ 外部端子（外部電圧）
Ｒ１，Ｒ２ 抵抗素子
ＶＤＤＩＯ 電源電圧（電源端子）
ＶＤＤＸ 臨界電圧
Claims (20)
- 出力モードと非出力モードとの切り換えを制御する制御信号を受ける第１の入力端子と、
入力データ信号を受ける第２の入力端子と、
電源電圧を受ける電源端子と、
前記非出力モードにて前記電源電圧よりも高い電圧を外部から受け得る外部端子と、
前記電源端子と前記外部端子との間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタのゲートは、前記出力モードにて前記入力データ信号に応じた信号で駆動され、前記非出力モードにて前記電源電圧で駆動され、
前記第２のＰＭＯＳトランジスタのゲートは、前記出力モードにて接地電圧で駆動され、前記非出力モードでは、前記電源電圧にＭＯＳトランジスタのしきい値電圧を加えた電圧よりも低い電圧を臨界電圧とするとき、前記外部端子に外部から受ける電圧が前記臨界電圧よりも低い場合には前記電源電圧で駆動され、前記外部端子に外部から受ける電圧が前記臨界電圧以上である場合には前記外部端子に外部から受ける電圧で駆動されることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記臨界電圧は、前記電源電圧よりも高いことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第２のＰＭＯＳトランジスタのゲートと前記外部端子との間に接続された第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートに接続された出力を有するバイアス電圧生成回路とを更に備え、
前記バイアス電圧生成回路は、前記出力モードにて前記電源電圧を、前記非出力モードにて前記外部端子に外部から受ける電圧が論理高レベルの電圧である場合には前記電源電圧よりも低い電圧をそれぞれ出力することを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理高レベルの電圧である場合には、前記電源電圧よりも低く、かつ前記電源電圧から前記ＭＯＳトランジスタのしきい値電圧を減じた電圧よりも高い電圧を出力することを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理低レベルの電圧である場合にも前記電源電圧よりも低い電圧を出力することを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理低レベルの電圧である場合には前記電源電圧を出力することを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記バイアス電圧生成回路は、抵抗素子又はダイオード接続されたＭＯＳトランジスタを用いて構成された分圧回路を有することを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が前記論理高レベルを保持している間の当該バイアス電圧生成回路の消費電流を低減する構成を有することを特徴とする半導体集積回路。 - 出力モードと非出力モードとの切り換えを制御する制御信号を受ける第１の入力端子と、
入力データ信号を受ける第２の入力端子と、
電源電圧を受ける電源端子と、
前記非出力モードにて前記電源電圧よりも高い電圧を外部から受け得る外部端子と、
前記電源端子と前記外部端子との間に接続された出力ＰＭＯＳトランジスタとを備え、
前記出力ＰＭＯＳトランジスタのゲートは、前記出力モードにて前記入力データ信号に応じた信号で駆動され、前記非出力モードでは、前記電源電圧にＭＯＳトランジスタのしきい値電圧を加えた電圧よりも低い電圧を臨界電圧とするとき、前記外部端子に外部から受ける電圧が前記臨界電圧よりも低い場合には前記電源電圧で駆動され、前記外部端子に外部から受ける電圧が前記臨界電圧以上である場合には前記外部端子に外部から受ける電圧で駆動されることを特徴とする半導体集積回路。 - 請求項９記載の半導体集積回路において、
前記臨界電圧は、前記電源電圧よりも高いことを特徴とする半導体集積回路。 - 請求項９記載の半導体集積回路において、
前記出力ＰＭＯＳトランジスタのゲートと前記外部端子との間に接続された補助ＰＭＯＳトランジスタと、
前記補助ＰＭＯＳトランジスタのゲートに接続された出力を有するバイアス電圧生成回路とを更に備え、
前記バイアス電圧生成回路は、前記出力モードにて前記電源電圧を、前記非出力モードにて前記外部端子に外部から受ける電圧が論理高レベルの電圧である場合には前記電源電圧よりも低い電圧をそれぞれ出力することを特徴とする半導体集積回路。 - 請求項１１記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理高レベルの電圧である場合には、前記電源電圧よりも低く、かつ前記電源電圧から前記ＭＯＳトランジスタのしきい値電圧を減じた電圧よりも高い電圧を出力することを特徴とする半導体集積回路。 - 請求項１１記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理低レベルの電圧である場合にも前記電源電圧よりも低い電圧を出力することを特徴とする半導体集積回路。 - 請求項１１記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が論理低レベルの電圧である場合には前記電源電圧を出力することを特徴とする半導体集積回路。 - 請求項１１記載の半導体集積回路において、
前記バイアス電圧生成回路は、抵抗素子又はダイオード接続されたＭＯＳトランジスタを用いて構成された分圧回路を有することを特徴とする半導体集積回路。 - 請求項１１記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記非出力モードにて前記外部端子に外部から受ける電圧が前記論理高レベルを保持している間の当該バイアス電圧生成回路の消費電流を低減する構成を有することを特徴とする半導体集積回路。 - 電源端子と、
外部端子と、
前記電源端子と前記外部端子との間に接続された出力ＰＭＯＳトランジスタと、
前記出力ＰＭＯＳトランジスタのゲートと前記外部端子との間に接続された補助ＰＭＯＳトランジスタと、
前記補助ＰＭＯＳトランジスタのゲートに接続されたバイアス電圧生成回路とを備え、
前記バイアス電圧生成回路は、前記外部端子に外部から受けた電圧を前記出力ＰＭＯＳトランジスタのゲートへ供給することで前記出力ＰＭＯＳトランジスタのオフ状態を保持すべきときには、電源電圧よりも低い電圧を前記補助ＰＭＯＳトランジスタのゲートに供給することを特徴とする半導体集積回路。 - 請求項１７記載の半導体集積回路において、
前記バイアス電圧生成回路から前記補助ＰＭＯＳトランジスタのゲートに供給される電圧は、前記電源電圧からＭＯＳトランジスタのしきい値電圧を減じた電圧よりも高いことを特徴とする半導体集積回路。 - 請求項１７記載の半導体集積回路において、
前記バイアス電圧生成回路は、抵抗素子又はダイオード接続されたＭＯＳトランジスタを用いて構成された分圧回路を有することを特徴とする半導体集積回路。 - 請求項１７記載の半導体集積回路において、
前記バイアス電圧生成回路は、前記外部端子に外部から受ける電圧が論理高レベルを保持している間の当該バイアス電圧生成回路の消費電流を低減する構成を有することを特徴とする半導体集積回路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 18761890 Country of ref document: EP Kind code of ref document: A1 |
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| NENP | Non-entry into the national phase |
Ref country code: DE |
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| 122 | Ep: pct application non-entry in european phase |
Ref document number: 18761890 Country of ref document: EP Kind code of ref document: A1 |
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| NENP | Non-entry into the national phase |
Ref country code: JP |