JP2005340851A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 低電圧で動作するように動的にしきい値の変化する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板内に形成された第１導電型の深いウェル領域３０２と、深いウェル領域３０２内に形成された第２導電型の浅いウェル領域３０３と、浅いウェル領域３０３内に形成された第１導電型のソース／ドレイン領域３０７と、ソース／ドレイン領域３０７の間に形成されたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜３０５と、ゲート絶縁膜３０５上に形成されたゲート電極３０６とを備え、ゲート電極３０６が浅いウェル領域１０３と電気的に接続され、各浅いウェル領域３０３は、隣接する他の浅いウェル領域３０３から溝型素子分離構造３０４によって電気的に分離されている。
【選択図】図６

Description

本発明は、しきい値を動的に変化させることによって低い電源電圧で動作するトランジスタ素子及びそのトランジスタ素子を含む半導体装置、ならびにその製造方法に関する。また、本発明は、該トランジスタ素子のためのコンタクト形成技術、および該トランジスタ素子の集積化に適した素子分離技術にも関連する。

異なる導電型のＭＯＳ型トランジスタを相補的に接続した回路（ＣＭＯＳ回路）の消費電力は、電源電圧の２乗に比例する。このため、ＣＭＯＳ回路によって形成された大規模集積回路（ＬＳＩ）の消費電力を低下するには、電源電圧を低減することが有効である。しかし、電源電圧を低減すると、トランジスタの駆動力が減少するため、回路の遅延時間の増加が問題となる。この問題は電源電圧が低減されるに伴って大きくなる。特に、電源電圧がしきい値電圧の３倍の大きさ（３×Ｖ_th）より低下すると、遅延時間の増加が著しくなることが知られている。

これを改善する一つの方法として、トランジスタのしきい値電圧を低く設定することが考えられる。しかし、しきい値を低くするとゲートオフ時のリーク電流が増大するという問題がある。このため、許容できるオフ電流（リーク電流）の大きさによって、しきい値電圧の下限が規定されてしまう。

この問題を緩和するために、低電源電圧対応のトランジスタとして、ゲートオン時にしきい値電圧を実効的に低下させるダイナミックしきい値動作トランジスタが提案されている（A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation、 F.Assaderaghi et al、IEDM94 Ext. Abst. pp.809）。

このようなトランジスタの従来の構造を図５４に示す。図５４には、Ｎチャネル型のＭＯＳ型トランジスタ（ＮＭＯＳ）を示しているが、極性を対称にすることによって、Ｐチャネル型のＭＯＳ型トランジスタ（ＰＭＯＳ）を構成することも可能である。このトランジスタは、ＳＯＩ基板を用いており、オーバーサイズの金属配線を用いて、ゲート電極と基板（シリコン層部分）とを局所配線で短絡している。このようなゲート電極と基板とが短絡された構造では、ゲート電極にバイアス（ゲートバイアス）が印可されると、基板の活性領域にゲートバイアスと同じ大きさの順方向バイアスが印可される。

ただし、このような構造でスタンバイ電流を抑制するためには、ゲート電極に印可する電圧を、横方向の寄生バイポーラトランジスタがオンする電圧である０.６Ｖ以下に制限する必要がある。こうすれば、ゲートオフ時には、通常のトランジスタと同様のバイアス状態が形成され、ゲートオン時には、ゲートバイアスが増大するに連れて基板が順方向にバイアスされることになる。その結果、ゲートオン時にはしきい値が低下する。

これによって、同じチャネル状態の通常のＳＯＩトランジスタに比べて、ゲート＝基板バイアスオフ時のリーク電流は同等である。トランジスタがオンしている時には、ゲート＝基板バイアスが増大するに伴って更にしきい値電圧が減少する。このため、ゲートオーバードライブ効果が増大し、駆動力が著しく増大する。基板表面における縦方向電界の抑制によって移動度劣化が抑制されることも、駆動力の増大に寄与する。また、横方向の寄生バイポーラはオフしているため、スタンバイ電流の著しい増大は抑制される。
A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation、 F.Assaderaghi et al、IEDM94 Ext. Abst. pp.809

上記従来技術はＳＯＩ基板を用いているため、活性層基板が電気的に完全に絶縁されている。このため、バルク基板上に形成されたデバイスに比べて、チャネル内で発生したホール（ＰＭＯＳの場合は電子）が蓄積されやすい。これにより基板浮遊効果によるドレイン電流のキンク発生や特性履歴効果が問題になる。また、同じく活性層基板が電気的に絶縁されていることにより、製造工程中に生じるチャージアップやＥＳＤ（静電損傷）も問題になる。さらに、ＳＯＩに現状で最も結晶性の良好な基板が得られているＳＩＭＯＸ基板を用いた場合、埋め込み酸化膜／基板界面はチャネル側のゲート酸化膜／基板界面に比べて界面の結合状態の乱れが大きいため、裏面界面へのへのキャリア注入、捕獲による特性劣化が問題になる。更に、ＳＯＩ基板では、ボディーの膜厚（チャネル領域）が非常に薄く（５０ｎｍ〜２００ｎｍ）非常に高抵抗となる。このため、ゲートとボディーをコンタクトを介して短絡しようともコンタクトから離れるに従ってボディーに電位が伝わりにくく、ＤＴＭＯＳとしての効果が抑制される。

本発明の半導体装置は、半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、複数の第２導電型の浅いウェル領域と、 該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えた半導体装置であって、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、該浅いウェル領域は、隣接する他の浅いウェル領域から電気的に分離されており、そのことにより上記目的が達成される。

本発明の他の半導体装置は、半導体基板と、該半導体基板内に形成され、バイポーラトランジスタのエミッタ又はコレクタとして機能し得る第１導電型の深いウェル領域と、該深いウェル領域内に形成され、該バイポーラトランジスタのベースとして機能し得る第２導電型の浅いウェル領域と、該浅いウェル領域内に形成され、該バイポーラトランジスタのコレクタ又はエミッタとして機能し得る第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲート電極は該浅いウェル領域と電気的に接続され、ＭＯＳ型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、そのことにより上記目的が達成される。

好ましい実施形態では、隣接する浅いウェル領域は、該浅いウェル領域よりも深く、前記深いウェル領域よりも浅い溝型素子分離構造によって電気的に分離されている。

好ましい実施形態では、前記溝型素子分離構造に囲まれた領域の一部を覆うようにフィールド酸化膜が形成されており、前記ゲート電極と前記浅いウェル領域とを電気的に接続するためのコンタクト領域が、該フィールド酸化膜によって囲まれている。

好ましい実施形態では、前記ゲート電極は、前記ゲート絶縁膜上に形成された多結晶シリコン膜と、該多結晶シリコン膜上に形成された金属シリサイド膜とを含んでおり、該金属シリサイド膜は、該浅いウェル領域のコンタクト部を介して、該浅いウェルに電気的に接続されたており、該コンタクト部には、該浅いウェル領域の導電型と同じ導電型の不純物が該浅いウェル領域の他の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されており、該高濃度不純物拡散領域を介して該金属シリサイド膜と該浅いウェル領域とがオーミック接触している。

好ましい実施形態では、前記半導体基板上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた上部配線とを備えており、該層間絶縁膜には、前記ゲート電極及び前記ゲート酸化膜を貫通して前記浅いウェル領域のコンタクト部に達するコンタクト孔が形成されており、該コンタクト部には、該浅いウェル領域の導電型と同じ導電型の不純物が該浅いウェル領域の他の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されており、該コンタクト孔の底部において、該高濃度不純物拡散領域を介して該上部配線と該浅いウェル領域とがオーミック接続され、該コンタクト孔の側壁部において、該ゲート電極と該上部配線とがオーミック接続されている。

本発明の半導体装置の製造方法は、半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、複数の第２導電型の浅いウェル領域と、該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、該浅いウェル領域が隣接する他の浅いウェル領域から電気的に分離されている半導体装置の製造方法であって、該ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、該浅いウェル領域と該ゲート電極とを接続するコンタクト領域において、該浅いウェル領域の表面を部分的に露出させるコンタクト孔を、該ゲート電極中に形成する工程と、該ゲート電極、及び該コタンクト孔によって部分的に露出している該浅いウェル領域の該コンタクト領域を覆うように、高融点金属膜を堆積する工程と、該高融点金属膜の一部をシリサイド化し、該ゲート電極及び該コンタクト領域に、自己整合的に、高融点金属シリサイド膜を形成する工程とを包含し、そのことにより上記目的が達成される。

好ましい実施形態では、高融点金属シリサイド膜を形成する工程の前又は後に、イオン注入法により、前記浅いウェル領域の導電型と同じ導電型の不純物イオンを、前記コンタクト孔を通して、前記ウェル領域に注入し、それによって、高濃度拡散層を形成する工程を包含する。

本発明の他の半導体装置は、半導体基板と、該半導体基板内に形成された深いｎ型ウェル領域と、該半導体基板内に形成された深いｐ型ウェル領域と、該深いｎウェル領域内に形成された、浅いｐ型ウェル領域と、該深いｐウェル領域内に形成された、浅いｎ型ウェル領域と、該浅いｐ型ウェル領域に形成されたｎチャネル型のＭＯＳ型トランジスタと、該浅いｎ型ウェル領域に形成されたｐチャネル型のＭＯＳ型トランジスタとを備えた半導体装置であって、該ｎチャネル型のＭＯＳ型トランジスタは、該浅いｐ型ウェル領域内に形成されたｎ型ソース領域及びドレイン領域と、該ｎ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたｎ型ゲート電極とを備え、該ｐチャネル型のＭＯＳ型トランジスタは、該浅いｎ型ウェル領域内に形成されたｐ型ソース領域及びドレイン領域と、該ｐ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたｐ型ゲート電極とを備え、該ｎゲート電極は該浅いｐウェル領域と電気的に接続されており、該ｐ型ゲート電極は該浅いｎ型ウェル領域と電気的に接続されており、そのことにより上記目的が達成される。

好ましい実施形態では、前記深いｐ型ウェル領域をとり囲み、該深いｐ型ウェル領域よりも更に深い第２のｎ型ウェル領域と、前記深いｎ型ウェル領域をとり囲み、該深いｎ型ウェル領域よりも更に深い第２のｐ型ウェル領域と、該第２のｎ型ウエル領域と該第２のｐ型ウェル領域とを分離する溝型分離構造とを備えている。

好ましい実施形態では、動作時において、前記浅いウェル領域と前記ソース領域との間に形成される電位差、及び該浅いウェル領域と前記ドレイン領域との間に形成される電位差は、何れも、該半導体装置内のｐｎ接合のビルトインポテンシャルよりも小さく設定される。

本発明の他の半導体装置の製造方法は、上記半導体装置を製造する方法であって、前記ｎ型及びｐ型ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、該浅いｐ型ウェル領域と該ｎゲート電極とを接続する第１コンタクト領域において、該浅いｐ型ウェル領域の表面を部分的に露出させる第１コンタクト孔を、該ｎゲート電極中に形成し、該浅いｎウェル領域と該ｐゲート電極とを接続する第２コンタクト領域において、該浅いｎウェル領域の表面を部分的に露出させる第２コンタクト孔を、該ｐゲート電極中に形成する工程と、該ｎ型及びｐ型ゲート電極、ならびに該浅いｐ型及びｎ型ウェル領域の該第１及び第２コンタクト領域を覆うように、高融点金属膜を堆積する工程と、該高融点金属膜の一部をシリサイド化し、該ｎ型及びｐ型ゲート電極ならびに該第１及び第２コンタクト領域に、自己整合的に、高融点金属シリサイド膜を形成する工程とを包含し、前記ｐ型ソース領域及びドレイン領域を形成するためのｐ型不純物イオンを注入するに際して、該ｐ型不純物イオンを該第１コンタクト領域にも注入し、前記ｎ型ソース領域及びドレイン領域を形成するためのｎ型不純物イオンを注入するに際して、該ｎ型不純物イオンを該第２コンタクト領域にも注入する。

好ましい実施形態では、前記ゲート電極は、他のＭＯＳ型トランジスタのソース領域とドレイン領域とを介して、前記浅いウェル領域に電気的に接続されており、該他のＭＯＳ型トランジスタのゲート電極には一定電圧が印可されている。

好ましい実施形態では、前記ゲート電極は、他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、前記浅いウェル領域に電気的に接続されており、前記ドレイン領域は、該他のＭＯＳ型トランジスタのゲート電極に接続されている。

本発明の更に他の半導体装置は、半導体基板と、該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたＮ型のゲート電極とを備え、該Ｎ型のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、ＭＯＳ型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたＰ型のゲート電極とを備え、該Ｎ型のゲート電極は、他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、該Ｐ型の浅いウェル領域に電気的に接続されており、該Ｎ型のドレイン領域は、該他のＭＯＳ型トランジスタのゲート電極に電気的に接続されており、該Ｐ型のゲート電極は、更に他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、該Ｎ型の浅いウェル領域に電気的に接続され、該Ｐ型のドレイン領域は、該更に他のＭＯＳ型トランジスタのゲート電極に電気的に接続され、該深いＮ型のウェル領域を含み、該Ｎ型のウェル領域よりも更に深いＰ型のウェルと、該深いＰ型のウェル領域を含み、該Ｐ型のウェル領域よりも更に深いＮ型のウェル領域を備えており、該Ｎ型の深いウェル領域と該Ｐ型の更に深いウェル領域とは、同電位に固定され、該Ｐ型の深いウェル領域と該Ｎ型の更に深いウェル領域とは、同電位に固定され、そのことにより上記目的が達成される。

ある実施形態では、前記ソース領域及びドレイン領域と前記浅いウェル領域との接合部に窒素イオンまたは炭素イオンがドープされている。

ある実施形態では、上記半導体装置で構成された回路ブロックと、電源電圧供給源との間に電源電圧遮断回路を備え、該回路ブロックがスタンバイ状態のとき、電源電圧の供給を遮断する。

ある実施形態では、上記半導体装置で構成された回路ブロックと電源電圧供給源との間、並びに該回路ブロックと接地電圧供給源との間に遮断回路を備え、該回路ブロックがスタンバイ状態のとき、電源電圧の供給および接地電圧の供給を遮断する。

本発明の更に他の半導体装置の製造方法は、半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された複数の第２導電型の浅いウェル領域と、該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、また、該浅いウェル領域が隣接する他の浅いウェル領域から電気的に分離されている半導体装置の製造方法であって、該浅いウェル領域を形成する前に、該浅いウェル領域を相互に分離する溝型分離構造及びフィールド酸化膜を形成する工程と、を包含し、そのことにより上記目的が達成される。

本発明の更に他の半導体装置は、半導体基板と、該半導体基板に形成された複数のトランジスタ素子と、該複数のトランジスタ素子を分離する溝型素子分離構造を有する半導体装置であって、該溝型素子分離構は、該半導体基板に形成された溝と、該溝の内壁に形成された絶縁層と、該溝の内部に埋め込まれたシリコンとを有しており、該溝の開口部のエッジにおいてバーズビークを持つフィールド酸化膜が該溝の上部に形成されている。

好ましい実施形態では、前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層よりも下方に位置する第２導電型の第２半導体層とを含んでおり、前記溝の底部は、該半導体基板の表面から該第２半導体層の途中にまで達しており、該溝の底部近傍には、第２導電型不純物が他の部分よりも高濃度に拡散された高濃度領域が形成されている。

好ましい実施形態では、前記高濃度領域における前記第２導電型不純物の濃度が、１×１０¹⁸／ｃｍ³〜１×１０¹⁹／ｃｍ³の範囲内にある。

本発明の更に他の半導体装置の製造方法は、半導体基板に形成された複数のトランジスタ素子と、該複数のトランジスタ素子を分離する素子分離構造を有する半導体装置の製造方法であって、該半導体基板に溝を形成する工程と、該溝の内壁に絶縁層を形成する工程と、該溝内に多結晶シリコンを埋め込む工程と、素子領域を選択的に覆う耐酸化マスクを形成する工程と、該溝内に埋め込まれたシリコンの表面と該半導体基板の露出表面とを同時に酸化して、溝及びフィールド酸化膜を含む素子分離構造を形成する工程とを包含し、そのことにより上記目的が達成される。

好ましい実施形態では、前記溝を形成する工程は、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、該シリコン酸化膜上に第１のシリコン窒化膜を堆積する工程と、該溝を形成すべき領域に位置する第１のシリコン窒化膜、第１のシリコン酸化膜、及び半導体基板を順次エッチングし、該溝を形成する工程とを含んでいる。

好ましい実施形態では、前記溝の内壁に絶縁層を形成する工程は、第２のシリコン酸化膜を該溝の内壁に形成する工程を含む。

好ましい実施形態では、前記溝内に多結晶シリコンを埋め込む工程は、該溝を埋めるように多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜をエッチバックする工程を含んでいる。

好ましい実施形態では、前記耐酸化マスクを形成する工程は、前記半導体基板のフィールド領域に位置する前記第１のシリコン窒化膜を選択的に除去することによって、該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

好ましい実施形態では、前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

好ましい実施形態では、前記素子分離構造を形成する工程においては、前記熱酸化によって、前記第２のシリコン窒化膜が第３の酸化膜に変化させられる。

好ましい実施形態では、前記溝を形成する工程は、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、該シリコン酸化膜上に第１のシリコン窒化膜を堆積する工程と、該第１のシリコン窒化膜上に第２のシリコン酸化膜を堆積する工程と、該溝を形成すべき領域に位置する、第２のシリコン酸化膜、第１のシリコン窒化膜、第１のシリコン酸化膜、及び半導体基板を順次エッチングする工程とを含んでいる。

ある実施形態では、前記耐酸化マスクを形成する工程は、前記第２のシリコン酸化を除去する工程と、前記半導体基板のフィールド領域に位置する前記第１のシリコン窒化膜を選択的に除去することによって、該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

ある実施形態では、前記耐酸化マスクを形成する工程は、 前記第２のシリコン酸化膜を除去する工程と、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

ある実施形態では、前記耐酸化マスクを形成する工程は、前記半導体基板のフィールド領域に位置する前記第２のシリコン酸化膜及び前記第１シリコン窒化膜を選択的に除去することによって、該第２のシリコン酸化膜及び該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

ある実施形態では、前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第２のシリコン窒化膜、前記第２のシリコン酸化膜及び前記第１のシリコン窒化膜を選択的に除去することによって、該第２のシリコン窒化膜、該第２のシリコン酸化膜及び該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

ある実施形態では、前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、該溝内に多結晶シリコンを埋め込む工程で、該第３のシリコン酸化膜のうち、該溝以外の領域に位置する部分をエッチングする。

ある実施形態では、前記耐酸化マスクを形成する工程は、前記第３のシリコン酸化膜をエッチングする工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

ある実施形態では、前記素子分離構造を形成する工程においては、前記熱酸化によって、前記第２のシリコン窒化膜が第４の酸化膜に変化させられる。

ある実施形態では、前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、前記耐酸化マスクを形成する工程は、該溝内に多結晶シリコンを埋め込む工程の後であって、前記素子分離構造を形成する工程の前に、該第３のシリコン酸化膜及び該第１のシリコン窒化膜のうち、前記半導体基板のフィールド領域に位置する部分をエッチングする。

ある実施形態では、前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該２のシリコン窒化膜、該第３のシリコン膜及び該第２のシリコン窒化膜を選択的に除去することによって、該２のシリコン窒化膜、該第３のシリコン膜及び該第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む。

好ましい実施形態では、前記半導体基板に溝を形成する工程と該溝内に多結晶シリコンを埋め込む工程との間に、該溝の底部に不純物イオンを注入する工程を包含する。

本発明の電界効果型トランジスタ素子は、半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、少なくとも一つの第２導電型の浅いウェル領域と、該浅いウェル領域内に形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えた電界効果トランジスタ素子であって、該ゲート電極が該浅いウェル領域と電気的に接続され、そのことにより上記目的が達成される。

以上説明したように、本発明では、以下の効果が得られる。

請求項１の半導体装置によれば、ＳＯＩ基板に伴う前述の問題を回避しながら、ダイナミックしきい値型トランジスタの利点である低い電源電圧での高い駆動力を達成することができる。

請求項２の半導体装置によれば、１つのスイッチング素子がダイナミックしきい値型トランジスタ電流とバイポーラトランジスタ電流の総合電流となるため、ＭＯＳ型トランジスタとしての動作しかしない半導体装置に比較して、更に大きな駆動力を得ることができるので、低い電源電圧のもとで非常に高速で動作させることが可能となる。

請求項３の半導体装置によれば、トランジスタ素子間の分離領域のサイズを大きくすることなく、素子間を効率的に分離することが可能となるので、１個の素子当たりの専有面積を縮小させることができ、集積度向上と配線容量低減、配線遅延時間低減等の効果が得られる。

請求項４の半導体装置によれば、ゲート電極と素子分離領域が重なる領域には、フィールド酸化膜のバーズビークが存在しているため、溝エッジ部にゲート電極が重なった領域において、溝のエッジ部に起因するソース領域／ドレイン間リークを抑制することができる。このため、トランジスタのオフ電流を低減することができる。

請求項５及び６の半導体装置によれば、金属シリサイド膜もしくは金属膜を介して、ｐ型半導体とｎ型半導体とが接続される。このため、確実にオーミック接続を行うことが可能となり、遅延時間無く、ゲート電極の電位を浅いウェル領域に伝達することが可能となる。遅延時間無く、しきい値をダイナミックに変化させることができる。

請求項７の半導体装置の製造方法によれば、公知のサリサイド化工程に対して、ゲート／浅いウェル領域間コンタクト孔を形成する工程を追加するだけで、サリサイド化と同時に、ゲート／浅いウェル領域間のオーミックコンタクトを形成することが可能となる。

請求項８の半導体装置によれば、金属シリサイド膜と浅いウェル領域の接触界面領域の不純物濃度を高めることが可能となり、オーミックコンタクトを形成することが可能となる。

請求項９の半導体装置によれば、低消費電力化の回路を構成しやすくなるという効果がある。

請求項１０の半導体装置によれば、深いウェル領域間は、溝型分離構造により分離され、直接接触することはない。更に深いウェル領域の電位を深いウェル領域と同一にしておけば、Ｎ型の深いウェル領域を包み込むように構成されたＰ型の更に深いウェル領域は、ＧＮＤに接地され、Ｐ型の深いウェル領域を包み込むように構成されたＮ型の更に深いウェル領域は、電源電圧に固定される。このため、深いウェル領域間がＰＮ逆バイアス状態となり、素子の動作とは無関なＰＮ接合順方向電流が流れることが無くなる。

請求項１１の半導体装置によれば、ＰＮ接合順方向電流を極力少なくすることができ、駆動電流と無関係なリーク電流を抑制することが可能となり、低消費電力化に効果がある。

請求項１２の半導体装置の製造方法によれば、浅いウェル領域に不純物濃度の高い領域を形成するためのイオン注入が、相補型素子の他方のソース／ドレイン領域を形成するためのイオン注入と同時に行われるため、製造工程が簡略化される。

請求項１３の半導体装置によれば、浅いウェル領域とソース／ドレイン領域との間の電位差を、電源電圧に関わらず、最高でもｐｎ接合のビルトインポテンシャルよりも低い任意の大きさに設定することができる。

請求項１４の半導体装置では、電源電圧を任意に設定できる。例えば、入力値がＨｉｇｈ→ＬｏｗもしくはＬｏｗ→Ｈｉｇｈに変化したときに、出力値をＬｏｗ→ＨｉｇｈもしくはＨｉｇｈ→Ｌｏｗに変化させる期間だけベース電流が流れ、スタンバイ状態では流れなくすることが可能となる。動作状態の時のみバイポーラ電流が流れ、スタンバイ状態では、バイポーラ電流（ベース電流）をカットすることが可能となるため、低電源電圧で本素子を動作させた場合非常に高駆動力なＭＯＳ型トランジスタとバイポーラ電流の加算電流による低電源電圧にしては非常に高駆動力な素子を実現することができる。このため、高い電源電圧で本素子を動作させた場合バイポーラ電流に対して、ＭＯＳ型トランジスタの電流が桁落ちに小さくなるため、スタンバイ状態でベース電流の流れ無い低消費電力バイポーラ素子を実現できる。

請求項１５の半導体装置によれば、電源電圧をビルトインポテンシャル付近以下で使用するとき、超低消費電力回路を構成することが可能となり（通常のＣＭＯＳでは、駆動電流が小さくスピードが遅すぎて使用に耐えられない）、ビルトインポテンシャル以上で使用するなら、消費電力がＣＭＯＳ回路なみでスピードがバイポーラ回路なみの超高速低消費電力回路を構成することが可能となる。

請求項１６の半導体装置によれば、ビルトインポテンシャルの値を高めることとによって、ＰＮ接合順方向電流を更に抑制することができるため、消費電力を更に低減することができる。

請求項１７及び１８の半導体装置によれば、スタンバイ時の供給電源を遮断することができるので、消費電力を更に低減することができる。

請求項１９の半導体装置によれば、溝型分離構造及びフィールド酸化膜を形成した後に、浅いウェル領域を形成するため、フィールド酸化膜の直下に浅いウェル領域を自己整合的に形成しないようにすることが可能となる。このため、特に相補型素子において、浅いｎウェル領域と深いｎウェル領域、及び、浅いｐウェル領域と深いｐウェル領域をフィールド酸化膜によって、自己整合的に分離することが可能となる。このため、位置合わせを高精度に行わなくても確実にウェル領域間を分離できる。

請求項２０の半導体装置によれば、溝型素子分離構造において、溝開口部のエッジにはバーズビークが存在し、エッジが尖っていないため、溝開口部のエッジにおける電界集中を緩和することが可能となる。このため、溝エッジ部にゲート電極が重なった領域において、溝のエッジ部に起因するソース領域／ドレイン間リークを抑制することができ、トランジスタのオフ電流を軽減させることが可能となる。

請求項２１及び２２によれば、溝により分離されるべき半導体層の空乏層が、溝底部まで延びるのを防ぐことが可能となるため、該半導体層間を確実に分離することができる。

請求項２３から２６の半導体装置の製造方法によれば、溝開口部のエッジにおける電界集中を緩和され、トランジスタのオフ電流の軽減された半導体装置を製造することが容易にできる。

請求項２７の半導体装置の製造方法によれば、半導体基板のフィールド領域にフィールド酸化膜を形成するための耐酸化マスクに関して、溝型分離構造の幅だけ位置合わせマージンがある。このため、フィールド酸化膜と溝分離構造との間の位置合わせズレが生じない。また、そのような耐酸化マスクを用いれば、フィールド酸化膜を熱酸化で形成する際に、溝内に埋め込まれた多結晶シリコン膜の上部を同時に酸化して溝型素子分離構造を完成することができるので、製造工程が簡略化される。更に、溝エッジ部にバーズビークが形成される結果、溝型分離構造において最も問題となる溝エッジでのリークが低減される。

請求項２８及び２９の半導体装置の製造方法によれば、第２のシリコン窒化膜に存在によって、溝型分離構造の上部に形成されるフィールド酸化膜が薄くなり、バーズビークの成長が抑制される。その結果、設計寸法に近い活性領域の面積を確保することが可能となり、表面段差の程度も低減される。

請求項３０及び３１の半導体装置の製造方法によれば、溝形成のためのエッチングマスクの最表面に第２のシリコン酸化膜が設けられるため、多結晶シリコン膜をエッチバックする工程で、溝内の多結晶シリコン膜をエッチングしすぎることが防止され、埋め込み形状の制御性が向上する。また、フィールド酸化膜形成のための熱酸化によって溝側壁が酸化されすぎることがない。

請求項３２の半導体装置の製造方法によれば、フィールド領域上のシリコン窒化膜が除去された後、溝の活性領域側のエッジ部を覆うように第２のシリコン窒化膜が残存するため、そのエッジ部に厚すぎるバーズビークは形成されない。

請求項３３の半導体装置の製造方法によれば、第２のシリコン酸化膜が耐酸化マスクの最表面に残存するため、溝の活性領域側のエッジ部に厚すぎるバーズビークは形成されない。

請求項３４、３６及び３７の半導体装置の製造方法によれば、第２のシリコン窒化膜に存在によって、溝型分離構造の上部に形成されるフィールド酸化膜が薄くなり、バーズビークの成長が抑制される。

請求項３５、３８から３９の半導体装置の製造方法によれば、第２のシリコン膜を覆うように第３のシリコン膜を堆積することによって、溝開口部のエッジ部におけるバーズビークの成長を抑えることが可能となる。

請求項４０の半導体装置の製造方法によれば、溝型素子分離構造の溝底部に不純物イオンを注入することによって、分離の機能を更に高めることができる。

請求項４１の電界効果型トランジスタ素子によれば、ＳＯＩ基板に伴う前述の問題を回避しながら、ダイナミックしきい値型トランジスタの利点である低い電源電圧での高い駆動力を達成することができる。

本願発明は、ゲート電位に応じてトランジスタのしきい値Ｖtを動的に変化させるために、浅いウェル領域を形成し、その浅いウェル領域とゲート電極とを電気的に接続する点に最も大きな特徴を持つ。

一般に、ゲート電極の材料として不純物がドープされた多結晶シリコンを用いる場合、その不純物の導電型は、浅いウェル領域にドープされている不純物の導電型とは反対の関係にある。このため、本発明の実現には、ゲート電極と浅いウェル領域との間に低抵抗オーミックコンタクトを形成する技術が必要となる。本願発明では、主にシリサイドを用いることによって、このようなコンタクトを形成している。

また、ある時刻においてゲート電極に異なる電圧が印加され得るべき関係にある複数のトランジスタ素子を考える場合、それらのトランジスタ素子の浅いウェル領域は、相互に電気的に分離されている必要がある。典型的には、一つのトランジスタ素子に一つの浅いウェル領域を割り当て、それらの浅いウェル領域を分離する。このため、本願発明のトランジスタ素子を高い密度で集積化するには、隣接する浅いウェル領域を効率的に分離する技術が必要となる。本願発明では、浅いウェル領域をトレンチ分離構造によって分離する。

なお、本願明細書において、「浅いウェル領域」とは、その中にソース領域／ドレイン領域が形成され、しかも、ゲート電極と電気的に接続されたウェル領域のことを呼ぶ。これに対して、「深いウェル領域」とは、「浅いウェル領域」のｐｎ接合よりも深い位置にｐｎ接合を持つウェル領域であって、浅いウェル領域とは逆の導電型を持ち、少なくとも一つの浅いウェル領域を内部に有するウェル領域を呼ぶ。

（実施例１）図１（ａ）から（ｄ）を参照しながら、本発明の半導体装置の第１の実施例（ＬＯＣＯＳ分離構造を持つ例）を説明する。図１（ａ）は、本実施例の平面図、図１（ｂ）、（ｃ）および（ｄ）は、それぞれ、図１（ａ）のｂ−ｂ’線断面図、ｃ−ｃ’線断面図およびｄ−ｄ’線断面図である。

本実施例の半導体装置では、半導体基板１０１内に「深いウェル領域１０２」が設けられており、その深いウェル領域１０２内に「浅いウェル領域１０３」が設けられている。浅いウェル領域１０３の導電型は、深いウェル領域の導電型と反対であり、半導体基板１０１の導電型と同じである。

本実施例では、本発明に係るＭＯＳ型トランジスタが上記浅いウェル領域１０３に形成されている。より詳細には、このＭＯＳ型トランジスタは、浅いウェル領域内に形成されたソース領域／ドレイン領域１０７と、ソース領域／ドレイン領域１０７間に形成されたチャネル領域と、チャネル領域を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたゲート電極１０６とを備えている。ゲート電極１０６の一部は、ゲート絶縁膜１０５に形成されたコンタクト孔１０８を介して、浅いウェル領域１０３に電気的に接続されている。

図では、簡単のため、ひとつのＭＯＳ型トランジスタが示されているが、実際には、ひとつの半導体基板１０１内に複数のＭＯＳ型トランジスタが形成されている。図示されている浅いウェル領域１０３は、素子分離用酸化膜１０４によって、隣接する他のＭＯＳ型トランジスタの浅いウェル領域（不図示）と電気的に分離されている。

上記構造により、ＳＯＩ(Ｓｉｌｉｃｏｎ Ｏｎ Iｎｓｕｌａｔｏｒr)基板を用いることなく可変しきい値型のトランジスタを実現することが可能となる。

ここで、ＭＯＳ型トランジスタの反転しきい値電圧Ｖ_th（以下、「しきい値」と略記する場合がある）と浅いウェル領域のバイアス（Ｖ_S-well）との関係を簡略化した式で表すと、以下の式（１）で示される。

ここで、Φ_bはフェルミポテンシャル、Ｎ_S-wellは浅いウェル領域の不純物濃度、ε_Sは浅いウェル領域の誘電率、ｑは電子の電荷量、Ｃ_OXは単位面積当たりのゲート絶縁膜容量、Ｖ_FBはフラットバンド電圧である。浅いウェル領域が順方向にバイアスされた場合、上記式（１）より、しきい値電圧の絶対値が小さくなることがわかる。

簡略化した駆動電流の式は、線形領域では、以下の式（２）で示される。

また、飽和領域では、以下の式（３）で示される。

ここで、Ｉ_Dはドレイン電流、Ｗはゲート幅、Ｌはゲート長、μ_effは実効移動度、Ｖ_Gはゲート電圧である。

図３のグラフは、浅いウェル領域の電位を変化させた時のゲート電圧とドレイン電流の関係を示す。ここで、「ゲート電圧」とは、ソース領域の電位に対するゲート電極の電位を指すものとする。

駆動電流が式（２）及び（３）のように表されるため、しきい値電圧（Ｖ_th）の絶対値が小さくなると、飛躍的に低い電源電圧で大きな駆動電流を得ることが可能となる。

本構造では、ゲート電極と浅いウェル領域が接続されているため、ゲート電位が変位するに従って浅いウェル領域の電位が変位する。このため、上記式からも明らかなように、ゲート電位が増加するとともに、浅いウェル領域がソース領域／ドレイン領域に対して順方向にバイアスされ、見かけ上のしきい値電圧が低下する。その結果、低い電源電圧でも大きな駆動電流を得ることが可能になる。

このように本構造では、ゲート電位と浅いウェル領域の電位が一致するため、浅いウェル領域とソース領域（及びドレイン領域）との間に形成されるｐｎ接合に順方向バイアスが与えられる。より詳細には、ｎチャネル型トランジスタの場合、ソース領域の電位はＧＮＤ電位に等しく、浅いウェル領域の電位はゲート電位に等しくなる。他方、ｐチャネル型トランジスタの場合、ソース領域の電位は電源電圧に等しく、浅いウェル領域の電位はゲート電位に等しくなる。順方向電流を長さないようにするには、ウェル領域−ソース領域間電圧（またはウェル領域−ドレイン間電圧）をｐｎ接合のビルトインポテンシャル以下に保つ必要がある。これらの電圧がビルトインポテンシャルを越えると、浅いウェル領域とソース領域（またはドレイン領域）との間をｐｎ接合ダイオード順方向電流が流れる。浅いウェル領域の電位をビルトインポテンシャル近傍にまで上げた場合、無視できないレベルのｐｎ接合ダイオード順方向電流が流れるため、ウェル領域の電位をビルトインポテンシャルに対して０.１〜０.３Ｖ程度低くなるように電源電圧を設定することが望ましい。

図４は、本構造のトランジスタのゲート電位と駆動電流との関係を示す。この図から、サブスレッショルド領域の曲線の傾きＳ値（駆動電流を１桁上げるために必要なゲート電位の変位量）が、約６０ｍＶ／ｄeｃとなっていることがわかる。本構造によれば、通常の構造を持つトランジスタのＳ値（８０ｍＶ／ｄeｃ〜１００ｍＶ／ｄeｃ）に比べて、ゲート電位の小さな変化によって大きな駆動電流を得ることができる。

本実施例では、深いウェル領域の不純物濃度は、１×１０¹⁶／ｃｍ³〜１×１０¹⁷／ｃｍ³程度に設定し、浅いウェル領域の不純物濃度は、５×１０¹⁶／ｃｍ³〜５×１０¹⁷／ｃｍ³に設定している。また、浅いウェル領域の深さは、２５０ｎｍ〜１０００ｎｍに設定している。ソース領域／ドレイン領域の不純物濃度は、約１×１０²⁰／ｃｍ³以上に設定し、その接合深さは、５０ｎｍ〜３００ｎｍに設定している。トランジスタの短チャネル効果を抑えるためには、出来る限りソース領域／ドレイン領域の接合深さを浅くし、ゲート酸化膜を薄くする方がよい。

次に、図２（ａ）から（ｄ）を参照しながら、図１（ａ）から（ｄ）の実施例の改良例を説明する。この改良例では、半導体基板１０１’内に「深いウェル領域１０２’」が設けられており、その深いウェル領域内に「浅いウェル領域１０３’」が設けられている。浅いウェル領域１０３’の導電型は、深いウェル領域の導電型と反対であり、半導体基板１０１’の導電型と同じである。

より詳細には、このＭＯＳ型トランジスタは、浅いウェル領域内に形成されたソース領域／ドレイン領域１０７’と、ソース領域／ドレイン領域１０７’間に形成されたチャネル領域と、チャネル領域を覆うゲート絶縁膜１０５’と、ゲート絶縁膜１０５’上に形成されたゲート電極１０６’とを備えている。ゲート電極１０６’は、ゲート絶縁膜１０５に形成されたコンタクト孔１０８’を介して、浅いウェル領域１０３’に電気的に接続されている。

図示されている浅いウェル領域１０３’は、素子分離用酸化膜１０４’によって、隣接するＭＯＳ型トランジスタの浅いウェル領域（不図示）と電気的に分離されている。

この改良例では、ゲート電極と浅いウェル領域との間のコンタクトが形成される領域と、ソース領域／ドレイン領域が形成される領域との間にも、素子分離用酸化膜１０４’が存在している。

（実施例２）以下に、本発明による半導体装置の第２の実施例を説明する。ここでは、トランジスタの動作に寄生バイポーラトランジスタが寄与している例を説明する。

図５は、本実施例におけるトランジスタ素子の配線および寄生バイポーラトランジスタを模式的に示す図である。ここでは、ｎチャネル型ＭＯＳ型トランジスタと寄生ｎｐｎトランジスタに関して記述するが、極性を対称（逆）にすることにより、ｐチャネル型ＭＯＳ型トランジスタと寄生ｐｎｐバイポーラでも等価に考えることが出来る。

本実施例では、ＭＯＳ型トランジスタのソース領域はＧＮＤに、ゲート電極は入力Ｖ_INに、ドレイン領域は出力Ｖ_OUTに接続されている。浅いウェル領域の電位はＶ_s-wellとし、深いウェル領域の電位はＶ_d-wellとする。

本実施例の半導体装置においては、図２に示すように、ＭＯＳ型トランジスタとは別に、Ｔｒ１、Ｔｒ２、Ｔｒ３で示される３つの寄生バイポーラトランジスタが形成されている。これらの寄生バイポーラトランジスタの動作電流の向きを下記表１に示す。

表１における「電流の向き」を示す矢印の方向は、図５の矢印の向きに対応している。また、表１の記号○は本実施例のＭＯＳ型トランジスタに対して、その動作を助けるように動作する場合を示し、記号△はＭＯＳ型トランジスタの動作に無関係なリーク電流を生じさせる場合を示し、記号×はＭＯＳ型トランジスタの動作を妨げるように動作する場合を示している。

例えば、深いウェル領域の電位（Ｖ_d-well）を電源電圧（Ｖ_DD）のレベルに固定し、ゲート電極にＶ_DDの電圧を入力した場合は、寄生バイポーラトランジスタＴｒ３が、ＭＯＳ型トランジスタの動作を妨げるように動作しようとする。言い換えると、ＭＯＳ型トランジスタが出力（Ｖ_out）をＧＮＤにしよう（保とう）とするのに対して、寄生バイポーラトランジスタＴｒ３は、出力（Ｖ_out）を電源電圧Ｖ_DDにしよう（保とう）とする動作をする。また、この場合において、寄生バイポーラトランジスタＴｒ２は、素子動作と無関係なリーク電流が発生させるように動作する。

従って、深いウェル領域の電位（Ｖ_d-well）を電源電圧（Ｖ_DD）に固定する場合は、寄生バイポーラトランジスタＴｒ２及びＴｒ３があまり電流を流さないように設計する必要がある。本発明者の実験によれば、寄生バイポーラトランジスタＴｒ２及びＴｒ３のベース幅を２００ｎm以上にし、ペース部分の不純物濃度を２×１０¹⁷ｃｍ³以下に設定すれば、ＭＯＳ型トランジスタのオン電流に対して、寄生バイポーラトランジスタの電流を無視できるレベルに抑制することができた。ここで、「ベース幅」は、ソース／ドレイン領域の下端から浅いウェル領域の下端までの距離を意味する。

深いウェル領域に与えられる電位（Ｖ_d-well）をＧＮＤレベルにした場合は、すべての入出力の関係において、ＭＯＳ型トランジスタを助ける方向に寄生バイポーラトランジスタが働く。このとき、図５の半導体素子は、ダイナミックしきい値型トランジスタ電流と寄生バイポーラトランジスタ電流と総合した電流を流すことが可能となる。このため、寄生バイポーラトランジスタの動作を積極的に理由する構成を採用した場合、寄生バイポーラ動作を示さないダイナミックしきい値型トランジスタ素子単体と比較して、更に大きな駆動力を得ることが可能となる。

（実施例３）実施例１の半導体装置では、素子分離構造をフィールド酸化膜で形成している。素子分離構造をフィールド酸化膜で形成した場合、隣接する浅いウェル領域を分離するために、非常に大きな素子分離領域が必要となる。このため、フィールド酸化膜を用いた素子分離は、シリコン基板上のトランジスタ素子１個あたりの専有面積の増大を招き、素子の高集積化には適していない。

以下、図６（ａ）〜（ｄ）を参照しながら、溝型素子分離構造を持つ実施例を説明する。図６（ａ）は、本実施例の平面図、図６（ｂ）、（ｃ）および（ｄ）は、それぞれ、図６（ａ）のｂ−ｂ’線断面図、ｃ−ｃ’線断面図およびｄ−ｄ’線断面図である。

本実施例の半導体装置では、半導体基板３０１内に「深いウェル領域３０２」が設けられており、その深いウェル領域内に「浅いウェル領域３０３」が設けられている。浅いウェル領域３０３の導電型は、深いウェル領域の導電型と反対であり、半導体基板３０１の導電型と同じである。

本実施例のＭＯＳ型トランジスタは、上記浅いウェル領域３０３に形成されている。より詳細には、このＭＯＳ型トランジスタは、浅いウェル領域内に形成されたソース領域／ドレイン領域３０７と、ソース領域／ドレイン領域３０７間に形成されたチャネル領域と、チャネル領域を覆うゲート絶縁膜３０５と、ゲート絶縁膜３０５上に形成されたゲート電極３０６とを備えている。ゲート電極３０６は、ゲート絶縁膜３０５に形成されたコンタクト孔３０８を介して、浅いウェル領域３０３に電気的に接続されている。

少なくとも浅いウェル領域は、隣接するトランジスタ素子の浅いウェル領域と溝型素子分離構造３０４によって電気的に分離されている。

溝型素子分離構造を形成するために必要な領域の横方向サイズは、最小加工寸法程度である。従って、最小加工寸法程度の僅かな領域でのみで、隣接するトランジスタ素子間の分離を行うことが可能となり、ＳＯＩ基板を用いることなく、また、集積度を犠牲にすることなく、可変しきい値型ＭＯＳ型トランジスタを実現することができる。

図７（ａ）〜（ｄ）は、上記実施例の改良例を示している。この改良例では、溝型素子分離構造型シリコン基板上の不活性領域上にフィールド酸化膜３０４１を形成している。図示されている構造は、不図示の層間絶縁膜で覆われ、その上に上部配線が形成される。フィールド酸化膜３０４１を設けることによって、その上部配線と半導体基板間との間の寄生容量を低減できる。

以下、この改良例を説明する。この改良例の半導体装置では、半導体基板３０１’内に「深いウェル領域３０２’」が設けられており、その深いウェル領域内に「浅いウェル領域３０３’」が設けられている。浅いウェル領域３０３’の導電型は、深いウェル領域の導電型と反対であり、半導体基板３０１’の導電型と同じである。

本実施例のＭＯＳ型トランジスタは、上記浅いウェル領域３０３’に形成されている。より詳細には、このＭＯＳ型トランジスタは、浅いウェル領域内に形成されたソース領域／ドレイン領域３０７’と、ソース領域／ドレイン領域３０７’間に形成されたチャネル領域と、チャネル領域を覆うゲート絶縁膜３０５’と、ゲート絶縁膜３０５’上に形成されたゲート電極３０６’とを備えている。ゲート電極３０６’は、ゲート絶縁膜３１５’に形成されたコンタクト孔３０８’を介して、浅いウェル領域３０３’に電気的に接続されている。

少なくとも浅いウェル領域は、隣接するトランジスタ素子の浅いウェル領域と溝型素子分離構造３０４’及びフィールド酸化膜３０４１によって電気的に分離されている。

（実施例４）層間絶縁膜上に形成した上部配線と半導体基板間との間に形成される容量を低減するために、実施例３の半導体装置では、シリコン基板上の不活性領域上に酸化膜３０４１を形成している。本実施例では、同様の目的を達成する他の構成を持つ場合を説明する。

以下、図８（ａ）〜（ｄ）を参照しながら、本実施例を説明する。図８（ａ）は、本実施例の平面図、図８（ｂ）、（ｃ）および（ｄ）は、それぞれ、図８（ａ）のｂ−ｂ’線断面図、ｃ−ｃ’線断面図およびｄ−ｄ’線断面図である。

本実施例の半導体装置では、半導体基板４０１内に「深いウェル領域４０２」が設けられており、その深いウェル領域内に「浅いウェル領域４０３」が設けられている。浅いウェル領域４０３の導電型は、深いウェル領域の導電型と反対であり、半導体基板４０１の導電型と同じである。

本実施例のＭＯＳ型トランジスタは、上記浅いウェル領域４０３に形成されている。より詳細には、このＭＯＳ型トランジスタは、浅いウェル領域内に形成されたソース領域／ドレイン領域４０７と、ソース領域／ドレイン領域４０７間に形成されたチャネル領域と、チャネル領域を覆うゲート絶縁膜４０５と、ゲート絶縁膜４０５上に形成されたゲート電極４０６とを備えている。ゲート電極４０６は、ゲート絶縁膜４０５に形成されたコンタクト孔４０８を介して、浅いウェル領域４０３に電気的に接続されている。少なくとも上記浅いウェル領域は、溝型素子分離構造４０４によって、隣接するトランジスタ素子の浅いウェル領域と電気的に分離されている。

本実施例では、溝型素子分離構造４０４で囲まれた領域上にも部分的にフィールド酸化膜４０４１が延びている。そのため、本実施例のチャネル幅（Ｗ）は、溝型素子分離構造４０４によってではなく、フィールド酸化膜４０４１によって決定される。より具体的には、トランジスタのチャネル幅（Ｗ）は、フィールド酸化膜の距離ｄによって定まる。図７（ａ）〜（ｄ）に示した実施例では、素子分離溝とゲート電極との間に位置合わせずれが生じると、トランジスタのチャネル幅（Ｗ）は設計値からシフトしてしまう。しかし、本実施例では、そのような位置合わせずれが生じても、トランジスタのチャネル幅（Ｗ）は設計値からシフトしない。このため、トランジスタ特性が製造プロセスによって変化しにくくなる。

また、ゲート電極と素子分離領域のオーバーラップ領域（図８（ｄ）の領域Ａ）に、溝のエッジ部ではなく、バーズビークが存在する。このため、溝のエッジ部に起因するソース領域／ドレイン間リークを抑制することが可能となる。

ただし、高集積化に対しては、不利となる。バーズビークを抑える方法に関しては、実施例２８以降の実施例で説明する。

（実施例５）以下に、本発明によるトランジスタ素子において、ゲート電極と浅いウェル領域とをオーミック接続するためのコンタクト構造を説明する。

埋め込みチャネルを持つＭＯＳ型トランジスタでは、ゲート電極（を構成する半導体層）と浅いウェル領域とは、同じ導電型を持つため、ゲート酸化膜にコンタクト孔を開け、ゲート電極（を構成する半導体層）と浅いウェル領域とを直接に接続してもオーミックコンタクトが形成される。しかし、表面チャネル型のＭＯＳ型トランジスタでは、ゲート電極（を構成する半導体層）と浅いウェル領域とは、逆導電型となるため、そのまま、ゲート電極（を構成する半導体層）を浅いウェル領域に接続しても、ＰＮ接合が形成され、オーミックコンタクトは形成されない。

そこで、本発明では、ゲート電極と浅いウェル領域がどのような導電型でもオーミック接続できるように、ゲート電極と浅いウェル領域を接続するに当たり、ゲート電極と浅いウェル領域の間に金属シリサイド膜及び浅いウェル領域と同導電型の不純物濃度の高い領域を設けることとした。つまり、「ゲート電極」→「金属シリサイド層」→「不純物濃度の高い、浅いウェル領域と同導電型の領域」→「浅いウェル領域」の順で、ゲート電極を浅いウェル領域に電気的に接続している。ここで、「不純物濃度の高い、浅いウェル領域と同導電型の領域」の不純物濃度を、１×１０²⁰／ｃｍ³以上に設定すれば、「金属シリサイド層」と「浅いウェル領域」をオーミック接続することが可能になる。なお、「ゲート電極」の不純物濃度はもともと高い（通常１×１０²⁰／ｃｍ³以上）ため、直接に、金属シリサイド膜にオーミック接続することが可能である。

仮に、「不純物濃度の高い、浅いウェル領域と同導電型の領域」を設けずに、シリサイド膜を直接に浅いウェル領域に接続する場合、金属半導体ショットキー接合が形成されるため、オーミックコンタクは形成されなくなる。

図９（ａ）は、本発明に係るオーミックコンタクト構造の基本的構造を示す断面図である。図９（ｂ）〜（ｅ）は、そのオーミックコンタクト構造の応用例であり、各種の素子分離構造が示されている。ただし、素子分離構造は、本実施例のように溝型素子分離、及びフィールド酸化膜に限るものではない。

ここで、５１、５１０、５１１、５１２、５１３は、深いウェル領域、５２、５２０、５２１、５２２、５２３は、浅いウェル領域、５３、５３０、５３１、５３２、５３３は、ゲート酸化膜、５４、５４０、５４１、５４２、５４３は、ゲート電極、５５、５５０、５５１、５５２、５５３は、ゲート電極側壁酸化膜、５６、５６０、５６１、５６２、５６３は、金属シリサイド膜、５７、５７０、５７１、５７２、５７３は、不純物濃度の高い浅いウェル領域と同導電型の領域、５８０、５９２、５９３は、フィールド酸化膜、５８１、５８２、５８３は、溝型分離構造である。

（実施例６）本発明におけるゲート電極と浅いウェル領域とをオーミック接続するコンタクト構造に関して、図１０を参照しながら、実施例５とは別の構造を説明する。

上述したように、表面チャネル型のＭＯＳ型トランジスタでは、ゲート電極と浅いウェル領域とは逆導電型となるため、そのまま接続してもＰＮ接合が形成され、オーミックコンタクトが形成されない。そこで、本発明では、ゲート電極と浅いウェル領域がどのような導電型でもオーミックに接続できるようにしている。具体的には、半導体装置の上部に、層間絶縁膜６１６を介して上部金属配線６１９を設け、層間絶縁膜６１６には、ゲート電極６１４及びゲート酸化膜６１３を貫き、浅いウェル領域６１２まで達するコンタクト孔６１８を設けている。コンタクト孔６１８の側壁部で、ゲート電極６１４と上部金属配線６１９とがオーミックに接続されている。また、コンタクト孔６１８の底部では、上部金属配線６１９と浅いウェル領域６１２とが、浅いウェル領域と同導電型の不純物濃度の高い領域６１７を介して、オーミックに接続されている。

ここで、６１１は、浅いウェル領域の導電型とは逆の導電型の深いウェル領域であり、６１５は、ゲート側壁酸化膜である。

本構造によれば、浅いウェル領域と同導電型の不純物濃度の高い領域６１７の不純物濃度を１×１０²⁰／ｃｍ³以上に設定することにより、上部金属配線６１９と浅いウェル領域６１７をオーミック接続することが可能となる。ゲート電極６１４は、ゲート電極空乏化防止のため元々不純物濃度を１×１０²⁰／ｃｍ³以上に設定する必要があるため、上部金属配線６１９とゲート電極６１４は直接接続することでオーミック接続出来ることにより、上記上部金属配線６１９を介して、ゲート電極６１４と浅いウェル領域６１２をオーミック接続することが可能となる。

本実施例の応用例として、図１０（ａ）のような方法もある。本方法では、たとえば、上部配線金属６２９をシリコンを含まないアルミ系材料のようなもの（アルミ系材料に限定するものではなくシリコンと反応する金属であればよい）で形成したい場合後の熱処理（例えばシンター処理）等により、シリコン基板とアルミ系材料が激しく反応し、スパイク６２９１が発生する。このため、浅いウェル領域と上部金属配線６２９とがオーミック接続できる。この場合、浅いウェル領域と同導電型の不純物濃度の高い領域６２７は無くてもよいが、存在する方がより確実にオーミックコンタクトを形成することが出来る。また、ゲート電極を多結晶シリコン膜６２４と金属シリサイド膜６２４１の２層ポリサイド膜で形成することにより、上部金属配線６２９とゲート電極とのコンタクト抵抗をより低減することが可能となる。

より一般的な方法では、図１０（ｃ）の方法がある。本方法では、ポリサイド構造のゲート電極（本実施例では、チタンシリサイド膜６３４１と多結晶シリコン膜６３４の２層構造）を備えた構造を形成した後、層間絶縁膜６３６を堆積する。シリコン基板まで達するコンタクト孔６３８を層間絶縁膜６３６に開口した後、チタン６３９１、窒化チタン６３９２、上部金属配線６３９３を順次堆積する。本実施例では、チタン６３９１（厚さ：３０〜５０ｎｍ）、及び窒化チタン（厚さ：５００〜１０００ｎｍ程度）を堆積する。その後、７００℃で窒素雰囲気中アニールを２０秒程度行う。本アニール処理により、チタン膜６３９１は、ポリサイドゲート電極のチタンシリサイド膜６３４１及び多結晶シリコン膜６３４と反応するとともに、シリコン基板（浅いウェル領域と同導電型の不純物濃度の高い領域６３７）と反応する。このようにして、チタンシリサイド膜６３９１１を形成するため、ゲート電極と浅いウェル領域６３２を低抵抗でオーミック接続することが可能となる。上部金属配線６３９３の材料は、本実施例では、Ａｌ-Ｓｉ(１％）-Ｃｕ(０.５％)を使用しているが、金属配線材料はこれに限るものではない。また、ポリサイド構造のゲート電極のシリサイド膜は、チタンシリサイド膜に限るものではなく、コバルトシリサイド等他の高融点金属シリサイド膜でもよい。図１０（ｄ）〜（ｇ）までは、図１０（ｃ）の構造に、素子分離構造を組み合わせたものである。ただし、この素子分離構造は、本実施例のような溝型素子分離及び／又はフィールド酸化膜に限るものではない。

ここで、６２１、６３１、６４１、６５１、６６１、６７１は深いウェル領域、６２２、６３２、６４２、６５２、６６２、６７２は浅いウェル領域、６２３、６３３、６４３、６５３、６６３、６７３はゲート酸化膜、６２４、６３４、６４４、６５４、６６４、６７４は多結晶シリコン膜、６２４１、６３４１、６４４１、６５４１、６６４１、６７４１はチタンシリサイド膜、６２５、６３５、６４５、６５５、６６５、６７５はゲート電極側壁酸化膜、６２６、６３６、６４６、６５６、６６６、６７６は層間絶縁膜、６２１、６３１、６４１、６５１、６６１、６７１は不純物濃度の高い浅いウェル領域と同導電型の領域、６２８、６３８、６４８、６５８、６６８、６７８はコンタクト孔、６２９はＡｌ-Ｃｕ(０.５％) 配線、６２９１はアルミアロイスパイク、６３９１、６４９１、６５９１、６６９１、６７９１はチタン膜、６３９１１、６４９１１、６５９１１、６６９１１、６７９１１はチタンシリサイド膜、６３９２、６４９２、６５９２、６６９２、６７９２は窒化チタン膜、６３９３、６４９３、６５９３、６６９３、６７９３はＡｌ-Ｓｉ(１％)-Ｃｕ(０.５％)配線、６４００、６６０１、６７０１はフィールド酸化膜、６５００、６６００、６７００は溝型分離構造である。

（実施例７）図１２（ａ）〜（ｅ）を参照しながら、実施例５におけるコンタクト構造を形成する方法を具体的に説明する。素子分離構造として、図９（ｅ）に示す構造を採用した場合について説明する。

まず、図１２（ａ）に示すように、深いウェル領域７０１が形成された半導体基板中に、浅いウェル領域７０２、溝型素子分離構造７０３、フィールド酸化膜領域７０４を形成した後、浅いウェル領域７０２の表面にしきい値制御のための不純物イオン注入等を行う。その後、ゲート酸化膜７０５、ゲート電極７０６、ゲート側壁酸化膜７０７を周知の方法で形成する。

本実施例では、深いウェル領域の不純物濃度は、５×１０¹⁶〜１×１０¹⁷／ｃｍ³に設定しており、浅いウェル領域の不純物濃度は、１〜２×１０¹⁷／ｃｍ³に設定した。また、浅いウェル領域の深さは、３００〜７００ｎｍに設定した。

不図示のソース／ドレイン領域は、１×１０²⁰／ｃｍ³以上の不純物濃度を持つように、拡散深さが５０〜７０ｎｍになるように形成した。ゲート酸化膜７０５の厚さは、３ｎｍである。ゲート電極７０５は多結晶シリコン膜から形成し、その不純物の濃度は、１×１０²⁰／ｃｍ³以上に設定した。溝型素子分離構造７０３は浅いウェル領域７０２に対して十分深く設定する必要があり、かつ深いウェル領域よりも浅くすることが望ましい。本実施例では、深いウェル領域７０１の深さは、２μm以上に設定してあり、溝型素子分離構造７０３の深さは、１〜２μｍに設定している。

上記各数値は、あくまでも本実施例で用いた例であり、本発明はこれに限定されるものではない。これらの不純物濃度および拡散深さ等の数値は、トランジスタの設計によって変わるものである。

なお、本実施例のトランジスタでは、そのゲート長（チャネル長）を０.１８μｍに設定している。深いウェル領域７０１と、ソース／ドレイン領域（不図示）と、ゲート電極７０６は、同導電型であり、浅いウェル領域７０２とは逆導電型である。

次に、図１２（ｂ）に示すように、リソグラフィ技術によって形成したレジスト７０８をマスクとして、ゲート電極７０５の所望の部分をＲＩＥでエッチングし、その部分に浅いウェル領域７０２に達するコンタクト孔７０９を形成する。その後、イオン注入工程によって、浅いウェル領域７０２と同導電型の不純物を注入し、浅いウェル領域７０２よりも濃度の高い領域７１０を形成する。このイオン注入工程においては、例えば、浅いウェル領域７０２がｐ型半導体の時、ボロンイオンを１〜５×１０¹⁵／ｃｍ²の注入量で、加速電圧５〜１０keVのエネルギーで注入し、浅いウェル領域７０２がｎ型半導体の時は、砒素イオンを１〜５×１０¹⁵／ｃｍ²の注入量で加速電圧１０〜３０keVのエネルギーで注入する。

次に、図１２（ｃ）に示すように、チタン金属７１１を堆積する。本実施例では、スパッタ法により、アルゴンガス中で２０ｎｍ〜５０ｎｍの膜厚を堆積した。

次に、図１２（ｄ）に示すように、６００℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第１の急速加熱処理を行い、上記チタン金属７１１とシリコンを反応させチタンシリサイド膜７１２を形成する。このとき第１の急速加熱処理により、上記コンタクト部に注入された不純物の一部が活性化する。

図１２（ｅ）に示すように、未反応及び窒化したチタン金属膜を選択的に除去した後、８００℃〜１０００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第２の急速加熱処理を行い、上記シリサイド膜７１２を低抵抗なＣ５４結晶構造に変化させるとともに上記コンタクト部に注入された不純物を活性化する。

本実施例の方法によれば、シリサイド膜７１２により容易にゲート電極７０６と浅いウェル領域７０２を接続することが可能となる。また、このシリサイド膜７１２を形成するプロセスは、基本的に、サリサイドプロセスと同様である。このため、サリサイドトランジスタを形成する場合、特別な工程としては、コンタクト孔７０９の形成工程および濃度の高い領域７１０の形成工程が付加されるだけで、全体として工程数が大きく増加するわけではない。

上記実施例では、コンタクトへの不純物イオン注入をシリコン基板表面（浅いウェル領域７０２表面）が露出した状態で注入しているため、レジストからの汚染物がシリコン基板表面（浅いウェル領域７０２）を汚染する可能性がある。しかし、接合を形成するためではなく（接合を形成するためのイオン注入の時は、汚染物が深い準位を形成し再結合中心として働くため、接合リークが増大し良くない）オーミックコンタクトを形成するためなのでそれほど気にする必要はない。

また、コンタクトエッチングにより、シリコン基板表面（浅いウェル領域７０２）がダメージを受ける場合は、多結晶シリコン膜とシリコン酸化膜のエッチング選択比が高いＲＩＥによりコンタクト孔底部のゲート酸化膜が露出した段階でエッチングを終了し、ゲート酸化膜７０５をフッ酸系溶液もしくは、酸化膜エッチング系ＲＩＥで除去しても良い。

なお、レジストからの汚染物が気になる場合、コンタクト形成のためのエッチングは、多結晶シリコン膜とシリコン酸化膜のエッチング選択比が高いＲＩＥによりコンタクト孔底部のゲート酸化膜７０５が露出した段階でエッチングを終了し、ゲート酸化膜７０５を残したままにし、ゲート酸化膜７０５を介してコンタクトへの不純物イオン注入を行ってもよい。しかしこの方法では、イオン注入時に上記ゲート酸化膜７０５から浅いウェル領域７０２表面に酸素がノックオンされるため、シリサイド化反応時に、このノックオン酸素が悪影響を及ぼし、シリサイド膜の膜質が悪化する。

（実施例８）図１３（ａ）〜（ｅ）および図１４（ａ）〜（ｃ）を参照しながら、ゲート電極と浅いウェル領域とを接続するコンタクト構造の他の形成方法を説明する。ここでは、実施例７に比べて、レジスト汚染が無く、かつ、シリサイド化におけるノックオン酸素汚染のない方法を説明する。

まず、図１３（ａ）に示すように、図１２（ａ）と同様に、深いウェル領域８０１が形成された半導体基板中に、浅いウェル領域８０２、溝型素子分離構造８０３、フィールド酸化膜領域８０４を形成した後、しきい値制御のための不純物イオン注入等を行う。この後、ゲート酸化膜８０５、ゲート電極８０６、ゲート側壁酸化膜８０７を周知の方法で形成する。本実施例では、深いウェル領域の不純物濃度は、５×１０¹⁶〜１×１０¹⁷／ｃｍ³に設定しており、浅いウェル領域の不純物濃度は、１〜２×１０¹⁷／ｃｍ³に設定し、浅いウェル領域の深さは、３００〜７００ｎｍに設定した。また、不図示のソース／ドレイン領域の不純物濃度は、１×１０²⁰／ｃｍ³以上に設定し、接合深さは５０〜７０ｎｍに設定している。

ゲート酸化膜は、３ｎｍであり、ゲート電極は多結晶シリコン膜から形成する。の濃度は、１×１０²⁰／ｃｍ³以上に設定している。また、溝型素子分離構造８０３は浅いウェル領域８０２に対して十分深く設定する必要があり、かつ深いウェル領域よりも浅くすることが望ましい。本実施例では、深いウェル領域８０１の深さは、２μm以上に設定してあり、溝型素子分離構造８０３の深さは、１〜２μｍに設定している。

これらの数値は、あくまでも実施例において、我々が試作に用いた値であり、これに限るものではない。これらの濃度、深さの数値は、トランジスタ設計により変わるものである。なお、我々のトランジスタは、ゲート長０.１８μmに設定している。なお、深いウェル領域８０１と、ソース／ドレイン領域（図面上には図示していない）と、ゲート電極８０６は、同導電型であり、浅いウェル領域８０２とは逆導電型である。

次に、図１３（ｂ）に示すように、フォトレジスト８０８をマスクとして、ゲート電極の所望の領域に浅いウェル領域８０２まで達するコンタクト孔８０９をＲＩＥにより形成する。コンタクトエッチングにより、シリコン基板表面（浅いウェル領域８０２）がダメージを受ける場合は、多結晶シリコン膜とシリコン酸化膜のエッチング選択比が高いＲＩＥによりコンタクト孔底部のゲート酸化膜が露出した段階でエッチングを終了し、ゲート酸化膜８０５をフッ酸系溶液もしくは、酸化膜エッチング系ＲＩＥで除去しても良い。

次に、図１３（ｃ）図に示すように、フォトレジスト８０８を除去し、シリコン窒化膜８１０を堆積する。本実施例では、LＰＣＶＤ法により、約２〜５ｎｍ程度の膜厚を堆積している。

次に図１３（ｄ）に示すように、フォトレジスト８１１でマスクを行いコンタクト孔８０９底部にイオン注入を行い（本実施例では、浅いウェル領域８０２がｐ型半導体の時は、ボロンイオンを１〜５×１０¹⁵／ｃｍ²の注入量で、加速電圧５〜１０ｋｅＶのエネルギーで注入しており、浅いウェル領域８０２がｎ型半導体の時は、砒素イオンを１〜５×１０¹⁵／ｃｍ²の注入量で加速電圧１０〜３０ｋｅｖのエネルギーで注入した）、浅いウェル領域８０２と同導電型の浅いウェル領域８０２よりも濃度の高い領域８１２を形成する。シリコン窒化膜８１０を介してのイオン注入では、酸素ではなく、窒素がノックオンされるので、後工程でのシリサイド化反応が制御よく出来る。

フォトレジスト８１１（イオン注入マスク）とコンタクト孔８０９との関係は、位置合わせズレのマージン分（距離ｄ）だけ、フォトレジスト８１１をコンタクト孔８０９に対して広げる必要がある。このときゲート電極の一部に浅いウェル領域８０２と同導電型となるような不純物が注入されるため、本来ゲート電極８０６は、表面チャネル型ＭＯＳ型トランジスタの場合浅いウェル領域８０２と逆導電型であるため、ゲート電極の元々の不純物濃度にもよるが、ゲート電極のコンタクト注入された領域だけ、真性半導体に近ずくか、もしくは、浅いウェル領域８０２と同導電型となり、最悪ゲート電極にＰＮ接合が形成される。しかし、後の工程により、ゲート電極がシリサイド化されるため、オーミック接続に支障はない。

次に、図１３（ｅ）に示すように、フォトレジスト８１１を除去した後、図１４（ａ）に示すように、チタン金属８１３を堆積する。本実施例では、スパッタ法によりアルゴンガス中で２０ｎｍ〜５０ｎｍの膜厚を堆積した。

次に、図１４（ｂ）に示すように、６００℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第１の急速加熱処理を行い、上記チタン金属８１３とシリコンを反応させチタンシリサイド膜８１４を形成する。このとき、第１の急速加熱処理により、上記コンタクト部に注入された不純物の一部が活性化する。

図１４（ｃ）に示すように、未反応及び窒化したチタン金属膜を選択的に除去した後、８００℃〜１０００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第２の急速加熱処理を行い、上記シリサイド膜８１４を低抵抗Ｃ５４結晶構造に変化させるとともに上記コンタクト部に注入された不純物を活性化する。本実施例では、シリコン中に酸素ではなく窒素がノックオンされるため、シリサイド化反応において、シリサイド膜の粒界に酸素ではなく窒素が偏析し、シリサイド膜の耐熱性が良くなる。また、フォトレジストからの汚染物の侵入は、注入保護膜であるシリコン窒化膜８１０により防ぐことが出来るため、汚染も少ない。

また、工程簡略化を優先するときは、シリコン窒化膜８１０を堆積せずに、不純物イオンを直接に注入しても良いが、実施例７で前述したように注入時に汚染される。

本実施例においては、コンタクト形成領域へ選択的に不純物イオンを注入するための注入マスク形成工程が第７の実施例の場合に比較して１回増えている。しかし、相補型ＭＯＳ構造を形成する場合には、ｎチャネルトランジスタ用とｐチャネルトランジスタ用に分けてイオン注入を行う必要があるので、合計すると、最低２回は注入マスク形成工程を行うことになる。このため、第７の実施例のようにコンタクト形成用注入マスクを用いてコンタクト形成領域へイオン注入を行う場合、ｎチャネルトランジスタのコンタクト用とｐチャネルトランジスタのコンタクト用にそれぞれ別々のコンタクト孔を開口する必要が発生する。

これらの点を考慮すれば、相補型ＭＯＳ構造の場合、本実施例の方法が第７の実施例の場合に比較してそれほど工程を複雑にするわけではない。

第７の実施例を相補型で形成するためには、ｎチャネル（ｐチャネル）コンタクトフォトリソグラフィ→ｎチャネル（ｐチャネル）コンタクト開口→ｐウェル領域（ｎウェル領域）へのコンタクト注入→ｐチャネル（ｎチャネル）コンタクトフォトリソグラフィ→ｐチャネル（ｎチャネル）コンタクト開口→ｎウェル領域（ｐウェル領域）へのコンタクト注入となり、第８の実施例では、コンタクトフォトリソグラフィ→ｎチャネル、ｐチャネル同時コンタクト開口→ｎチャネル（ｐチャネル）コンタクト注入フォトリソグラフィ→ｐウェル領域（ｎウェル領域）コンタクト注入→ｐチャネル（ｎチャネル）コンタクト注入フォトリソグラフィ→ｎウェル領域（ｐウェル領域）コンタクト注入となる。このため、第７の実施例では、フォトリソグラフィ工程が１回少ない代わりにコンタクト開口工程が１回多くなる。

後述する実施例（実施例１３）の様に、相補型ＭＯＳ構造を形成する場合において、ソース／ドレイン注入マスクとコンタクト注入マスクを兼用する場合は、本実施例の方が第７の実施例と比べてフォトリソグラフィー工程が一回少なくなる。なぜならば、コンタクトマスク用フォトリソグラフィー工程とソース／ドレイン注入用フォトリソグラフィー工程を兼用することは出来ないからである。これは、コンタクトエッチングにより、ソース／ドレイン領域がダメージを受けないようにするためである。

（実施例９）本実施例では、実施例８に対して、自己整合的に高融点金属シリサイド膜を形成した後にイオン注入法により、浅いウェル領域と同導電型の不純物イオンを注入し、コンタクト孔底部のウェル領域内に高濃度拡散層を形成する方法に関して述べる。

図１５（ａ）〜（ｆ）は、本実施例の簡略化した工程順断面図である。

まず、図１５（ａ）に示すように、図１２（ａ）と同様に、深いウェル領域９０１が形成された半導体基板中に、浅いウェル領域９０２、溝型素子分離構造９０３、フィールド酸化膜領域９０４、を形成し、しきい値制御のための不純物イオン注入等を行った後、ゲート酸化膜９０５、ゲート電極９０６、ゲート側壁酸化膜９０７を周知の方法で形成する。本実施例では、深いウェル領域濃度は、５×１０¹⁶〜１×１０¹⁷／ｃｍ³に設定しており、浅いウェル領域は、１〜２×１０¹⁷／ｃｍ³に設定し、その深さは、３００〜７００ｎｍに設定した。また、図示はしていないが、ソース領域、ドレイン領域は、１×１０²⁰／ｃｍ³以上の濃度で、深さを５０〜７０ｎｍに設定している。また、ゲート酸化膜は、３ｎｍであり、ゲート電極は、多結晶シリコン膜よりなりその濃度は、１×１０²⁰／ｃｍ³以上に設定している。また、溝型素子分離構造９０３は浅いウェル領域９０２に対して十分深く設定する必要があり、かつ深いウェル領域よりも浅くすることが望ましい。本実施例では、深いウェル領域９０１の深さは、２μm以上に設定してあり、溝型素子分離構造９０３の深さは、１〜２μｍに設定している。しかし、これらの数値は、あくまでも実施例において、我々が試作に用いた値でありこれに限るものではない。これらの濃度、深さの数値は、トランジスタ設計により変わるものである。なお、我々のトランジスタは、ゲート長０.１８μmに設定している。なお、深いウェル領域９０１と、ソース／ドレイン領域（図面上には図示していない）と、ゲート電極９０６は、同導電型であり、浅いウェル領域９０２とは逆導電型である。

次に、図１５（ｂ）に示すように、フォトレジスト９０９をマスクとして、ゲート電極の所望の領域に浅いウェル領域９０２まで達するコンタクト孔９０９をＲＩＥにより形成する。コンタクトエッチングにより、シリコン基板表面（浅いウェル領域９０２）がダメージを受ける場合は、多結晶シリコン膜とシリコン酸化膜のエッチング選択比が高いＲＩＥによりコンタクト孔底部のゲート酸化膜が露出した段階でエッチングを終了し、ゲート酸化膜９０５をフッ酸系溶液もしくは、酸化膜エッチング系ＲＩＥで除去しても良い。

次に、図１５（ｃ）に示すように、チタン金属９１０を堆積する。（本実施例では、スパッタ法によりアルゴンガス中で２０ｎｍ〜５０ｎｍの膜厚を堆積した）。

次に、図１５（ｄ）に示すように、６００℃〜７００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第１の急速加熱処理を行い、上記チタン金属９１０とシリコンを反応させチタンシリサイド膜９１１を形成する。

次に、図１５（ｅ）に示すように、フォトレジスト９１２で注入マスクを形成しコンタクト孔９０９底部にイオン注入を行い（本実施例では、浅いウェル領域９０２がｐ型半導体の時は、ボロンイオンを１〜５×１０¹⁵／ｃｍ²の注入量で、加速電圧５〜１０ｋｅＶのエネルギーで注入しており、浅いウェル領域９０２がｎ型半導体の時は、砒素イオンを１〜５×１０¹⁵／ｃｍ²の注入量で加速電圧１０〜３０ｋｅｖのエネルギーで注入した）、浅いウェル領域９０２と同導電型の浅いウェル領域９０２よりも濃度の高い領域９１３を形成する。

フォトレジスト９１２（イオン注入マスク）とコンタクト孔９０９との関係は、位置合わせズレマージン分（距離ｄ）だけフォトレジスト９１２をコンタクト孔９０９に対して広げる必要がある。このときゲート電極の一部に浅いウェル領域９０２と同導電型となるような不純物が注入されるため、本来ゲート電極９０６は、表面チャネル型ＭＯＳ型トランジスタの場合浅いウェル領域９０２と逆導電型であるため、ゲート電極の元々の不純物濃度にもよるが、ゲート電極のコンタクト注入された領域だけ、真性半導体に近ずくか、もしくは、浅いウェル領域９０２と同導電型となり、最悪ゲート電極にＰＮ接合が形成されるが、ゲート電極がポリサイド化されているため、オーミック接続に支障はない。

次に、図１５（ｆ）に示すように、フォトレジスト９１２と、未反応及び窒化したチタン金属膜を選択的に除去し、８００℃〜１０００℃の範囲で窒素雰囲気中、１０〜２０秒程度の第２の急速加熱処理を行い、上記シリサイド膜９１１を低抵抗なＣ５４結晶構造に変化させるとともに上記コンタクト部に注入された不純物を活性化する。本実施例では、シリコン中に酸素ではなくチタンがノックオンされるため、シリサイド化反応において、シリサイド膜のグレインバウンダリに酸素が遍積することな少なくシリサイド膜の耐熱性が良くなる。また、フォトレジストからの汚染物は、注入保護膜である未反応及び窒化したチタン金属膜９１０により防ぐことが出来るため、汚染も少ない。

（実施例１０）以下に、図１６及び図１７を参照しながら、本発明による相補型ＭＯＳ構造を有する半導体装置の実施例を説明する。図１６は、本実施例の構造を示し、図１７は、その等価回路図である。図１６は、入力ＩＮの電位レベルに応答して、出力ＯＵＴの電位レベルが、電源電圧ＶDDと接地電圧ＧＮＤとの間で変化するＣＭＯＳインバータが示されている。なお、本実施例は、実施例１〜４のトランジスタ素子を、異なる導電型で相補的に接続して同一半導体基板に形成したものである。

図１６に示されるように、半導体基板１００１には、深いｎウェル領域１００２及び深いｐウェル領域１００３が設けられ、これらの深いウェル領域には、それぞれ、浅いｐウェル領域１００６及び浅いｎウェル領域１００７が設けられている。図１６では、一組の相補関係にあるＭＯＳ型トランジスタが示されているが、実際には、多数の組のＭＯＳ型トランジスタが同一基板上に集積される。

浅いｐウェル領域１００６には、ｎチャネル型のＭＯＳ型トランジスタ素子が形成され、浅いｎウェル領域１００７には、ｐチャネル型のＭＯＳ型トランジスタ素子が形成されている。

ｎチャネル型のＭＯＳ型トランジスタ素子は、浅いｐウェル領域１００６の上面近傍に形成されたｎ型ソース／ドレイン領域１０１５と、ｎ型張り出し接合領域１０１３と、ソース／ドレイン領域間に形成されたチャネル領域上に形成されたゲート絶縁膜１００８と、ゲート絶縁膜１００８上に形成されたｎ型ゲート電極１００９とを備えている。ｎ型ゲート電極１００９は、浅いｐウェル領域１００６に電気的に接続されている。

ｐチャネル型のＭＯＳ型トランジスタ素子は、浅いｎウェル領域１００７の上面近傍に形成されたｐ型ソース／ドレイン領域１０１６と、ｐ型張り出し接合領域１０１４と、ソース／ドレイン領域間に形成されたチャネル領域上に形成されたゲート絶縁膜１００８と、ゲート絶縁膜１００８上に形成されたｐ型ゲート電極１０１０とを備えている。ｐ型ゲート電極１００９は、浅いｎウェル領域１００７に電気的に接続されている。

何れのトランジスタにおいても、ゲート電極１００９及び１０１０の上部には、高融点金属シリサイド膜１０１２が形成されており、ゲート電極１００９及び１０１０の側面には、側壁絶縁膜（サイドウォールスペーサ）１０１１が形成されている。

なお、張り出し接合領域１０１３及び１０１４は、短チャネル効果を抑制しながら、トランジスタ駆動力を高めるために設けられている。その接合深さは、例えば、２０ｎｍ〜７０ｎｍ程度であり、不純物濃度は、１×１０¹⁹／ｃｍ³〜１×１０²⁰／ｃｍ³の範囲内に設定される。

各部分のサイズや不純物濃度等は、前記実施例２について説明した内容に準ずる。個々のトランジスタの動作に関しては、実施例１及び２で説明したとおりである。

浅いｐウェル領域１００６及び浅いｎウェル領域１００７のそれぞれの周囲には、溝型素子分離構造１００４が設けられている。基板表面の不活性領域（フィールド領域）上には、フィールド素子分離領域１００５が形成されている。

図１６には示されていないが、例えば、一つの深いｎウェル領域１００２内には、複数の浅いｐウェル領域１００６が形成され得る。浅いｐウェル領域１００６の各々は、他の浅いｐウェル領域１００６から電気的に分離される必要があるが、深いｎウェル領域１００２は、複数のトランジスタに共有され得る。このため、溝型素子分離構造１００４は、浅いウェル領域よりも深く形成されているが、深いウェル領域の下端よりは浅い。

上記相補型でダイナミックしきい値トランジスタを構成することにより、低消費電力化の回路を構成しやすくなるという効果がある。

相補型にすることによる問題点は、ｎチャネル型のＭＯＳ型トランジスタ素子、あるいは、ｐチャネル型のＭＯＳ型トランジスタ素子の何れかについて、ＰＮ接合順方向電流が、常に流れ続けることである。この場合の「ＰＮ接合順方向電流」とは、浅いウェル領域とソース／ドレイン領域との間に形成されたＰＮ接合を流れる電流だけではなく、深いウェル領域のバイアスによっては、浅いウェル領域と深いウェル領域との間に形成されたＰＮ接合を流れる電流を含む。

図１７を参照しながら、詳細を説明する。

スタンバイ状態では、入力ＩＮのレベルは、Ｈｉｇｈ（電源電圧Ｖ_DDレベル）またはＬｏｗ（ＧＮＤレベル）に固定される。このスタンバイ状態において、Ｐチャネル型のＭＯＳ型トランジスタ側の寄生バイポーラ（ＰＮＰＴｒ１、ＰＮＰＴｒ２、ＰＮＰＴｒ３）、またはＮチャネル型のＭＯＳ型トランジスタ側の寄生バイポーラ（ＮＰＮＴｒ１、ＮＰＮＴｒ２、ＮＰＮＴｒ３）のどちらか一方が必ずオン状態となり、寄生バイポーラ電流が流れ続けることになる。また、たとえ寄生バイポーラ電流が無視できる状態でも、ＰＮ接合順方向電流は流れ続ける。

また、深いウェル領域の電位に関しては、実施例２の表１に記載したとおり、深いｎウェル領域をＧＮＤ、深いｐウェル領域をＶ_DD（電源電圧）に固定した場合、ＭＯＳ型トランジスタに対しては、寄生バイポーラトランジスタがＭＯＳ型トランジスタを助ける方向に動作するため有効である。しかし、この場合は、深いｐウェル領域と深いｎウェル領域との間に形成されているダイオード接続に対し、順方向のバイアスが印加される。このため、このダイオード接続を通して常に順方向電流が流れ続けることになる。設計時に注意する必要がある。

深ｐウェル領域と深いｎウェル領域との間のダイオード接続を通して順方向電流が流れないようにするためには、深ｐウェル領域と深いｎウェル領域とを同電位、例えば１／２Ｖ_DD（電源電圧の半分）にするか、もしくは、深いｎウェル領域の電位をＶDDレベルに固定し、深いｐウェル領域の電位をＧＮＤレベルに固定すれば良い。

この場合、実施例２で説明したように、寄生バイポーラ ＰＮＰＴｒ３、ＮＰＮＴｒ３がトランジスタの動作を妨げる方向に動作するため、ベース幅を長くし、ベースの不純物濃度を低くすることによって、寄生バイポーラトランジスタの能力をＭＯＳ型トランジスタの動作に対して無視できるように極力低下させる必要がある。例えば、寄生バイポーラトランジスタの能力を低下させるには、例えば、ベース幅２００ｎｍ以上になるように浅いウェル領域を深く形成し、ベースの不純物濃度を低くするために、浅いウェル領域濃度を２×１０¹⁷／ｃｍ³以下にすればよい。

（実施例１１）前述のように、深いウェル領域の電位に関して、実施例２の表１に記載したとおり、深いｎウェル領域の電位をＧＮＤレベルに固定し、深いｐウェル領域の電位をＶ_DD（電源電圧）レベルに固定した場合、寄生バイポーラトランジスタがＭＯＳ型トランジスタを助ける方向に動作するため。しかし、実施例１０の構成によれば、深いｐウェル領域と深いｎウェル領域との間に形成されたダイオード接続に順方向バイアスが印加されるため、常に順方向電流が流れ続ける問題がある。

本実施例では、各深いウェル領域の導電型と逆の導電型を持つさらに深いウェル領域を設け、深いｐウェル領域と深いｎウェル領域との境界に、深いウェル領域よりも深く、溝型分離構造を設けている。

図１８及び図１９を参照しながら、本実施例を説明する。図１８は、本実施例の構造の断面図、図１９は、本素子の回路図である。

ここで、１１０１半導体基板、１１０２更に深いｐウェル領域、１１０３更に深いｎウェル領域、１１０４更に深いウェル領域よりも浅く深いウェル領域よりも深い溝型素子分離構造、１１０５深いｎウェル領域、１１０６深いｐウェル領域、１１０７深いウェル領域よりも浅く、浅いウェル領域よりも深い溝型素子分離構造、１１０８フィールド素子分離領域、１１０９浅いｐウェル領域、１１１０浅いｎウェル領域、１１１１ゲート酸化膜、１１１２ｎ型ゲート電極、１１１３ｐ型ゲート電極、１１１４ゲート側壁絶縁膜、１１１５高融点金属シリサイド膜、１１１６ｎ型張り出し接合、１１１７ｐ型張り出し接合、１１１８ｎ型ソース／ドレイン領域、１１１９ｐ型ソース／ドレイン領域である。深いウェル領域よりも更に深いウェル領域の濃度は１×１０¹⁶〜１×１０¹⁷／ｃｍ²であり、深さは、５μｍ以上に設定した。深いウェル領域の深さは、２〜４μｍであり、その他の条件は、実施例１０に準ずる。ただし、本実施例の条件に限るものではない。

本実施例によれば、図１８および図１９に示すように、直接深いウェル領域間でＰＮ接合を形成せず更に深いウェル領域で分離されており、更に深いウェル領域間のＰＮ接合は、逆バイアスされているため、実施例１０の様に深いウェル領域間でＰＮ接合順方向電流は流れなくなる。

（実施例１２）本実施例では、実施例１０、１１のスイッチング素子に関しバイポーラ効果を極力抑え、ＭＯＳ型トランジスタとして動作させる場合のＭＯＳ型トランジスタのしきい値電圧の設定指針の例について記述する。

今後の携帯用機器等を考えた場合、低消費電力化技術は、ますます重要となってくる。通常のＣＭＯＳでは、電源電圧を低くすることがデバイス側から考えた場合、低消費電力化に対してもっとも有効な手段となる。通常のＣＭＯＳでは、スタンバイリークは、トランジスタのオフ電流によって決まる。

しかしながら、本発明に係る相補型半導体装置では、ＭＯＳ型トランジスタ部分のオフ電流とバイポーラトランジスタ部分の電流とを加算した電流によって、スタンバイリークがきまる。バイポーラトランジスタ部分の増幅機能が小さい場合、「バイポーラトランジスタ部分の電流」は、ベース電流に等価であり、ＰＮ接合順方向電流に一致する。このため、スタンバイ状態でも、ＮＰＮもしくはＰＮＰのどちらかが常にＯＮ状態となるため、常に、ＮＰＮもしくはＰＮＰのどちらかのバイポーラ電流（増幅機能が小さい時はＰＮ接合順方向電流）が流れ続ける。従って、バイポーラ電流に対してＭＯＳ型トランジスタ部のオフ電流を数桁低く設定しても、バイポーラ電流がスタンバイリークにとって支配的となり、あまり意味がない。

このため、本発明に係る半導体装置では、ＭＯＳ型トランジスタ部のオフ電流値を、バイポーラ電流に比較して、１桁小さいレベルからほぼ同じレベルに設定することが望ましい。その理由は以下の通りである。

ＭＯＳ型トランジスタのオフ電流をバイポーラ電流に対して１桁小さい値から同桁あたりになるように設定するには、ＭＯＳ型トランジスタの見かけ上のしきい値電圧を下げればよい。「見かけ上のしきい値電圧」は、経験則ではゲート幅１０μmの時にドレイン電流が約１A流れるときのゲート電圧に等しい。ここで、「見かけ上」のしきい値電圧と記述したのは、本来のしきい値電圧がゲート電圧（浅いウェル領域の電位）によって変化するからである。

図２０のグラフには、バイポーラ電流（実施例２、１０、１１におけるＴｒ３のバイポーラ電流）を示す直線と、ＭＯＳ型トランジスタにおけるゲート電圧（Ｖ_G）−ドレイン電流（Ｉ_D）特性を示す２種類の曲線が示されている。ＭＯＳ型トランジスタに関する２種類の曲線は、異なる２つのしきい値に対応している。

ここで、ベース領域（浅いウェル領域）とゲート電極とが短絡されているため、ゲート電圧とベース電圧とは等しい。また、本実施例では、寄生バイポーラを極力抑えているため、その増幅率は約１である。このため、ベース電流とバイポーラ電流は、ほぼ一致している。

ＭＯＳ型トランジスタのオフ電流は、ゲート電圧が０Ｖにおけるドレイン電流のことである。このオフ電流を、使用電源電圧におけるバイポーラ電流に等しいか１桁小さいレベルになるように調整するには、図２０に示されるように、ＭＯＳ型トランジスタの「見かけ上のしきい値電圧」を下げればよい。

実施例１でも説明しているが、本実施例１０、１１の半導体装置（トランジスタ素子）を低消費電力素子として使用する場合、バイポーラ電流をいかに抑えるか（増幅機能が無くても最低限ＰＮ接合順方向電流が流れる）が鍵となる。このために、現実的には、ＰＮ接合のビルトインポテンシャル以下に電源電圧を設定する必要がある。ＰＮ接合の順方向電流は、ＰＮ接合の順方向にバイアスを与えたときのバイアス値に対して、指数関数的に増大する。従って、バイアス値を小さくすることが好ましく、電源電圧が０.３Ｖ〜０.６Ｖあたりで動作する素子を設計することが望ましい。

整理すると、ベース電流は、電源電圧を下げることにより指数関数的に減少し、ある電源電圧において、ＭＯＳ型トランジスタ部のオフ電流がベース電流程度（もしくは１桁落ちレベル）になるようにＭＯＳ型トランジスタ部の見かけ上にしきい値電圧を設定する。そうすれば、自ずとその電源電圧におけるＭＯＳ型トランジスタ部のオン電流が決まる。上記オン電流が次段のゲート容量を決められた時間内に充電するのに（設計値の周波数で回路動作させるために）十分以上の量であれば、もっと電源電圧を下げる。次段のゲート容量を決められた時間内に充電するのに（設計値の周波数で回路動作させるために）不十分の量であれば、電源電圧を上げてやればよい。本設計指針で試作した我々の素子は、電源電圧０.５５Ｖにおいて、ゲート幅１μmあたりのスタンバイリーク（ＭＯＳ型トランジスタ部のオフ電流とバイポーラ部のベース電流を加算した電流）が１０^-10Ａオーダーであり、オン電流０.２〜０.２５ｍＡ(ＮＭＯＳ)、０.１〜０.１３ｍＡ(ＰＭＯＳ)を実現しており、見かけ上のしきい値電圧は、０.１８Ｖである。

また、相補型のインバータによって構成したリングオシレータの１段あたりの伝搬遅延時間は、３０ピコ秒（ｐｓｅｃ）であった。

なお、ゲート酸化膜は３ｎｍ、ソース／ドレイン領域の不純物濃度は１×１０²⁰／ｃｍ³以上、ソース／ドレイン領域の接合深さは０.１μｍ(ＮＭＯＳの場合)から０.１５μｍ(ＰＭＯＳの場合)、浅いウェル領域の不純物濃度は９×１０¹⁶／ｃｍ³、その接合深さは０.８〜１.０μm、分離溝の深さは、１.５〜２μｍ、深いウェル領域の不純物濃度は４×１０¹⁶／ｃｍ³、ゲート長は０.１５μｍとした。また、深いｎウェル領域の電位をＶDD、深いｐウェル領域の電位をＧＮＤに固定している。

（実施例１３）実施例８、９では、ゲート電極と浅いウェル領域とをオーミック接続する方法に関して記述した。上記実施例８、９の製造工程を実施例１０、１１の相補型素子に適用する場合は、実施例８の項でも簡単に説明したように、ソース／ドレイン注入マスクとコンタクト注入マスクを兼用することが出来る。

図２１（ａ）および（ｂ）は、本実施例のコンタクト形成用マスクとソース／ドレイン注入用マスクを兼用した注入マスク（フォトレジストから形成されている）の平面図である。

この注入マスクの開口部は、斜線が施された領域（ドナー不純物注入領域１３０５およびアクセプタ不純物注入領域１３０６）に対応している。ここで、１３０１はフィールド酸化膜領域、１３０２は溝型素子分離構造、１３０３はゲート電極となる多結晶シリコン、１３０４は浅いウェル領域とゲート電極を接続するためのコンタクト孔である。

図２１（ａ）の注入マスクによれば、Ｐチャネル型のＭＯＳ型トランジスタのためのコンタクト注入と、Ｎチャネル型のＭＯＳ型トランジスタのためのソース／ドレイン注入及びゲート電極への注入を１つのマスクで行うことが可能となり、工程簡略化が可能となる。また、同様に、図２１（ｂ）の注入マスクによれば、Ｎチャネル型のＭＯＳ型トランジスタのためのコンタクト注入と、Ｐチャネル型のＭＯＳ型トランジスタのためのソース／ドレイン注入及びゲート電極への注入を１つのマスクで行うことが可能となり、工程簡略化が可能となる。

このような理由で、実施例８、９の製造方法で相補型ＭＯＳ構造を形成する場合、図２１（ａ）および（ｂ）に示すようなレイアウトパターンを持つ注入マスクを使用することが好ましい。

ここで、実施例８、９と異なるのは、ゲート電極となる多結晶シリコンへの不純物ドーピングが、ソース領域、ドレイン領域形成のための不純物ドーピングと同時に行われることである。実施例８、９では、ゲートへの不純物ドーピングがすでに終了されていることを前提として実施していた。

ソース／ドレイン領域の上面、及びゲート電極の上面は、実施例８、９の方法で、自己整合的にサリサイド化されるため、トランジスタ寄生抵抗も非常に小さくなる。また、本製造方法では、ゲート電極の領域ａのあたりにＰＮ接合が形成されるが、ポリサイド構造のゲート電極のため、問題ない。

また、Ｎチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入（Ｐチャネル型のＭＯＳ型トランジスタ側のコンタクト注入）と、Ｐチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入（Ｎチャネル型のＭＯＳ型トランジスタ側のコンタクト注入）のどちらの工程を先に行っても良い。

しかし、Ｎチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入と、Ｐチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入の活性化熱処理を同時に行わない場合は、熱処理に対して厳しくない方のイオン種の注入工程を先に行う方がよい。例えば、Ｎチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入イオン種として砒素、Ｐチャネル型のＭＯＳ型トランジスタ側のソース／ドレイン注入イオン種としてボロンイオンを使用し、トランジスタの短チャネル効果防止の観点から、ボロンの活性化アニールを抑制したい時（ボロンは、軽いためシリコン中の拡散速度が速い）は、砒素を注入し、アニール（例えば、８５０℃、３０分程度）を行った後、ボロンを注入し、追加アニール（例えば、１０００℃、２０秒程度）を行えばよい。

（実施例１４）実施例１では、ゲート電極と浅いウェル領域を直接電気的に接続する場合に関して説明した。実施例１の半導体装置において、寄生バイポーラ効果が無視できるほど小さい場合、その等価回路は、図２２（ａ）及び（ｂ）に示すようになる。図２２（ａ）はＮチャネル型のＭＯＳ型トランジスタの場合、図２２（ｂ）はＰチャネル型のＭＯＳ型トランジスタの場合を示している。

図示されるように、浅いウェル領域とソース／ドレイン領域、深いウェル領域と浅いウェル領域との間に、ＰＮ接合が形成される。これらのＰＮ接合が順方向にバイアスされる状態となったとき、実施例１について説明したように、ＰＮ接合に順方向電流が流れる。これを防ぐためには、ウェル領域の電位がビルトインポテンシャルに対して０.１〜０.３Ｖ程度低い電位となるように、電源電圧を設定することが望ましい（実施例１２の説明参照）。従って、ゲート電極と浅いウェル領域とを直接に電気的に接続する場合は、実質的に使用できる電源電圧は、０.６Ｖ以下程度となる。

本実施例では、電源電圧に制限を設けることなく使用する方法に関して説明する。図２２（ｃ）及び（ｄ）は、それぞれ、ゲート電極と浅いウェル領域との間に、ｎチャネルトランジスタＴｒｎ２及びｐチャネルトランジスタＴｒｐ２を配置した実施例を示している。

ここで、トランジスタＴｒｎ２のゲート電位を、ＧＮＤを基準としてＶｓｐｗｅｌｌ_MAX＋Ｖ_thn2に固定すれば、ゲート電位（Ｖ_G）がいくらになろうとも、深いウェル領域には、最大Ｖｓｐｗｅｌｌ_MAXまでしか電圧は印可されない。

同様に、トランジスタＴｒｐ２の場合、そのゲート電位を、ＧＮＤを基準としてＶｓｎｗｅｌｌ_MIN＋Ｖ_thp2に固定すれば、ゲート電位（Ｖ_G）がいくらになろうとも、深いウェル領域には、最大Ｖｓｎｗｅｌｌ_MIN＋Ｖ_thp2までしか電圧は印可されない。

トランジスタＴｒｎ１及びＴｒｐ１のゲート電極の電位に対する浅いｐウェル領域の電位（Ｖｓｐｗｅｌｌ）及び浅いｎウェル領域の電位（Ｖｓｎｗｅｌｌ）の関係を図２３（ａ）及び（ｂ）に示す。

ここで、Ｖｓｐｗｅｌｌ_MAXは浅いｐウェル領域に印可される最大電位、Ｖｓｎｗｅｌｌ_MINは浅いｎウェル領域に印可される最小電位、Ｖ_thn2はＴｒｎ２のしきい値電圧、Ｖ_thp2はＴｒｐ２のしきい値電圧である。

具体的な数値で説明すると、トランジスタＴｒｎ２のソース領域の電位がＧＮＤ、トランジスタＴｒｐ２のソース領域の電位が３Ｖ（電源電圧）の時、順方向リークを抑えるため、Ｖｓｐｗｅｌｌ_MAXを０.６Ｖ、Ｖｓｎｗｅｌｌ_MINを２.４Ｖに設定するとする。その場合、例えば、トランジスタＴｒｎ２のしきい値電圧が０.４Ｖ、トランジスタＴｒｐ２のしきい値電圧が−０.４Ｖであるならば、トランジスタＴｒｎ２のゲート電圧を１Ｖ、トランジスタＴｒｐ２のゲート電圧は２Ｖに設定すればよい。

以上の方法によって、電源電圧をいくらに設定しようとも、浅いウェル領域の電位の最大値（最小値）を任意に設定することが可能となり、電源電圧の制限を回避することが可能となる。

（実施例１５）実施例１４では、寄生バイポーラ効果が無視できるほど小さい場合の等価回路に関して、電源電圧に制限を設けることなく使用する方法について説明した。図２４及び図２５を参照しながら、寄生バイポーラトランジスタを考慮した場合の実施例に関して説明する。図２４及び図２５は、寄生バイポーラを考慮した場合の等価回路を示している。

図２４は、ｎチャネルトランジスタ及びｎｐｎ型バイポーラによって半導体装置が構成される場合を示し、図２５は、ｐチャネルトランジスタ及びｐｎｐ型バイポーラによって半導体装置が構成される場合を示している。

ＮＭＯＳ２及びＰＮＯＳ２の役割は、実施例１４のＴｒｎ１（ｎチャネルトランジスタ）もしくは、Ｔｒｐ１（ｐチャネルトランジスタ）と同じであるため基本動作に関しては省略する。

このように寄生バイポーラトランジスタが無視できないような場合でもベース電流をＮＭＯＳ２及びＰＮＯＳ２のゲート電圧により任意に設計できるため、実施例２と比べ設計の自由度が増すという利点がある。

（実施例１６）実施例１４、１５においては、浅いウェル領域の電位の最大値（最小値）を任意に設定する構成に関して記述した。しかし、入力状態（ゲート電位）がＨｉｇｈの状態でスタンバイ状態となったときのＮチャネル型のＭＯＳ型トランジスタ側、あるいは、Ｌｏｗの状態でスタンバイ状態となったときのＰチャネル型のＭＯＳ型トランジスタ側でＰＮ接合順方向電流が流れ続けることは、実施例１４、１５では解決出来ていない。

本実施例では、入力値がＨｉｇｈ→ＬｏｗもしくはＬｏｗ→Ｈｉｇｈに変化したときに出力値をＬｏｗ→ＨｉｇｈもしくはＨｉｇｈ→Ｌｏｗに変化させる期間だけ、ＰＮ接合順方向電流が流れ、スタンバイ状態では流れない（ＰＮ接合順方向バイアスされない）構成を説明する。

図２６に示すように、実施例１におけるＭＯＳ型トランジスタ(本実施例においてＮＭＯＳ１とする)のゲート電極を、ＮＭＯＳ１と同タイプの第２のＭＯＳ型トランジスタ(本実施例においてＮＭＯＳ２とする)のソース及びドレイン領域を介して、ＮＭＯＳ１の浅いウェル領域と接続し、上記ＮＭＯＳ２のゲート電極をＮＭＯＳ１のドレインと接続すれば、入力の変化に対して出力が変化する時のみ、ＰＮ接合順方向電流が流れ、スタンバイ状態では流れない。

図２７に示すように、ｐチャネルでも全く同じで、実施例１におけるＭＯＳ型トランジスタ(本実施例においてＰＭＯＳ１とする)のゲート電極を、ＰＭＯＳ１と同タイプの第２のＭＯＳ型トランジスタ(本実施例においてＰＭＯＳ２とする)のソース領域、ドレインを介して、ＰＭＯＳ１の浅いウェル領域と接続し、上記ＰＭＯＳ２のゲート電極を、ＰＭＯＳ１のドレイン領域と接続すれば入力の変化に対して出力が変化する時のみＰＮ接合順方向電流が流れスタンバイ状態では流れない。

ｎチャネルトランジスタを例として、動作原理を説明する。最初ノードＧ（ＮＭＯＳ１のゲート電位であり入力電位）がＬｏｗ固定でスタンバイ状態にあるとする。このときノードＤ（ＮＭＯＳ１のドレイン電位であり出力電位）は、Ｈｉｇｈ状態であるため、ＮＭＯＳ２は、オン状態であり、ノードｓｐ（浅いウェル領域の電位）がノードＧと同電位となりＬｏｗ固定となっているため、ノードｓｐ(Ｌｏｗ)−ノードＳ(Ｌｏｗ)間同電位、ノードｓｐ(Ｌｏｗ)−ノードＤ(Ｈｉｇｈ)間逆バイアス、ノードｓｐ(Ｌｏｗ)−ノードＶＤｎｗｅｌｌ(Ｌｏｗまたは、Ｈｉｇｈ)間同電位、または、逆バイアス状態となり、ＰＮ接合順方向電流は流れない。ここで、ノードＧがＬｏｗからＨｉｇｈに変わり再びスタンバイ状態になった時を考える。まず、ノードＧがＬｏｗからＨｉｇｈに変わった瞬間はノードＤは、Ｈｉｇｈ状態であるから、ＮＭＯＳ２はオンのままである。そこで、ノードｓｐの電位が、ノードＧがＬｏｗからＨｉｇｈに変化するにつれて同じようにＬｏｗからＨｉｇｈに変化する。ノードＧ及びノードｓｐが同じようにＬｏｗからＨｉｇｈに変化するため、ＮＭＯＳ１の動作は、実施例１と同様の動作となり、ノードＧの電位に従ってダイナミックにしきい値が変化する。ここで、ＮＭＯＳ１がオン状態となるため、ノードＳからノードＤに向け電子が供給され、ノードＤの電位が次第にＬｏｗに近づく。ノードＤの電位がＮＭＯＳ２のしきい値電圧以下に下がった時点でオフとなり、ノードｓｐは、フローティング状態となり、ノードｓｐに対して電荷の供給源が遮断され（厳密には、ＮＭＯＳ２のオフ電流分の電荷供給はある）、スタンバイ状態でＰＮ接合順方向電流が流れ続けることはない（厳密には、ＮＭＯＳ２のオフ電流分の電流は流れる）。ノードｓｐがフローティング状態となった最初は、ノードＳ（接地）、に対してノードｓｐの電位はまだ高く、ＮＭＯＳ１に対する基板バイアス効果はまだ残る。ノードＳ（接地）、ノードＤ（Ｌｏｗ）、及び深いウェル領域（Ｖ_dnwellが接地の場合）に対してフローティング状態のノードｓｐは順方向バイアスのため、時間経過とともにノードｓｐの電荷が徐々に抜け、ノードｓｐの電位は、Ｌｏｗ（ＧＮＤ）に近ずく。

つまり入力（ノードＧ）が、Ｈｉｇｈでスタンバイ状態であっても、Ｌｏｗでスタンバイ状態になろうともＰＮ接合順方向電流は、流れなくなる。

また、ノードＧの電位がＬｏｗからＨｉｇｈに変わるとき、ノードｓｐの最大電位は、ＮＭＯＳ２のしきい値電圧をＶthｎ２、ノードＤの電位をＶＤとしたときに、ＶＤ-Ｖthｎ２となる。つまり、Ｖthｎ２の設定次第でノードｓｐの最大電位は確定する。

ｐチャネル型でも全く同じ動作原理であるため、説明は省略する。

（実施例１７）実施例１６では、寄生バイポーラ効果が無視できるほど小さい場合の等価回路に関して、電源電圧に制限を設けることなく使用する方法について説明したが、実際には、ベース幅（浅いウェル領域の深さからソース／ドレイン領域の深さを引いた値）によるが、ビルトインポテンシャル以上の電源電圧を使用する場合、バイポーラ電流が支配的になる可能性が高い。本実施例では、バイポーラを考慮した場合に関して説明する。バイポーラを考慮した場合の等価回路は、図２８及び図２９になる。

図２８では、ｎチャネルトランジスタ、及びｎｐｎ型バイポーラで記述している。図２９では、ｐチャネルトランジスタ、及びｐｎｐ型バイポーラで記述している。ＮＭＯＳ２及びＰＮＯＳ２の役割は、実施例１６のＮＭＯＳ２及びＰＮＯＳ２と同じであるため基本動作に関しては省略する。

このように寄生バイポーラトランジスタが無視できない場合でもスタンバイ状態でベース電流を遮断出来るような、（実際には、ＮＭＯＳ２及びＰＮＯＳ２のオフ電流分は流れる）バイポーラトランジスタとＭＯＳ型トランジスタの混合素子を形成することが出来る。

本実施例をビルトインポテンシャル程度以下の電源電圧（実際には、ベース電位（浅いウェル領域の電位）とソース領域、ドレインの電位の差の最大値がビルトインポテンシャル以下となるような電源電圧：ベース電位と電源電圧の関係は、ＶＢ=ＶＤ-Ｖ_th２;ＶＢ:ノードｓｐもしくはノードＳｎでのベース電位、ＶＤ:ノードＤでの出力電位、 Ｖ_th2:ＮＭＯＳ２もしくはＰＮＯＳ２のしきい値電圧）で使用した場合ＭＯＳ型トランジスタの電流が素子動作に対して支配的となり、ビルトインポテンシャル程度以上の電源電圧（実際には、ベース電位すなわち、浅いウェル領域の電位）とソース／ドレイン領域との間の電位差の最大値がビルトインポテンシャル以上となるような電源電圧）で使用した場合、バイポーラ電流が支配的となる。バイポーラ電流が支配的となる条件で使用するには、深いウェル領域の電位であるＶ_dnwell(図２８)或いはＶ_dpwell(図２９）をＶ_dnwell=ＧＮＤ、Ｖ_dpwell=Ｖ_DD（電源電圧）にする必要がある（つまり深いウェル領域をＮＰＮ３及びＰＮＰ３のエミッタとして使う）。

以上まとめると、低電源電圧側では、低電圧で高駆動力なＭＯＳ型トランジスタとなり、高電源電圧側では、スタンバイ状態でベース電流の流れないバイポーラとなる。

（実施例１８）実施例１４〜１７では、実施例１、２の素子に関して、電源電圧の制限をなくす構成及びスタンバイ状態でのＰＮ接合順方向電流を抑制する構成を説明した。このような構成が、トランジスタの追加によって実現できることを等価回路を用いて説明した。

図２２（ｃ）のＮＭＯＳ１、図２２（ｄ）のＰＭＯＳ１、第１５−１図のＮＭＯＳ１、図２５のＰＭＯＳ１、図２６のＮＭＯＳ１、図２７のＰＭＯＳ１、図２８のＮＭＯＳ１、図２９のＰＭＯＳ１等の構造は、実施例１、２で示した様なスイッチング素子の構造であって、隣接する浅いウェル領域間の分離は、実施例３の様な溝型分離構造で分離されていることが望ましい。上記溝型分離構造を形成することにより、トランジスタの間隔を縮小することが可能となり、高集積化が可能となる。

（実施例１９）実施例１４〜１７では、実施例１、２の素子において、電源電圧の制限をなくす方法及び、スタンバイ状態でのＰＮ接合順方向電流を抑制する方法に関して、トランジスタを追加することにより可能であることを等価回路を用いて説明した。しかしながら、上記説明は、相補型ではなく、ＭＯＳ型トランジスタ部がオン状態で常に貫通電流が流れることになる。特に実施例１６、１７では、ＰＮ接合順方向電流（バイポーラ電流）をスタンバイ状態時に無くしたとしても、入力Ｈｉｇｈ状態でスタンバイ状態になった時のＮＭＯＳ型トランジスタ側、もしくは、入力Ｌｏｗ状態でスタンバイ状態になった時のＰＮＯＳ側で貫通電流が流れ続けるため、低消費電力化には向いていない。そこで本実施例では、実施例１４〜１７の素子を相補型で形成したときに関して説明する。

図３０〜図３３は、実施例１４〜１７の素子を相補型で形成したときの回路図である。個々のトランジスタの動作に関しては、実施例１４〜１７で説明しているので省略する。

実施例１４、１５の素子を相補型にした場合、実施例１０の相補型素子に対して電源電圧の制限を無くすことが可能となる。しかし、実施例１０と同じ課題がある。つまり、ＰＮ接合順方向電流が、常に流れ続けることである。スタンバイ状態で入力値は、Ｈｉｇｈ（電源電圧）もしくは、Ｌｏｗ（ＧＮＤ）に固定されており、Ｐチャネル型のＭＯＳ型トランジスタ側の寄生バイポーラ（図３１における、ＰＮＰＴｒ１、ＰＮＰＴｒ２、ＰＮＰＴｒ３）もしくは、Ｎチャネル型のＭＯＳ型トランジスタ側の寄生バイポーラ（図３１における、ＮＰＮＴｒ１、ＮＰＮＴｒ２、ＮＰＮＴｒ３）のどちらか一方が必ずOＮ状態となる。このため、寄生バイポーラ電流が流れ続ける。なお、寄生バイポーラ電流が無視できる状態でも、ＰＮ接合順方向電流（浅いウェル領域とソース領域、ドレイン、及びバイアスによっては深いウェル領域との間に流れるＰＮ接合順方向電流）は流れ続ける。このため、設計上の方針として、寄生バイポーラの能力を極力小さくし、コレクタ電流がベース電流とほぼ等しくなる（つまり寄生バイポーラがほぼ無視できる）ように、浅いウェル領域濃度、深さ、深いウェル領域濃度を設定する。そうして、コレクタ電流＝ベース電流＝ＰＮ接合順方向電流となる条件の下で、実施例１２で示したように、トランジスタのオフ電流がＰＮ接合順方向電流と等しくなるようにＭＯＳ型トランジスタのしきい値電圧を設定すればよい。

実施例１６、１７の素子を相補型にした場合、実施例１６、１７で説明したようにスタンバイ状態で寄生バイポーラは、オフとなる（スタンバイ状態でベースはフローティング）。しかし、深いｐウェル領域と深いｎウェル領域のダイオード接続に対し順方向電流を防止するためには、深いｐウェル領域と深いｎウェル領域を同電位（例えば１／２Ｖ_DD:電源電圧の半分）もしくは、深いｎウェル領域をＶ_DD、深いｐウェル領域をＧＮＤに固定する必要がある。この場合実施例２で説明したように寄生バイポーラＰＮＰＴｒ３、ＮＰＮＴｒ３がトランジスタの動作を妨げる方向に動作するため、ベース幅を長くし（浅いウェル領域を深くし：ベース幅２００ｎｍ以上）、且つベース濃度を薄く（浅いウェル領域濃度：２×１０¹⁷／ｃｍ³以下）して寄生バイポーラトランジスタ能力をＭＯＳ型トランジスタの動作に対して無視できるほど（実施例１の様に）極力低下させれば良い。

逆に、深いウェル領域の電位に関して、深いｎウェル領域をＧＮＤ、深いｐウェル領域をＶ_DD（電源電圧）に固定した場合、実施例２の表１に記載したとおり、ＭＯＳ型トランジスタに対しては、寄生バイポーラトランジスタがＭＯＳ型トランジスタを助ける方向に動作するため有効であるが、深いｐウェル領域と深いｎウェル領域のダイオード接続に対し順方向のバイアスとなるため、いくらスタンバイ状態のバイポーラをオフにしても、深いウェル領域間で常に順方向電流が流れ続けることになるため、実施例１１の様な、以降に示す実施例２０、２１の回路及び構造にするのが良い。

（実施例２０）実施例１９において、実施例１６、１７のバイポーラトランジスタを積極的に能動素子として活用する場合、深いｎウェル領域をＧＮＤ、深いｐウェル領域をＶ_DD（電源電圧）に固定すればよいことを説明した。つまり、ＮＰＮＴｒ３のバイポーラトランジスタの深いウェル領域（ｎ型）をエミッタとし、エミッタ接地とし、ＰＮＰＴｒ３のバイポーラトランジスタの深いウェル領域（Ｐ型）をエミッタとし、エミッタを電源電圧とすればよい。この場合、前述したように深いウェル領域間で常に順方向電流が流れ続けることになるため、深いウェル領域間を分離する必要がある。つまり、深いウェル領域よりも更に深いウェル領域を形成し、ｎ型の深いウェル領域はｐ型の更に深いウェル領域内に、ｐ型の深いウェル領域は、ｎ型の更に深いウェル領域内に形成し、深いウェル領域と更に深いウェル領域を同電位にすればよい。このように形成することによって、深いウェル領域間がＰＮ逆方向バイアスとなり、順方向電流は流れなくなる。図３４にその回路図を示す。本実施例の相補型素子では、電源電圧に制限はなく、アクティブ状態の駆動電流は、ＭＯＳ型トランジスタのドレイン電流とバイポーラ電流との加算電流となり、且つ、スタンバイ状態のリークは、ＮＭＯＳ１、ＮＭＯＳ２、ＰＭＯＳ１、ＰＭＯＳ２のオフ電流のみによって決まる。

つまり、電源電圧をビルトインポテンシャル付近以下で使用するときは、通常のＣＭＯＳでは、駆動電流が小さくスピードが遅すぎて使用に耐えられないがも本実施例によれば、超低消費電力回路を構成することが可能となる。ビルトインポテンシャル以上で使用するなら、消費電力がＣＭＯＳ回路なみでスピードがバイポーラ回路なみの超高速低消費電力回路を構成することが可能となる。

（実施例２１）実施例２０のＮＭＯＳ１とＰＭＯＳ１の深いウェル領域を分離するためには、実施例１１に関する図１８に示す構造と同様の構造で、ＮＭＯＳ１とＰＭＯＳ１を形成すればよい。言い換えると、「深いウェル領域」よりも深く、「更に深いウェル領域」よりも浅い溝型分離構造で分離すればよい。

（実施例２２）前述したように、浅いウェル領域にたいしてソース／ドレイン領域に順方向バイアスが印加されるため、浅いウェル領域とソース／ドレイン領域との間にビルトインポテンシャル以上の電界をかけた場合、好ましくないリーク電流（順方向電流）が浅いウェル領域とソース／ドレイン領域との間を流れる。

このビルトインポテンシャルの大きさは、物質によって決まっており、シリコンの場合、室温で０.９Ｖ前後である。そこで、ＰＮ接合順方向電流を抑制するためには、ビルトインポテンシャルを大きくすればよい。その１つの方法としてソース／ドレイン領域と浅いウェル領域との接合部に、炭素もしくは窒素不純物を導入させる方法がある。

本実施例では、ソース／ドレイン領域と浅いウェル領域との接合部に注入投影飛程（Ｒｐセンター）が位置するような加速エネルギで、１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度の不純物イオンを注入した。本イオン注入により、接合付近にＳｉ−Ｃ、Ｓｉ−Ｎが形成され、その結果、ビルトインポテンシャルが高くなる。

（実施例２３）実施例１４〜１７では、実施例１、２の素子において、電源電圧の制限をなくす方法及び、スタンバイ状態でのＰＮ接合順方向電流を抑制する方法に関して、トランジスタを追加することにより可能であることを等価回路を用いて説明した。また、実施例１９〜２０では、相補型で構成したときの場合で説明した。

図３５〜図３６を参照しながら、スタンバイ時のリーク電流を抑制する他の構成を持った実施例を説明する。

本実施例では、図３５〜図３６に示すように、単位回路ブロック（図３５）ごとに、もしくは、単位回路ブロックの集合体（図３６）ごとに、電源電圧遮断回路及び／またはＧＮＤ線遮断回路を設けている。回路ブロックをアクティブ状態にする時のみ、回路ブロックに電源が供給されるようにしている。遮断回路の動作はスリープ信号によって制御される。こうすることによって、スタンバイ時のリークを低減することが可能となる。

（実施例２４）本実施例では、溝型分離構造及びフィールド酸化膜と浅いウェル領域の関係に関して説明する。

図３７（ａ）〜（ｄ）は、本実施例の工程順断面図である。

ここで、２４０１半導体基板、２４０２深いｎウェル領域、２４０３深いｐウェル領域、２４０４溝型分離構造、２４０５フィールド酸化膜領域、２４０６イオン注入保護膜、２４０７フォトレジスト、２４０８ドナー不純物注入、２４０９フォトレジスト、２４１０アクセプタ不純物、２４１１浅いｎウェル領域、２４１２浅いｐウェル領域である。

まず、図３７（ａ）に示すように、半導体基板２４０１に深いｎウェル領域２４０２、深いｐウェル領域２４０３、溝型分離構造２４０４、フィールド酸化膜領域２４０５を形成する。ここで、深いｎウェル領域２４０２、及び深いｐウェル領域２４０３の深さは、２〜４ｍ程度であり、不純物濃度は、１X１０¹⁶／ｃｍ³〜１x１０１¹⁷／ｃｍ³程度に設定している。また、溝型素子分離構造は、１〜２μｍの深さに形成している。フィールド酸化膜厚は、２００〜６００ｎｍ程度である。

次に、図３７（ｂ）及び（ｃ）に示すように、フォトレジスト２４０７、２４０９をマスクとして、イオン注入を行い、ドナー２４０８を深いｐウェル領域に注入し、アクセプタ２４１０を深いｎウェル領域に注入する。注入の順番は、どちらからでも良い。このとき、フォトレジスト２４０７、２４０９に多少位置合わせズレが起ころうともフィールド酸化膜２４０５によって、フィールド酸化膜２４０５下に不純物イオンが注入されることを防ぐことが可能となる。

次に、図３７（ｄ）に示すように、ドライブアニールを行うことにより、浅いｎウェル領域２４１１及び浅いｐウェル領域２４１２を形成する。ここで、浅いｎウェル領域２４１１及び浅いｐウェル領域２４１２の深さは、溝型分離構造よりも浅く、０.５〜１.０μｍ程度で、その濃度は、５X１０¹⁶／ｃｍ³〜１x１０¹⁸／ｃｍ³程度に設定した。

本実施例のように溝型分離構造及びフィールド酸化膜を形成した後に浅いウェル領域を形成することにより、浅いｎウェル領域と深いｎウェル領域、及び、浅いｐウェル領域と深いｐウェル領域、をフィールド酸化膜によって、自己整合的に分離することが可能となる。

ただし、本実施例の製造方法は、実施例４における図８（ｄ）の様に、ゲート電極と浅いウェル領域との間りコンタクト領域の回りに、フィールド酸化膜が延びている構造は、フィールド酸化後にイオン注入を行うため、適用しにくい。また、適用しても本実施例の効果は得られない。なぜならば、チャネル領域下の浅いウェル領域とゲート−浅いウェル領域間コンタクト領域下の浅いウェル領域を導通させるためには、フィールド酸化膜を突き抜けるほどの高エネルギー注入が必要だからである。この場合フィールド酸化膜によって、自己整合的に分離することが不可能となるからである。

（実施例２５）図３８は、本発明による溝型素子分離構造の断面図である。図３９（ａ）は、図３８におけるＡ部の拡大図である。

図３９（ｂ）は、溝型分離構造を形成した従来例を示している。この従来例では、半導体基板２５１１に溝を形成した後にシリコン酸化膜２５１２で溝を埋め込み、化学的機械研磨（ＣＭＰ）法により溝部のみにシリコン酸化膜２５１２を残している。半導体基板の活性領域にはゲート絶縁膜２５０５が形成されている。

図３８に示すように、本実施例の溝型素子分離構造では、溝内壁にシリコン酸化膜２５０２が形成されているが、シリコン酸化膜２５０２は溝の内部を完全には埋めていない。溝の内部は多結晶シリコン膜２５０３で埋め込まれている。半導体２５０１の表面の活性領域には、薄いゲート絶縁膜２５０５が形成されているが、不活性領域（フィールド領域）には、比較的に厚いフィールド酸化膜２５０４が形成されている。このフィールド酸化膜２５０４は、溝の上にも存在している。フィールド酸化膜２５０４は、居所熱酸化によって形成されており、フィールド酸化膜２５０４の端部には、バースビーク（bird's beak）が形成される。そのため、本実施例においては、溝開口部のエッジは尖っていない。

このため、図３９（ａ）に示されるように、溝開口部のエッジ（A'）部で電界集中が起こらず、エッジ部でのリーク電流の増大を防ぐことが可能となる。これに対して、従来のＣＭＰ法で形成された溝型分離は、図３９（ｂ）に示されるように、溝開口部のエッジ（B）部が尖っている。このため、エッジ（B）部で電界が集中し、この部分でのリーク電流が増大する。

なお、上記溝型素子分離構造は、図１のしきい値が動的に変化するトランジスタの分離に有効であるばかりではなく、通常のトランジスタの分離にも有効である。

図５１は、通常のＭＯＳ型トランジスタのゲート電極と溝型素子分離構造とがオーバラップする配置関係を示している。このような配置関係では、トランジスタ特性に影響が出る場合がある。

図５２（ａ）及び（ｂ）は、図５１のＡ−Ａ線断面図にである。

従来の製造方法では、ゲート絶縁膜の形成工程の前に行うフッ酸洗浄処理によって、溝エッジ部での埋め込み酸化膜がエッチングされやすい。このため、溝エッジ部にくびれが生じやすい。図５２（ａ）は、このような「くびれ」が生じた様子を示している。溝エッジ部分での電界集中によって、図５３（ａ）に示されるように、ＭＯＳ型トランジスタのサブスレショルド特性曲線にキンク（Ｋｉｎｋ）が生じる。

本発明にかかる溝型素子分離構造を採用すれば、図５２（ｂ）に示すように、溝エッジ部分が丸くなり、その部分での電界集中が緩和される。このため、このような溝型素子分離構造を持つＭＯＳ型トランジスタによれば、図５３（ｂ）に示すようにサブスレショルド特性曲線にキンクは生じない。図５３（ａ）及び（ｂ）は、それぞれ、図５２（ａ）及び（ｂ）のトランジスタにおけるドレイン電流のゲート電圧依存性を示している。なお、図５３の（ａ）及び（ｂ）のグラフは、ソース電圧を０Ｖ、ドレイン電圧を０．１Ｖとして測定した結果に基づいて作成されている。

（実施例２６）図４０は、実施例３の半導体装置を図３８の溝型分離構造を用いて分離するときの溝型分離構造２６０３と、浅いウェル領域２６０２と深いウェル領域２６０１の関係を示した断面図である。ここで、浅いウェル領域２６０２の濃度は、５×１０¹⁶〜１×１０¹⁸／ｃｍ³程度であり、深いウェル領域の濃度は１x１０¹⁶〜×１０¹⁷／ｃｍ³程度のため、空乏層幅が大きくなる（数百ナノメータ程度）。このため、浅いウェル領域２６０２と深いウェル領域２６０１との間に形成される接合部と溝底部との間の距離ｄが短い場合、隣接する浅いウェル領域間でパンチスルーが生じるおそれがある。このため、溝底部に深いウェル領域と同導電型の不純物を高い濃度で拡散した領域２６０４を設けることが好ましい。本実施例では、この領域２６０４の不純物濃度を１×１０¹⁸／ｃｍ³〜１×１０¹⁹／ｃｍ³の程度の範囲内に設定した。

浅いウェル領域と深いウェル領域と溝型分離構造の関係を説明しているが、これに限るものではない。例えば、浅いウェル領域内に形成された隣接するトランジスタのソース／ドレイン領域間を分離する場合にも適用できる。この場合、浅いウエル領域２６０２は、ソース領／ドレイン領域に置き換わり、深いウェル領域２６０１は浅いウェル領域に置き換えられる。

（実施例２７）図４１（ａ）〜（ｈ）を参照しながら、本発明による溝型分離構造の形成工程の実施例を説明する。

まず、図４１（ａ）に示すように、半導体基板２７０１にシリコン酸化膜２７０２（本実施例では、厚さ１０〜２０ｎｍ）及びシリコン窒化膜２７０３（本実施例では、厚さ１００〜２００ｎｍ）を順次形成する。

次に、図４１（ｂ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、溝型分離構造を形成すべき領域２７０４に位置するシリコン窒化膜２７０３及びシリコン酸化膜２７０２を選択的に除去し、半導体基板２７０１の表面を部分的に露出させる。露出領域の幅は、本実施例では、０.１〜０.３μｍとする。

次に、図４１（ｃ）に示すように、シリコン窒化膜２７０３をマスクとして、シリコン基板２７０１をエッチングし、半導体基板２７０１に溝２７０５を形成した後、溝２７０５の内壁を酸化雰囲気により酸化する。本実施例では、約１〜２μｍの深さの溝を形成した後、約１０〜５０ｎｍ程度のシリコン酸化膜２７０６を溝２７０５内壁に形成した。

次に、図４１（ｄ）に示すように、多結晶シリコン膜２７０７（本実施例では、２００ｎｍ〜６００ｎｍ程度堆積した）を堆積し、溝２７０５を多結晶シリコン膜２７０７で埋め込む。

次に、図４１（ｅ）に示すように、多結晶シリコン膜２７０７をエッチバックし、溝２７０５内のみに多結晶シリコン膜２７０７を残す。

次に、図４１（ｆ）に示すように、活性領域（素子形成領域）２７０８以外のフィールド領域２７０９にフィールド酸化膜を形成するために、活性領域２７０８以外のシリコン窒化膜２７０３をフォトリソグラフィー工程を経てエッチング除去する。このとき溝型分離構造２７０４上のシリコン窒化膜２７０３は、すでに無く、フィールド酸化膜を形成するためのフォトリソグラフィー工程の位置合わせマージンは、溝型領域２７０４の幅だけとることが可能となる。

次に、図４１（ｇ）に示すように、活性領域２７０８上のシリコン窒化膜２７０３をマスクとして酸化し、フィールド酸化膜２７１０を形成する。本実施例では、約２００ｎｍ〜４００ｎｍの酸化膜を形成した。この時、シリコン窒化膜２７０３表面も酸化され、シリコン酸化膜２７１１が形成される。

次に、図４１（ｈ）に示すように、フィールド酸化工程により形成された、シリコン窒化膜２７０３表面のシリコン酸化膜２７１１及び活性領域上のシリコン窒化膜２７０３を除去する。

本実施例により、フィールド酸化膜と溝型分離の位置合わせズレが無く（溝型分離構造の幅だけ位置合わせマージンがある）且つ、同時に形成できるため、工程簡略化が可能となる。また、溝型分離構造形成において、最も問題となる溝エッジでのリークに関し、本方法では、溝エッジ部Ａにバーズビークが形成され、リーク電流が抑制される。

（実施例２８）図４２（ａ）〜（ｅ）を参照しながら、本発明による溝型分離構造形成工程の他の実施例を説明する。

まず、図４２（ａ）に示すように、実施例２７の第２７図（ｅ）の工程まで同様の方法で形成する。ここで、２８０１は半導体基板、２８０２はシリコン酸化膜、２８０３はシリコン窒化膜、２８０４は溝型分離構造、２８０５は溝、２８０６はシリコン酸化膜、２８０７は多結晶シリコン膜を示している。

次に、図４２（ｂ）に示すようにシリコン窒化膜２８０８を堆積する。本実施例では、約１〜５ｎｍの膜厚を堆積した。

次に、図４２（ｃ）に示すように、活性領域（素子形成領域）２８０９以外のフィールド領域２８１０にフィールド酸化膜を形成するために、活性領域２８０９以外のシリコン窒化膜２８０８及び２８０３をフォトリソグラフィー工程を経てエッチング除去する。このとき溝型分離構造２８０４上のシリコン窒化膜２８０８を溝型分離構造２８０４上に、図に示すように半分程度残すように加工するのが良い。

次に、図４２（ｄ）に示すように、活性領域２８０９上のシリコン窒化膜２８０３、２８０８をマスクとして酸化し、フィールド酸化膜２８１１を形成する。本実施例では、約２００ｎｍ〜４００ｎｍの酸化膜を形成した。この時、シリコン窒化膜２８０８は非常に薄いため、すべてシリコン酸化膜２８１２に変化し、更に、溝２８０５内に埋め込まれた多結晶シリコン膜２８０７表面も酸化される。

次に、図４２（ｅ）に示すように、シリコン窒化膜２８０３上のシリコン酸化膜２８１２、活性領域上のシリコン窒化膜２８０３を除去する。

本実施例により、実施例２７と比べ、溝エッジ部Ｂのバーズビークを少なくすることが可能となり、設計寸法に近い溝型素子分離幅が得られる。

図４３は、本実施例の溝型分離構造の形成方法を第３の実施例の素子に適用したものである。図４４は、第２７の実施例の溝型分離構造の形成方法を第３の実施例の素子に適用したものである。

ここで、２８００１、２８１０１は半導体基板、２８００２、２８１０２は深いウェル領域、２８００３、２８１０３は溝型素子分離構造、２８００４、２８１０４は浅いウェル領域、２８００５、２８１０５はゲート電極、２８００６、２８１０６はソース／ドレイン領域、２８００７、２８１０７は高融点シリサイド膜を示している。

本実施例では、溝型分離構造の両側が活性領域の場合、溝型分離構造の溝を埋め込んでいる多結晶シリコン膜２８０７の表面は、フィールド酸化工程の前の状態で薄いシリコン窒化膜２８０８によりカバーされている。このため、フィールド酸化時に多結晶シリコン膜２８０７が酸化されるのが抑制され、（シリコン窒化膜２８０８がすべて酸化されシリコン酸化膜２８１２に変化するまで多結晶シリコン膜２８０７は酸化されない）多結晶シリコン膜上のシリコン酸化膜厚ｂは薄くなり、段差が軽減されゲート多結晶シリコン膜加工時のオーバーエッチング量を軽減させることが可能となる。

また、多結晶シリコン膜の酸化量も少ないため、バーズビークも抑制され、設計寸法に近い活性領域の面積を確保することが可能となる（寸法ａを設計値に近づけることが出来る）。特に、最小加工寸法が小さくなり、ゲート酸化膜が薄くなるほど有利となる。本実施例は、ゲート幅、溝型分離幅とも設計寸法０.１８μｍであり、溝深さは、１μｍで形成したものである。

第２７の実施例を適用した場合、フィールド酸化前の状態では、多結晶シリコン膜が露出しているため、多結晶シリコン上のシリコン酸化膜厚ｂ'は厚くなり、段差は大きくなる。また、バーズビークも大きくなる。しかし、本実施例に対し、第２７の実施例では工程が簡略である。

（実施例２９）図４７（ａ）〜（ｆ）は、本発明の請求項３２、３５、３６における溝型分離構造とフィールド酸化膜の形成における工程順断面図である。

実施例２７、２８において、溝内に多結晶シリコン膜を埋め込むためにエッチバックを行った。エッチバックは、Ｃｌ₂、Ｏ₂、ＨＢｒ、及びＳＦ₆等のガスによりエッチングを行っているが、エッチング残差を無くすため、オーバーエッチングを行う必要がある。

このとき、オーバーエッチング量が多い場合には、図４５（ａ）及び（ｂ）（実施例２７の場合）、図４６（ａ）及び（ｂ）（実施例２８の場合）の様になり、溝開口部に対して、多結晶シリコン膜が後退することになる。この状態でフィールド酸化工程を行った場合溝側壁が相当酸化され、図４５（ｂ）（実施例２７の場合）、図４６（ｂ）（実施例２８の場合）の様な形状になり、溝型素子分離構造の幅が設計寸法と大きく異なる上に段差がひどくなり、後のゲート加工の工程の時に多結晶シリコン膜残りが発生する。ここで、２９１０１、２９２０１半導体基板、２９１０２、２９１０４、２９１０６、２９２０２、２９２０４、２９２０７シリコン酸化膜、２９１０３、２９２０３、２９２０６シリコン窒化膜、２９１０５、２９２０５多結晶シリコン膜、２９１０７、２９２０８フィールド酸化膜である。オーバーエッチング量にマージンを持たすためには、図４７（ｄ）のように、高さｄを高くすればよい。

以降に工程順に詳しく説明するまず、図４７（ａ）に示すように、半導体基板２９０１にシリコン酸化膜２９０２（本実施例では、１０〜２０ｎｍ）及びシリコン窒化膜２９０３（本実施例では、１００〜２００ｎｍ）、シリコン酸化膜２９０４（本実施例では３０〜１５０ｎｍ堆積しており、５０〜７０ｎｍの膜厚であればなお良い）、を順次形成する。

次に、図４７（ｂ）に示すように、フォトリソグラフィー工程を経て、所望の溝型分離構造２９０５（本実施例では、幅０.１〜０.３μｍ）のシリコン酸化膜２９０４、シリコン窒化膜２９０３、シリコン酸化膜２９０２をエッチングする。

次に、図４７（ｃ）に示すように、シリコン窒化膜２９０３をマスクとして、シリコン基板２９０１をエッチングし、溝型分離構造２９０４に溝２９０６を形成した後、上記溝２９０６内壁を酸化雰囲気により酸化する。本実施例では、約１〜２μｍの深さの溝を形成し、約２０〜１００ｎｍ程度のシリコン酸化膜２９０７を上記溝２９０５内壁に形成した。

次に、図４７（ｄ）に示すように、多結晶シリコン膜２９０８（本実施例では、２００ｎｍ〜６００ｎｍ程度堆積した）を堆積し、溝２９０６を多結晶シリコン膜２９０８で埋め込む。

次に、図４７（ｅ）に示すように、多結晶シリコン膜２９０８をエッチバックし、溝２９０６内のみに多結晶シリコン膜２９０８を残す。このとき、シリコン酸化膜と多結晶シリコン膜のエッチング選択比にもよるが、多結晶シリコン膜エッチバック時にシリコン酸化膜２９０４は薄くなる。

オーバーエッチングの量にもよるが、シリコン酸化膜２９０４の膜圧が厚すぎれば、フィールド酸化後の凸段差が大きくなり、薄すぎれば、フィールド酸化後の凹段差が大きくなる。エッチバック後の多結晶シリコン膜表面の高さは、シリコン基板表面（Ａ）から、１００ｎｍ上方（Ｂ）程度の範囲内に入ればよい。

次に、図４７（ｆ）に示すように、シリコン窒化膜２９０３表面のシリコン酸化膜２９０４をエッチング除去した後、フォトリソグラフィー工程により活性領域部２９０９をマスクして、フィールド領域２９１０のシリコン窒化膜２９０３を除去する。後は、第２９、もしくは第２８の実施例の方法と同様の工程を経て所望の溝型素子分離構造を形成する。

エッチバックが高精度であり、シリコン酸化膜２９０４が無くてもエッチバック後の多結晶シリコン膜表面の高さが、シリコン基板表面（Ａ）から、１００ｎｍ上方（Ｂ）程度の範囲内に入るのであれば、第２９、もしくは第２８の実施例の方法を行う方が工程簡略であるため、なお良い。

（実施例３０）上記説明した本実施例では、図４７（ｆ）に示すように、上記シリコン酸化膜２９０４を全面除去した後フォトリソグラフィー工程を経てフィールド領域部のシリコン窒化膜２９０３をエッチング除去している。この場合、溝開口部の領域のシリコン酸化膜２９０７もシリコン酸化膜２９０４エッチング時にエッチングされる。このため、フィールド酸化時に酸素の拡散がシリコンまで到達時間が早く、結果としてバーズビークが大きくなる。

以上の点に関し、図４８（ａ）〜（ｄ）を参照しながら詳しく説明する。

実施例２９では、図４８（ａ）に示すように多結晶シリコン膜３０１０６をエッチバックした後、図４８（ｂ）に示す様に多結晶シリコン膜３０１０４を全面エッチングしている。このため、溝開口部A領域のシリコン酸化膜３０１０５もシリコン酸化膜３０１０４エッチング時にエッチングされ薄くなる。この状態でフォトリソグラフィー工程を経てフォトレジスト３０１０７をマスクとしてフィールド領域のシリコン窒化膜３０１０３をエッチング除去（図４８(ｃ)参照）している。このため、フィールド酸化後の形状は図４８(ｄ)に示すようにバーズビークがやや大きくなる。

本実施例では、バーズビークを抑える方法に関し説明する。

実施例２９と同様に、図４９（ａ）に示すように、多結晶シリコン膜３０２０６をエッチバックした後、図４９（ｂ）に示す様にシリコン酸化膜３０２０４を残したままフォトレジスト工程を行う。次に、フォトレジスト３０２０７をマスクとしてフィールド領域上のシリコン酸化膜３０２０４、シリコン窒化膜３０２０３をエッチング除去する。このため、フィールド酸化後の形状は図４９(ｄ)に示すようにバーズビークが抑えられる。ただし、フィールド酸化後にシリコン酸化膜３０２０８（フィールド酸化工程によりフィールド酸化前のシリコン酸化膜３０２０４より厚くなっている）を除去する必要があり、このシリコン酸化膜３０２０８の膜厚は、実施例２９におけるシリコン酸化膜３０１０８と比較し厚いため、結果的に、シリコン酸化膜３０２０８及びシリコン窒化膜３０２０３除去後のフィールド酸化膜厚は実施例２９と比較し薄くなる。

つまり、本実施例では、実施例２９と比較し、バーズビークは抑えられるがフィールド酸化膜は薄くなるというトレードオフの関係にある。

（実施例３１）図５０（ａ）〜（ｅ）は、本発明の請求項３２、３９、４０、４１、４２における溝型分離構造とフィールド酸化膜の形成における工程順断面図である。

まず、図５０（ａ）に示すように、半導体基板３１０１にシリコン酸化膜３１０２（本実施例では、１０〜２０ｎｍ）及びシリコン窒化膜３１０３（本実施例では、１００〜２００ｎｍ）を順次形成する。

次に、図５０（ｂ）に示すように、フォトリソグラフィー工程を経て、所望の溝型分離構造３１０４（本実施例では、幅０.１〜０.３μｍ）のシリコン窒化膜３１０３、シリコン酸化膜３１０２をエッチングする。

次に、図５０（ｃ）に示すように、シリコン窒化膜３１０３をマスクとして、シリコン基板３１０１をエッチングし、溝型分離構造３１０４に溝３１０５を形成した後、上記溝３１０５内壁を酸化雰囲気により酸化する。本実施例では、約１〜２μｍの深さの溝を形成し、１０〜５０ｎｍ程度のシリコン酸化膜３１０６を上記溝３１０５内壁に形成した。次に化学的気層成長法（ＣＶＤ法）により、シリコン酸化膜３１０７を堆積する。（本実施例では、１０〜７０ｎｍ程度の膜厚のシリコン酸化膜を堆積した）次に、図５０（ｄ）に示すように、多結晶シリコン膜３１０８（本実施例では、２００ｎｍ〜６００ｎｍ程度堆積した）を堆積し、溝３１０５を多結晶シリコン膜３１０８で埋め込む。

次に、図５０（ｅ）に示すように、多結晶シリコン膜３１０８をエッチバックし、溝３１０５内のみに多結晶シリコン膜３１０８を残す。このとき多結晶シリコン膜のオーバーエッチングにより、シリコン窒化膜３１０３上のシリコン酸化膜３１０７は薄くなる。（エッチング選択比にもよるがほとんど無くすことも可能である）。後は、実施例２９もしくは、３０と同様の工程を経て所望の溝型素子分離構造を形成する。

本実施例によれば、溝開口部において、溝内に埋め込まれた多結晶シリコン膜とシリコン基板までの距離をシリコン酸化膜を介してはなすことが可能であり、バーズビークを実施例２９、３０と比較して、よりいっそう抑制することが可能となる。

（実施例３２）実施例２６の構造を得るためには、実施例２７〜３１の製造方法において、溝内壁を酸化する工程と、多結晶シリコン膜を堆積し溝内部を多結晶シリコン膜で埋め込む工程との間に、不純物イオンをイオン注入法によりドープする工程を追加する必要がある。

本実施例では、溝のアスペクト比にもよるが、注入角度が垂直方向に対し０度〜１０度程度の範囲で回転注入を実施した。ドーズ量は、１×１０¹³〜１×１０¹⁴／ｃｍ²の範囲で行った。

（ａ）は実施例１の平面図、（ｂ）、（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’線、ｄ−ｄ’線断面図。 （ａ）は実施例１の改良例の平面図、（ｂ）、（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’線、ｄ−ｄ’線断面図。 ＭＯＳ型トランジスタの浅いウェル領域の電位を変化させた時のゲート電圧とドレイン電流の関係を示すグラフ。 実施例１のＭＯＳ型トランジスタにおけるゲート電圧と駆動電流（ドレイン電流）との関係を示すグラフ。 実施例２の半導体素子における各部の接続関係と、その素子内部の寄生バイポーラトランジスタを示す模式図。 （ａ）は実施例３の平面図、（ｂ）、（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’線、ｄ−ｄ’線断面図。 （ａ）は実施例３の改良例の平面図、（ｂ）、（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’線、ｄ−ｄ’線断面図。 （ａ）は実施例４の平面図、（ｂ）、（ｃ）及び（ｄ）は、それぞれ、（ａ）のｂ−ｂ’線、ｃ−ｃ’線、ｄ−ｄ’線断面図。 （ａ）は、実施例５のオ−ミックコンタクト構造の模式図、（ｂ）から（ｅ）は、実施例５のオーミックコンタクト構造の応用例であり、素子分離領域を組み合わせたものを示す断面図。 実施例６のオーミックコンタクト構造の模式図。 （ａ）から（ｆ）は、実施例６のオーミックコンタクト構造の応用例を示す断面図。 （ａ）〜（ｅ）は、実施例７の工程順断面図。 （ａ）〜（ｅ）は、実施例８の工程順断面図。 （ａ）〜（ｃ）は、図１３の工程に続く実施例８の工程順断面図。 （ａ）から（ｆ）は、実施例９の工程順断面図。 実施例１０の素子の構造の断面図。 実施例１０の素子の回路図。 実施例１１の素子の構造の断面図。 実施例１１の素子の回路図。 実施例１２の素子の電源電圧に対するバイポーラ電流及びＭＯＳ型トランジスタのドレイン電流とベース電圧及びゲート電圧の関係。 （ａ）及び（ｂ）は、実施例１３のコンタクト形成用マスクとソース／ドレイン注入用マスクを兼用したマスクのレイアウト平面図。 （ａ）及び（ｂ）は、実施例１４のなかで、実施例１に関する等価回路を説明するための図、（ｃ）及び（ｄ）は、実施例１４の素子の回路図。 （ａ）及び（ｂ）は、実施例１４の素子を構成するトランジスタであるＴｒｎ１とＴｒｐ１のゲート電圧に対する浅いｐウェル領域の電位（Ｖspwell）及び浅いｎウェル領域の電位（Ｖsnwell）の関係を示すグラフ。 実施例１５の素子の回路図。 実施例１５の素子の他の回路図。 実施例１６の素子の回路図。 実施例１６の素子の他の回路図。 実施例１７の素子の回路図。 実施例１７の素子の他の回路図。 実施例１９の素子の回路図。 実施例１９の素子の他の回路図。 実施例１９の素子の他の回路図。 実施例１９の素子の他の回路図。 実施例２０の素子の回路図。 実施例２３の回路ブロックの構成図。 実施例２３の回路ブロックの他の構成図。 （ａ）〜（ｄ）は、実施例２４の素子の工程順断面図。 実施例２５の溝型素子分離構造の断面図。 （ａ）は、図３８におけるＡ部の拡大図、（ｂ）は、従来の溝型素子分離構造の断面図。 実施例２６の溝型素子分離構造の断面図。 （ａ）〜（ｈ）は、実施例２７の溝型分離構造とフィールド酸化膜の形成における工程順断面図。 （ａ）〜（ｅ）は、実施例２８の溝型分離構造とフィールド酸化膜の形成における工程順断面図。 実施例２８の溝型分離構造の形成方法を第３の実施例の素子に適用した断面図。 実施例２８の説明の中で実施例２８の方法と比較するために、実施例２７の溝型分離構造の形成方法を第３の実施例の素子に適用した断面図。 （ａ）は、実施例２９の説明の中で引用した、実施例２７、２８の方法によるフィ−ルド酸化前の工程での断面図、（ｂ）は、実施例２９の説明の中で引用した、実施例２７、２８の方法によるフィールド酸化後の工程での断面図。 （ａ）は、実施例２９の説明の中で引用した、実施例２７、２８の方法によるフィ−ルド酸化前の工程での断面図、（ｂ）は、実施例２９の説明の中で引用した、実施例２７、２８の方法によるフィールド酸化後の工程での断面図。 （ａ）〜（ｆ）は、実施例２９の溝型分離構造とフィ−ルド酸化膜の形成における工程順断面図。 （ａ）〜（ｄ）は、実施例３０の工程順断面図。 （ａ）〜（ｄ）は、図４８の（ａ）〜（ｄ）に対応する実施例２９の製造方法による工程順断面図。 （ａ）〜（ｅ）は、実施例３１の溝型分離構造とフィールド酸化膜の形成における工程順断面図である。 通常のＭＯＳ型トランジスタのゲート電極と溝型素子分離構造とがオーバラップする配置関係を示す平面図。 （ａ）は、溝型素子分離構造が従来の場合における図５１のＡ−Ａ’線断面図、（ｂ）は溝型素子分離構造が本発明に係る場合における図５１のＡ−Ａ’線断面図。 （ａ）は、溝型素子分離構造が従来の場合におけるトランジスタ特性を示すグラフ、（ｂ）は溝型素子分離構造が本発明に係る場合におけるトランジスタ特性を示すグラフ。 従来のダイナミックしきい値型ＭＯＳトランジスタを示す図。

符号の説明

１０１、１０１’、３０１、３０１’、４０１ 半導体基板
１０２、１０２’、３０２、３０２’、４０２ 深いウェル領域
１０３、１０３’、３０３、３０３’、４０３ 浅いウェル領域
１０４、１０４’、３０４、３０４’、４０４ フィールド絶縁膜
１０５、１０５’、３０５、３０５’、４０５ ゲート絶縁膜
１０６、１０６’、３０６、３０６’、４０６ ゲート電極
１０７、１０７’、３０７、３０７’、４０７ ソース領域／ドレイン領域
１０８、１０８’、３０８、３０８’、４０８ コンタクト孔
３０４１、４０４１ フィールド絶縁膜
５１、５１０、５１１、５１２、５１３ 深いウェル領域
５２、５２０、５２１、５２２、５２３ 浅いウェル領域
５３、５３０、５３１、５３２、５３３ ゲート酸化膜
５４、５４０、５４１、５４２、５４３ ゲート電極
５５、５５０、５５１、５５２、５５３ ゲート電極側壁酸化膜
５６、５６０、５６１、５６２、５６３ 金属シリサイド膜
５７、５７０、５７１、５７２、５７３ 不純物濃度の高い浅いウェル領域と同導電型の領域
５８０、５９２、５９３ フィールド酸化膜
５８１、５８２、５８３ 溝型分離構造
６２１、６３１、６４１、６５１、６６１、６７１ 深いウェル領域
６２２、６３２、６４２、６５２、６６２、６７２ 浅いウェル領域
６２３、６３３、６４３、６５３、６６３、６７３ ゲート酸化膜
６２４、６３４、６４４、６５４、６６４、６７４ 多結晶シリコン膜
６２４１、６３４１、６４４１、６５４１、６６４１、６７４１ チタンシリサイド膜
６２５、６３５、６４５、６５５、６６５、６７５ ゲート電極側壁酸化膜
６２６、６３６、６４６、６５６、６６６、６７６ 層間絶縁膜
６２８、６３８、６４８、６５８、６６８、６７８ コンタクト孔
６２９ Ａｌ-Ｃｕ(０.５％)配線
６２９１ アルミアロイスパイク
６３９１、６４９１、６５９１、６６９１、６７９１ チタン膜
６３９１１、６４９１１、６５９１１、６６９１１、６７９１１ チタンシリサイド膜
６３９２、６４９２、６５９２、６６９２、６７９２ 窒化チタン膜
６３９３、６４９３、６５９３、６６９３、６７９３ Ａｌ-Ｓｉ(１%)-Ｃｕ(０.５％)配線
６４００、６６０１、６７０１ フィールド酸化膜
６５００、６６００、６７００ 溝型分離構造

Claims (41)

1. 半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、複数の第２導電型の浅いウェル領域と、該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、を備えた半導体装置であって、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、該浅いウェル領域は、隣接する他の浅いウェル領域から電気的に分離されている、半導体装置。
2. 半導体基板と、該半導体基板内に形成され、バイポーラトランジスタのエミッタ又はコレクタとして機能し得る第１導電型の深いウェル領域と、該深いウェル領域内に形成され、該バイポーラトランジスタのベースとして機能し得る第２導電型の浅いウェル領域と、該浅いウェル領域内に形成され、該バイポーラトランジスタのコレクタ又はエミッタとして機能し得る第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、を備え、該ゲート電極は該浅いウェル領域と電気的に接続され、ＭＯＳ型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作する半導体装置。
3. 隣接する浅いウェル領域は、該浅いウェル領域よりも深く、前記深いウェル領域よりも浅い溝型素子分離構造によって電気的に分離されている請求項１または２に記載の半導体装置。
4. 前記溝型素子分離構造に囲まれた領域の一部を覆うようにフィールド酸化膜が形成されており、前記ゲート電極と前記浅いウェル領域とを電気的に接続するためのコンタクト領域が、該フィールド酸化膜によって囲まれている請求項３に記載の半導体装置。
5. 前記ゲート電極は、前記ゲート絶縁膜上に形成された多結晶シリコン膜と、該多結晶シリコン膜上に形成された金属シリサイド膜とを含んでおり、該金属シリサイド膜は、該浅いウェル領域のコンタクト部を介して、該浅いウェルに電気的に接続されたており、該コンタクト部には、該浅いウェル領域の導電型と同じ導電型の不純物が該浅いウェル領域の他の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されており、該高濃度不純物拡散領域を介して該金属シリサイド膜と該浅いウェル領域とがオーミック接触している請求項１から４の何れかに記載の半導体装置。
6. 前記半導体基板上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた上部配線とを備えており、該層間絶縁膜には、前記ゲート電極及び前記ゲート酸化膜を貫通して前記浅いウェル領域のコンタクト部に達するコンタクト孔が形成されており、該コンタクト部には、該浅いウェル領域の導電型と同じ導電型の不純物が該浅いウェル領域の他の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されており、該コンタクト孔の底部において、該高濃度不純物拡散領域を介して該上部配線と該浅いウェル領域とがオーミック接続され、該コンタクト孔の側壁部において、該ゲート電極と該上部配線とがオーミック接続されており、請求項１から４の何れかに記載の半導体装置。
7. 半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、複数の第２導電型の浅いウェル領域と、該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、該浅いウェル領域が隣接する他の浅いウェル領域から電気的に分離されている半導体装置の製造方法であって、該ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、該浅いウェル領域と該ゲート電極とを接続するコンタクト領域において、該浅いウェル領域の表面を部分的に露出させるコンタクト孔を、該ゲート電極中に形成する工程と、該ゲート電極、及び該コタンクト孔によって部分的に露出している該浅いウェル領域の該コンタクト領域を覆うように、高融点金属膜を堆積する工程と、該高融点金属膜の一部をシリサイド化し、該ゲート電極及び該コンタクト領域に、自己整合的に、高融点金属シリサイド膜を形成する工程と、を包含する半導体装置の製造方法。
8. 高融点金属シリサイド膜を形成する工程の前又は後に、イオン注入法により、前記浅いウェル領域の導電型と同じ導電型の不純物イオンを、前記コンタクト孔を通して、前記ウェル領域に注入し、それによって、高濃度拡散層を形成する工程を包含する、請求項７に記載の半導体装置の製造方法。
9. 半導体基板と、該半導体基板内に形成された深いｎ型ウェル領域と、該半導体基板内に形成された深いｐ型ウェル領域と、該深いｎウェル領域内に形成された、浅いｐ型ウェル領域と、該深いｐウェル領域内に形成された、浅いｎ型ウェル領域と、該浅いｐ型ウェル領域に形成されたｎチャネル型のＭＯＳ型トランジスタと、該浅いｎ型ウェル領域に形成されたｐチャネル型のＭＯＳ型トランジスタと、を備えた半導体装置であって、該ｎチャネル型のＭＯＳ型トランジスタは、該浅いｐ型ウェル領域内に形成されたｎ型ソース領域及びドレイン領域と、該ｎ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたｎ型ゲート電極とを備え、該ｐチャネル型のＭＯＳ型トランジスタは、該浅いｎ型ウェル領域内に形成されたｐ型ソース領域及びドレイン領域と、該ｐ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたｐ型ゲート電極とを備え、該ｎゲート電極は該浅いｐウェル領域と電気的に接続されており、該ｐ型ゲート電極は該浅いｎ型ウェル領域と電気的に接続されている、半導体装置。
10. 前記深いｐ型ウェル領域をとり囲み、該深いｐ型ウェル領域よりも更に深い第２のｎ型ウェル領域と、前記深いｎ型ウェル領域をとり囲み、該深いｎ型ウェル領域よりも更に深い第２のｐ型ウェル領域と、該第２のｎ型ウエル領域と該第２のｐ型ウェル領域とを分離する溝型分離構造と、を備えている請求項９に記載の半導体装置。
11. 動作時において、前記浅いウェル領域と前記ソース領域との間に形成される電位差、及び該浅いウェル領域と前記ドレイン領域との間に形成される電位差は、何れも、該半導体装置内のｐｎ接合のビルトインポテンシャルよりも小さく設定される、請求項１〜６及び９〜１０の何れかに記載の半導体装置。
12. 上記請求項９〜１０の何れかに記載の半導体装置を製造する方法であって、前記ｎ型及びｐ型ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、該浅いｐ型ウェル領域と該ｎゲート電極とを接続する第１コンタクト領域において、該浅いｐ型ウェル領域の表面を部分的に露出させる第１コンタクト孔を、該ｎゲート電極中に形成し、該浅いｎウェル領域と該ｐゲート電極とを接続する第２コンタクト領域において、該浅いｎウェル領域の表面を部分的に露出させる第２コンタクト孔を、該ｐゲート電極中に形成する工程と、該ｎ型及びｐ型ゲート電極、ならびに該浅いｐ型及びｎ型ウェル領域の該第１及び第２コンタクト領域を覆うように、高融点金属膜を堆積する工程と、該高融点金属膜の一部をシリサイド化し、該ｎ型及びｐ型ゲート電極ならびに該第１及び第２コンタクト領域に、自己整合的に、高融点金属シリサイド膜を形成する工程と、を包含し、前記ｐ型ソース領域及びドレイン領域を形成するためのｐ型不純物イオンを注入するに際して、該ｐ型不純物イオンを該第１コンタクト領域にも注入し、前記ｎ型ソース領域及びドレイン領域を形成するためのｎ型不純物イオンを注入するに際して、該ｎ型不純物イオンを該第２コンタクト領域にも注入する、半導体装置の製造方法。
13. 前記ゲート電極は、他のＭＯＳ型トランジスタのソース領域とドレイン領域とを介して、前記浅いウェル領域に電気的に接続されており、該他のＭＯＳ型トランジスタのゲート電極には一定電圧が印可されている、請求項１又は２に記載の半導体装置。
14. 前記ゲート電極は、他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、前記浅いウェル領域に電気的に接続されており、前記ドレイン領域は、該他のＭＯＳ型トランジスタのゲート電極に接続されている、請求項１又は２の何れかに記載の半導体装置。
15. 半導体基板と、該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたＮ型のゲート電極と、を備え、該Ｎ型のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、ＭＯＳ型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたＰ型のゲート電極と、を備え、該Ｎ型のゲート電極は、他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、該Ｐ型の浅いウェル領域に電気的に接続されており、該Ｎ型のドレイン領域は、該他のＭＯＳ型トランジスタのゲート電極に電気的に接続されており、該Ｐ型のゲート電極は、更に他のＭＯＳ型トランジスタのソース／ドレイン領域を介して、該Ｎ型の浅いウェル領域に電気的に接続され、該Ｐ型のドレイン領域は、該更に他のＭＯＳ型トランジスタのゲート電極に電気的に接続され、該深いＮ型のウェル領域を含み、該Ｎ型のウェル領域よりも更に深いＰ型のウェルと、該深いＰ型のウェル領域を含み、該Ｐ型のウェル領域よりも更に深いＮ型のウェル領域を備えており、該Ｎ型の深いウェル領域と該Ｐ型の更に深いウェル領域とは、同電位に固定され、該Ｐ型の深いウェル領域と該Ｎ型の更に深いウェル領域とが同電位に固定されている半導体装置。
16. 前記ソース領域及びドレイン領域と前記浅いウェル領域との接合部に窒素イオンまたは炭素イオンがドープされている請求項１〜６、９〜１０、１３〜１５の何れかに記載の半導体装置。
17. 請求項１〜６、９〜１０、１３〜１５の何れかに記載の半導体装置で構成された回路ブロックと、電源電圧供給源との間に電源電圧遮断回路を備え、該回路ブロックがスタンバイ状態のとき、電源電圧の供給を遮断する半導体装置。
18. 請求項１〜６、９〜１０、１３〜１５の何れかに記載の半導体装置で構成された回路ブロックと電源電圧供給源との間、並びに該回路ブロックと接地電圧供給源との間に遮断回路を備え、該回路ブロックがスタンバイ状態のとき、電源電圧の供給および接地電圧の供給を遮断する半導体装置。
19. 半導体基板と、該半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された複数の第２導電型の浅いウェル領域と、該複数の浅いウェル領域内にそれぞれ形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ゲート電極が対応する該浅いウェル領域と電気的に接続されており、また、該浅いウェル領域が隣接する他の浅いウェル領域から電気的に分離されている半導体装置の製造方法であって、該浅いウェル領域を形成する前に、該浅いウェル領域を相互に分離する溝型分離構造及びフィールド酸化膜を形成する工程と、を包含した半導体装置の製造方法。
20. 半導体基板と、該半導体基板に形成された複数のトランジスタ素子と、該複数のトランジスタ素子を分離する溝型素子分離構造を有する半導体装置であって、該溝型素子分離構は、該半導体基板に形成された溝と、該溝の内壁に形成された絶縁層と、該溝の内部に埋め込まれたシリコンとを有しており、該溝の開口部のエッジにおいてバーズビークを持つフィールド酸化膜が該溝の上部に形成されている、半導体装置。
21. 前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層よりも下方に位置する第２導電型の第２半導体層とを含んでおり、前記溝の底部は、該半導体基板の表面から該第２半導体層の途中にまで達しており、該溝の底部近傍には、第２導電型不純物が他の部分よりも高濃度に拡散された高濃度領域が形成されている請求項２０に記載の半導体装置。
22. 前記高濃度領域における前記第２導電型不純物の濃度が、１×１０¹⁸／ｃｍ³〜１×１０¹⁹／ｃｍ³の範囲内にある、請求項２１に記載の半導体装置。
23. 半導体基板に形成された複数のトランジスタ素子と、該複数のトランジスタ素子を分離する素子分離構造を有する半導体装置の製造方法であって、該半導体基板に溝を形成する工程と、該溝の内壁に絶縁層を形成する工程と、該溝内に多結晶シリコンを埋め込む工程と、素子領域を選択的に覆う耐酸化マスクを形成する工程と、該溝内に埋め込まれたシリコンの表面と該半導体基板の露出表面とを同時に酸化して、溝及びフィールド酸化膜を含む素子分離構造を形成する工程と、を包含する半導体装置の製造方法。
24. 前記溝を形成する工程は、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、該シリコン酸化膜上に第１のシリコン窒化膜を堆積する工程と、該溝を形成すべき領域に位置する第１のシリコン窒化膜、第１のシリコン酸化膜、及び半導体基板を順次エッチングし、該溝を形成する工程と、を含んでいる、請求項２３に記載の半導体装置の製造方法。
25. 前記溝の内壁に絶縁層を形成する工程は、第２のシリコン酸化膜を該溝の内壁に形成する工程を含む、請求項２４に記載の半導体装置の製造方法。
26. 前記溝内に多結晶シリコンを埋め込む工程は、該溝を埋めるように多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜をエッチバックする工程を含んでいる、請求項２５に記載の半導体装置の製造方法。
27. 前記耐酸化マスクを形成する工程は、前記半導体基板のフィールド領域に位置する前記第１のシリコン窒化膜を選択的に除去することによって、該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項２６に記載の半導体装置の製造方法。
28. 前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項２４に記載の半導体装置の製造方法。
29. 前記素子分離構造を形成する工程においては、前記熱酸化によって、前記第２のシリコン窒化膜が第３の酸化膜に変化させられる、請求項２８に記載の半導体装置の製造方法。
30. 前記溝を形成する工程は、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、該シリコン酸化膜上に第１のシリコン窒化膜を堆積する工程と、該第１のシリコン窒化膜上に第２のシリコン酸化膜を堆積する工程と、該溝を形成すべき領域に位置する、第２のシリコン酸化膜、第１のシリコン窒化膜、第１のシリコン酸化膜、及び半導体基板を順次エッチングする工程とを含んでいる、請求項２３に記載の半導体装置の製造方法。
31. 前記耐酸化マスクを形成する工程は、前記第２のシリコン酸化膜を除去する工程と、前記半導体基板のフィールド領域に位置する前記第１のシリコン窒化膜を選択的に除去することによって、該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項３０に記載の半導体装置の製造方法。
32. 前記耐酸化マスクを形成する工程は、前記第２のシリコン酸化膜を除去する工程と、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項３０に記載の半導体装置の製造方法。
33. 前記耐酸化マスクを形成する工程は、前記半導体基板のフィールド領域に位置する前記第２のシリコン酸化膜及び前記第１シリコン窒化膜を選択的に除去することによって、該第２のシリコン酸化膜及び該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項３０に記載の半導体装置の製造方法。
34. 前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第２のシリコン窒化膜、前記第２のシリコン酸化膜及び前記第１のシリコン窒化膜を選択的に除去することによって、該第２のシリコン窒化膜、該第２のシリコン酸化膜及び該第１のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項３０に記載の半導体装置の製造方法。
35. 前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、該溝内に多結晶シリコンを埋め込む工程で、該第３のシリコン酸化膜のうち、該溝以外の領域に位置する部分をエッチングする、請求項２５に記載の半導体装置の製造方法。
36. 前記耐酸化マスクを形成する工程は、前記第３のシリコン酸化膜をエッチングする工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該第１及び第２のシリコン窒化膜を選択的に除去することによって、該第１及び第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項３５に記載の半導体装置の製造方法。
37. 前記素子分離構造を形成する工程においては、前記熱酸化によって、前記第２のシリコン窒化膜が第４の酸化膜に変化させられる、請求項２８に記載の半導体装置の製造方法。
38. 前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、前記耐酸化マスクを形成する工程は、該溝内に多結晶シリコンを埋め込む工程の後であって、前記素子分離構造を形成する工程の前に、該第３のシリコン酸化膜及び該第１のシリコン窒化膜のうち、前記半導体基板のフィールド領域に位置する部分をエッチングする、請求項２５に記載の半導体装置の製造方法。
39. 前記第２のシリコン酸化膜の形成後であって、前記溝内に多結晶シリコンを埋め込む工程の前に、前記第１のシリコン窒化膜及び該溝内に形成された該第２のシリコン酸化膜を覆うように、第３のシリコン酸化膜を堆積する工程を包含し、前記耐酸化マスクを形成する工程は、前記溝内に多結晶シリコンを埋め込む工程の後に、第２のシリコン窒化膜を堆積する工程と、前記半導体基板のフィールド領域に位置する該２のシリコン窒化膜、該第３のシリコン膜及び該第２のシリコン窒化膜を選択的に除去することによって、該２のシリコン窒化膜、該第３のシリコン膜及び該第２のシリコン窒化膜の残された部分から該耐酸化マスクを形成する工程を含む、請求項２５に記載の半導体装置の製造方法。
40. 前記半導体基板に溝を形成する工程と該溝内に多結晶シリコンを埋め込む工程との間に、該溝の底部に不純物イオンを注入する工程を包含する、請求項２６に記載の半導体装置の製造方法。
41. 半導体基板内に形成された第１導電型の深いウェル領域と、該深いウェル領域内に形成された、少なくとも一つの第２導電型の浅いウェル領域と、該浅いウェル領域内に形成された第１導電型のソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、を備えた電界効果トランジスタ素子であって、該ゲート電極が該浅いウェル領域と電気的に接続されている電界効果型トランジスタ素子。

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