JP2013247383A - 半導体集積回路 - Google Patents

Abstract

【課題】 信号線の配線抵抗が高い場合にも、保持回路の駆動能力を下げることなく、信号を信号線に伝達する。
【解決手段】 半導体集積回路は、所定の論理レベルの信号を信号線に出力する複数の出力回路と、信号線に間隔を置いて接続され、信号線に伝達される論理レベルを保持する複数の保持回路と、信号線を介して各出力回路から出力される信号を受ける受信回路とを有している。
【選択図】 図１

Description

本発明は、半導体集積回路に関する。

一般に、半導体集積回路は、複数の回路から出力されるデータ等の信号を伝達するバスを有している。そして、バス上に伝達される信号の論理レベルが隣接する信号線に伝達される信号ノイズにより反転することを防止するために、バス上の論理レベルを保持する保持回路がバスに接続される。例えば、半導体集積回路は、バスに直接接続される第１バスホルダ回路と、スイッチトランジスタを介してバスに接続される複数の第２バスホルダ回路とを有している（例えば、特許文献１参照。）。

また、半導体集積回路は、複数に区画されたバスの間に挿入されるラッチ回路を有している（例えば、特許文献２参照。）。あるいは、半導体集積回路は、バスと接地線との間に配置され、ロウレベルのデータ信号が出力回路からバスに出力されるときに、バスの電圧レベルの低下に応じてオンするトランジスタを有している。（例えば、特許文献３参照。）。

特開２００５−３５２５４２号公報 特開平８−１２３５９１号公報 特開平１１−１６７４４５号公報

近時、半導体集積回路の素子構造の微細化に伴い、配線幅は細くなる傾向にあり、半導体集積回路のチップサイズの大型化あるいはマクロサイズの大型化に伴い、バス等の信号線の配線は長くなる傾向にある。これにより、信号線の配線抵抗は上昇する傾向にある。配線抵抗が高い場合、信号線に供給される信号は伝達されにくくなるため、保持回路の駆動能力を下げることが望ましい。しかしながら、保持回路の駆動能力を小さくすると、信号線上に伝達される信号のノイズ耐性は悪化する。

一側面によれば、本発明の目的は、信号線の配線抵抗が高い場合にも、保持回路の駆動能力を下げることなく、信号を信号線に伝達することである。

本発明の一形態では、半導体集積回路は、所定の論理レベルの信号を信号線に出力する複数の出力回路と、信号線に間隔を置いて接続され、信号線に伝達される論理レベルを保持する複数の保持回路と、信号線を介して各出力回路から出力される信号を受ける受信回路とを有している。

信号線に伝達される論理レベルを複数の保持回路により保持することで、信号線の配線抵抗が高い場合にも、保持回路の駆動能力を下げることなく、信号を信号線に伝達できる。

一実施形態における半導体集積回路の例を示している。 図１に示した信号線がロウレベルからハイレベルに変化する場合の等価回路の例を示している。 半導体集積回路の別の例を示している。 図３に示した信号線がロウレベルからハイレベルに変化する場合の等価回路の例を示している。 図１および図３に示した半導体集積回路の動作の例を示している。 図１および図３に示した半導体集積回路において、信号線の配線抵抗とＣＭＯＳインバータのオン抵抗を変化させたときの動作の可否の例を示している。 別の実施形態における半導体集積回路の例を示している。 図７に示した信号線がハイレベルからロウレベルに変化する場合の等価回路の例を示している。 半導体集積回路の別の例を示している。 図９に示した信号線がハイレベルからロウレベルに変化する場合の等価回路の例を示している。 図７および図９に示した半導体集積回路の動作の例を示している。 図７および図９に示した半導体集積回路において、信号線の配線抵抗とｐＭＯＳトランジスタＰ８、Ｐ１１のオン抵抗を変化させたときの動作の可否の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。

以下、図面を用いて実施形態を説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。信号線に伝達される信号には、信号名と同じ符号を使用する。

図１は、一実施形態における半導体集積回路の例を示している。半導体集積回路ＳＥＭ１は、複数の出力回路ＯＵＴ（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５）、信号線ＳＬ、複数の保持回路ＨＬＤ（ＨＬＤ１、ＨＤＬ２）および受信回路ＲＣＶを有している。例えば、信号線ＳＬは、複数の信号線が互いに隣接して配線されるバスの中の信号線の１つであり、図１では、他の信号線と区別するために太線で示している。

各出力回路ＯＵＴ（ＯＵＴ１−ＯＵＴ５）は、出力バッファＯＢ（ＯＢ１−ＯＢ５）をそれぞれ有している。出力バッファＯＢ１−ＯＢ５は、互いに同様または同一の回路である。出力バッファＯＢは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２を有している。ｐＭＯＳトランジスタＰ１のゲートは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）の論理を反転した信号を受け、ｎＭＯＳトランジスタＮ２のゲートは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）を受けている。ｐＭＯＳトランジスタＰ２のゲートおよびｎＭＯＳトランジスタＮ１のゲートは、信号／ＤＴ（／ＤＴ１−／ＤＴ５）を受けている。

各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がハイレベルのときにアクティブ状態になり、信号／ＤＴ（／ＤＴ１−／ＤＴ５）の論理を反転した信号ＤＴ（ＤＴ１−ＤＴ５）を信号線ＳＬに出力する。各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がロウレベルの期間にインアクティブ状態になり、信号ＤＴ（ＤＴ１−ＤＴ５）の出力を禁止し、出力ノードＤＴ（ＤＴ１−ＤＴ５）をフローティング状態に設定する。

例えば、出力回路ＯＵＴ１−ＯＵＴ５の動作を制御する制御回路は、イネーブル信号ＥＮ１−ＥＮ５のうちの１つをハイレベルに設定し、他のイネーブル信号ＥＮをロウレベルに設定する。これにより、半導体集積回路ＳＥＭ１の動作時に、出力回路ＯＵＴ１−ＯＵＴ５の１つが、信号ＤＴを信号線ＳＬに出力し、信号ＤＴ１−ＤＴ５の信号線ＳＬ上での衝突が防止される。

信号線ＳＬは、出力回路ＯＵＴ１−ＯＵＴ５に共通の信号線として機能する。例えば、信号ＤＴ１−ＤＴ５は、共通バスに伝達されるデータ信号またはアドレス信号等のバス信号である。例えば、出力回路ＯＵＴ１−ＯＵＴ５による信号線ＳＬをハイレベルに駆動する能力は互いに等しく、出力回路ＯＵＴ１−ＯＵＴ５による信号線ＳＬをロウレベルに駆動する能力は互いに等しい。

保持回路ＨＬＤ１、ＨＬＤ２は、互いに同様または同一の回路である。各保持回路ＨＬＤ１、ＨＬＤ２は、一方の出力が他方の入力に接続された一対のＣＭＯＳインバータＩＶ１、ＩＶ２を有している。すなわち、ＣＭＯＳインバータＩＶ１の出力は、ＣＭＯＳインバータＩＶ２の入力に接続されている。ＣＭＯＳインバータＩＶ２の出力は、信号線ＳＬおよびＣＭＯＳインバータＩＶ１の入力に接続されている。

保持回路ＨＬＤ１、ＨＬＤ２の入出力ノードＩＯ１、ＩＯ２は、信号線ＳＬ上に所定の間隔で設けられる接続ノードＮＤ１、ＮＤ２にそれぞれ接続されている。例えば、信号線ＳＬの一端Ｅ１から接続ノードＮＤ１までの長さＬ１と、接続ノードＮＤ１から接続ノードＮＤ２までの長さＬ２と、接続ノードＮＤ２から信号線ＳＬの他端Ｅ２までの長さＬ３とは、互いに等しい。換言すれば、保持回路ＨＬＤ１、ＨＬＤ２は、信号線ＳＬ上に等間隔に接続されている。なお、３つ以上の保持回路ＨＬＤが信号線ＳＬに接続されてもよく、この場合にも、保持回路ＨＬＤは、信号線ＳＬ上に等間隔に接続されることが望ましい。

ＣＭＯＳインバータＩＶ１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３を有している。ＣＭＯＳインバータＩＶ２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ４およびｎＭＯＳトランジスタＮ４を有している。

各保持回路ＨＬＤ１、ＨＬＤ２は、各出力回路ＯＵＴから信号線ＳＬに伝達される信号ＤＴ（ＤＴ１−ＤＴ５のいずれか）の論理レベルをラッチするラッチとして動作する。例えば、各保持回路ＨＬＤは、入出力ノードＩＯ（ＩＯ１、ＩＯ２）が電源電圧ＶＤＤの半分（ＶＤＤ／２）より高くなったときにハイレベルをラッチし、入出力ノードＩＯがＶＤＤ／２より低くなったときにロウレベルをラッチする。すなわち、各保持回路ＨＬＤ１、ＨＬＤ２の入力論理しきい値は、ＶＤＤ／２である。なお、各保持回路ＨＬＤ１、ＨＬＤ２の入力論理しきい値は、ＶＤＤ／２以外の同じ値に設定されてもよい。

例えば、出力回路ＯＵＴが信号線ＳＬの論理レベルと逆の論理レベルの信号ＤＴを出力する場合、信号線ＳＬの電圧の変化は、信号ＤＴを出力する出力回路ＯＵＴに近い保持回路ＨＬＤほど早く伝達される。このため、例えば、出力回路ＯＵＴ１が信号ＤＴ１を出力する場合、信号ＤＴ１の論理レベルは、保持回路ＨＬＤ１、ＨＬＤ２に順にラッチされる。出力回路ＯＵＴ５が信号ＤＴ５を出力する場合、信号ＤＴ５の論理レベルは、保持回路ＨＬＤ２、ＨＬＤ１に順にラッチされる。

出力回路ＯＵＴが信号ＤＴの出力を停止した後、保持回路ＨＬＤ１、ＨＬＤ２は、ラッチしている信号ＤＴの論理レベルを保持する。保持回路ＨＬＤ１、ＨＬＤ２は、キーパー回路とも称され、信号線ＳＬをハイレベルまたはロウレベルに維持する機能を有している。保持回路ＨＬＤ１、ＨＬＤ２により、信号線ＳＬは、出力回路ＯＵＴにより信号線ＳＬが駆動されない期間にも所定の電圧に設定される。これにより、信号線ＳＬに隣接する配線（信号線や電圧線）の電圧レベルが変化するときにも、信号線ＳＬに発生するノイズを抑制できる。

受信回路ＲＣＶは、例えば、信号線ＳＬの一端Ｅ１に接続され、信号線ＳＬを介して各出力回路ＯＵＴ１−ＯＵＴ５から出力される信号ＤＴ１−ＤＴ５の論理レベルを受け、受けた信号ＤＴ１−ＤＴ５の論理レベルを出力信号ＤＯＵＴとして後続の回路または出力端子に出力する。なお、受信回路ＲＣＶの入力は、信号線ＳＬの一端Ｅ１以外の位置に接続されてもよい。

図２は、図１に示した信号線ＳＬがロウレベルからハイレベルに変化する場合の等価回路の例を示している。この例では、保持回路ＨＬＤ１、ＨＬＤ２がロウレベル（Ｌ）を保持し、信号線ＳＬがロウレベル（Ｌ）に設定されている状態で、出力回路ＯＵＴ５から信号線ＳＬにハイレベル（Ｈ）が出力される。他の出力回路ＯＵＴ１−ＯＵＴ４は、出力ノードＤＴ１−ＤＴ４をフローティング状態に設定している。

状態Ａは、出力回路ＯＵＴ５が信号線ＳＬにハイレベルの出力を開始したときの等価回路を示している。状態Ｂは、出力回路ＯＵＴ５から信号線ＳＬへのハイレベルの出力により、接続ノードＮＤ２の電圧がＶＤＤ／２より高くなり、保持回路ＨＬＤ２がハイレベルのラッチ状態に変化したときの等価回路を示している。

状態Ａおよび状態Ｂにおいて、ロウレベルを保持する保持回路ＨＬＤ１では、図１に示したＣＭＯＳインバータＩＶ２のｎＭＯＳトランジスタＮ４はオンされており、入出力ノードＩＯ１は、ｎＭＯＳトランジスタＮ４を介して接地線ＶＳＳに接続される。このため、保持回路ＨＬＤ１の等価回路は、ｎＭＯＳトランジスタＮ４のオン抵抗である抵抗２Ｒａで表される。

状態Ａにおいて、ロウレベルを保持する保持回路ＨＬＤ２の等価回路は、保持回路ＨＬＤ１の等価回路と同様に、ｎＭＯＳトランジスタＮ４のオン抵抗である抵抗２Ｒａで表される。一方、状態Ｂにおいて、ハイレベルを保持する保持回路ＨＬＤ２では、ＣＭＯＳインバータＩＶ２のｐＭＯＳトランジスタＰ４はオンされており、入出力ノードＩＯ２は、ｐＭＯＳトランジスタＰ４を介して電源線ＶＤＤに接続される。このため、保持回路ＨＬＤ２の等価回路は、ｐＭＯＳトランジスタＰ４のオン抵抗である抵抗２Ｒａで表される。なお、この実施形態では、説明を分かりやすくするために、ｎＭＯＳトランジスタＮ４のオン抵抗とｐＭＯＳトランジスタＰ４のオン抵抗が互いに等しいとする。

信号線ＳＬは、図１に示した接続ノードＮＤ１、ＮＤ２により３等分される。このため、信号線ＳＬ全体の配線抵抗がＲｂのとき、長さＬ２、Ｌ３の信号線ＳＬの配線抵抗は、それぞれＲｂ／３である。

状態Ａおよび状態Ｂにおいて、出力回路ＯＵＴ５が信号線ＳＬにハイレベルを出力する場合、図１に示したｐＭＯＳトランジスタＰ１、Ｐ２はオンされ、出力回路ＯＵＴ５の出力ノードＤＴ５は、ｐＭＯＳトランジスタＰ１、Ｐ２を介して電源線ＶＤＤに接続される。このため、出力回路ＯＵＴ５の等価回路は、ｐＭＯＳトランジスタＰ１、Ｐ２のオン抵抗の和である抵抗Ｒｃで表される。

状態Ａにおいて、出力回路ＯＵＴ５により信号線ＳＬがハイレベルに駆動され、保持回路ＨＬＤ２の入出力ノードＩＯ２の電圧がＶＤＤ／２より高くなるとき、保持回路ＨＬＤ２は、ハイレベルをラッチする。信号線ＳＬの長さＬ２に対応する抵抗Ｒｂ／３と、保持回路ＨＬＤ２、ＨＬＤ１のオン抵抗２Ｒａとによる合成抵抗をＺとする。接続ノードＮＤ２の電圧は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される抵抗Ｒｃ、Ｒｂ／３、Ｚの分圧により求められるため、接続ノードＮＤ２の電圧がＶＤＤ／２より高くなる条件は式（１）により示される。
0.5VDD＜VDD（Z／(Rc＋Rb／3＋Z)） ‥‥（１）
出力回路ＯＵＴ５から出力されるハイレベルを、保持回路ＨＬＤ２がラッチする条件は、式（１）を変形して式（２）により示される。
Rb＋3Rc＜3Z ‥‥（２）
合成抵抗Ｚは、直列に接続された抵抗Ｒｂ／３、２Ｒａと、抵抗２Ｒａとの並列接続であり、式（３）により示される。
Z＝1／(1／2Ra＋(1／(2Ra＋Rb／3))) ‥‥（３）
式（３）を式（２）に代入し、保持回路ＨＬＤ２がハイレベルをラッチする条件を求めると式（４）になる。
-36Ra^２＋6RaRb＋36RaRc＋Rb^２＋3RbRc＜０ ‥‥（４）
一方、状態Ｂにおいて、出力回路ＯＵＴ５により信号線ＳＬがハイレベルに駆動され、出力回路ＯＵＴ５から相対的に遠い接続ノードＮＤ１がＶＤＤ／２より高くなるとき、保持回路ＨＬＤ１は、ハイレベルをラッチする。なお、状態Ｂでは、保持回路ＨＬＤ２は、ハイレベルをラッチしており、出力回路ＯＵＴ５とともに、信号線ＳＬにハイレベルを出力する。このため、保持回路ＨＬＤ２は、保持回路ＨＬＤ１のラッチ状態をハイレベルにするための補助回路として機能する。

出力回路ＯＵＴ５の抵抗Ｒｃと、信号線ＳＬの長さＬ３に対応する抵抗Ｒｂ／３と、保持回路ＨＬＤ２のｐＭＯＳトランジスタＰ４のオン抵抗２Ｒａとによる合成抵抗をＹとする。接続ノードＮＤ１の電圧は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される抵抗Ｙ、Ｒｂ／３、２Ｒａの分圧により求められ、接続ノードＮＤ１の電圧がＶＤＤ／２より高くなる条件は式（５）により示される。
0.5VDD＜VDD（2Ra／(Y＋Rb／3＋2Ra)） ‥‥（５）
出力回路ＯＵＴ５により出力されるハイレベルを、保持回路ＨＬＤ１がラッチする条件は、式（５）を変形して式（６）により示される。
Rb＋3Y＜6Ra ‥‥（６）
合成抵抗Ｙは、直列に接続された抵抗Ｒｃ、Ｒｂ／３と、抵抗２Ｒａとの並列接続であり、式（７）により示される。
Y＝1／(1／2Ra＋(1／(Rc＋Rb／3))) ‥‥（７）
式（７）を式（６）に代入し、保持回路ＨＬＤ１がハイレベルをラッチする条件を求めると式（８）になる。
-36Ra^２＋6RaRb＋3RbRc＋Rb^２＜０ ‥‥（８）
なお、信号線ＳＬがハイレベルからロウレベルに変化する場合の等価回路は、図２の符号ＶＤＤと符号ＶＳＳとを入れ換えればよい。この場合、状態Ａにおいて、ハイレベルの接続ノードＮＤ２がＶＤＤ／２より低くなると、保持回路ＨＬＤ２はロウレベルをラッチする。状態Ｂにおいて、ハイレベルの接続ノードＮＤ１がＶＤＤ／２より低くなると、保持回路ＨＬＤ１はロウレベルをラッチする。状態Ａにおいて、保持回路ＨＬＤ２がハイレベルをラッチする条件は、式（４）と同じであり、状態Ｂにおいて、保持回路ＨＬＤ１がハイレベルをラッチする条件は、式（８）と同じである。

図３は、半導体集積回路の別の例を示している。図１と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、図３に示す半導体集積回路ＳＥＭ２は、信号線ＳＬの中間点である接続ノードＮＤ３に１つの保持回路ＨＬＤ３が接続されている。このため、信号線ＳＬの一端Ｅ１から接続ノードＮＤ３までの長さＬ４と、接続ノードＮＤ３から信号線ＳＬの他端Ｅ２までの長さＬ５とは、互いに等しい。

半導体集積回路ＳＥＭ２は、信号線ＳＬに接続される保持回路ＨＬＤ３の種類、数および位置が異なることを除き、図１に示した半導体集積回路ＳＥＭ１と同様である。例えば、半導体集積回路ＳＥＭ２は、図１と同様または同一の出力回路ＯＵＴ１−ＯＵＴ５と、図１と同様または同一の信号線ＳＬと、図１と同様または同一の受信回路ＲＣＶとを有している。例えば、信号線ＳＬは、図１に示した信号線ＳＬと同じ長さ、同じ負荷容量を有している。

保持回路ＨＬＤ３は、一方の出力が他方の入力に接続された一対のＣＭＯＳインバータＩＶ３、ＩＶ４を有している。ＣＭＯＳインバータＩＶ３の出力は、ＣＭＯＳインバータＩＶ４の入力に接続されている。ＣＭＯＳインバータＩＶ４の出力は、信号線ＳＬおよびＣＭＯＳインバータＩＶ３の入力に接続されている。

ＣＭＯＳインバータＩＶ３は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ５およびｎＭＯＳトランジスタＮ５を有している。ＣＭＯＳインバータＩＶ４は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ６およびｎＭＯＳトランジスタＮ６を有している。保持回路ＨＬＤ３は、各出力回路ＯＵＴから信号線ＳＬに伝達される信号ＤＴ（ＤＴ１−ＤＴ５のいずれか）の論理レベルをラッチする。

例えば、保持回路ＨＬＤ３の駆動能力は、図１に示した各保持回路ＨＬＤ１、ＨＬＤ２の駆動能力の２倍に設定されている。すなわち、ｐＭＯＳトランジスタＰ６のオン抵抗は、図１に示したｐＭＯＳトランジスタＰ４のオン抵抗の半分であり、ｎＭＯＳトランジスタＮ６のオン抵抗は、図１に示したｎＭＯＳトランジスタＮ４のオン抵抗の半分である。

図４は、図３に示した信号線ＳＬがロウレベルからハイレベルに変化する場合の等価回路の例を示している。図２と同様の状態については、詳細な説明は省略する。この例では、保持回路ＨＬＤ３がロウレベル（Ｌ）を保持し、信号線ＳＬがロウレベル（Ｌ）に設定されている状態で、出力回路ＯＵＴ５から出力ノードＤＴ５にハイレベル（Ｈ）が出力される。他の出力回路ＯＵＴ１−ＯＵＴ４は、出力ノードＤＴ１−ＤＴ４をフローティング状態に設定している。

信号線ＳＬは、図３に示した接続ノードＮＤ３により２等分される。このため、信号線ＳＬ全体の配線抵抗の値が、図２と同様にＲｂのとき、長さＬ５の信号線ＳＬの配線抵抗はＲｂ／２である。出力回路ＯＵＴ５に示す抵抗Ｒｃは、図２と同様に、出力回路ＯＵＴ５に含まれるｐＭＯＳトランジスタＰ１、Ｐ２のオン抵抗の和を示している。

ロウレベルを保持する保持回路ＨＬＤ３では、図３に示したＣＭＯＳインバータＩＶ４のｎＭＯＳトランジスタＮ６はオンされており、入出力ノードＩＯ３は、ｎＭＯＳトランジスタＮ６を介して接地線ＶＳＳに接続される。このため、保持回路ＨＬＤ３の等価回路は、ｎＭＯＳトランジスタＮ６のオン抵抗である抵抗Ｒａで表される。この例では、説明を分かりやすくするために、ｎＭＯＳトランジスタＮ６のオン抵抗とｐＭＯＳトランジスタＰ６のオン抵抗は互いに等しいとする。

出力回路ＯＵＴ５により信号線ＳＬがハイレベルに駆動され、保持回路ＨＬＤ３の入出力ノードＩＯ３の電圧がＶＤＤ／２より高くなるときに、保持回路ＨＬＤ３は、ハイレベルをラッチする。接続ノードＮＤ３の電圧は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される抵抗Ｒｃ、Ｒｂ／２、Ｒａの分圧により求められるため、接続ノードＮＤ３の電圧がＶＤＤ／２より高くなる条件は、式（９）により示される。
0.5VDD＜VDD（Ra／(Rc＋Rb／2＋Ra)） ‥‥（９）
出力回路ＯＵＴ５から出力されるハイレベルを、保持回路ＨＬＤ３がラッチする条件は、式（９）を変形して式（１０）により示される。
Rb＋2Rc−2Ra＜０ ‥‥（１０）
なお、信号線ＳＬがハイレベルからロウレベルに変化する場合の等価回路は、図４の符号ＶＤＤと符号ＶＳＳとを入れ換えればよい。この場合、ハイレベルの接続ノードＮＤ１がＶＤＤ／２より低くなると、保持回路ＨＬＤ３はロウレベルをラッチする。保持回路ＨＬＤ３がハイレベルをラッチする条件は、式（１０）と同じである。

図５は、図１および図３に示した半導体集積回路ＳＥＭ１、ＳＥＭ２の動作の例を示している。なお、図５では、出力回路ＯＵＴ５の動作を示しているが、出力回路ＯＵＴ１−ＯＵＴ４の動作も図５と同様である。出力回路ＯＵＴ５が動作する期間、出力回路ＯＵＴ１−ＯＵＴ４は、ロウレベルＬのイネーブル信号ＥＮ１−ＥＮ４をそれぞれ受け、動作を停止している。

例えば、出力回路ＯＵＴ５が信号線ＳＬにロウレベルの信号ＤＴ５を出力する場合、信号／ＤＴ５がハイレベルに設定された後、イネーブル信号ＥＮ５がハイレベルに設定される（図５（ａ））。出力回路ＯＵＴ５が信号線ＳＬにハイレベルの信号ＤＴ５を出力する場合、信号／ＤＴ５がロウレベルに設定された後、イネーブル信号ＥＮ５がハイレベルに設定される（図５（ｂ））。

イネーブル信号ＥＮ５がハイレベルの期間、出力回路ＯＵＴ５は、信号／ＤＴ５の論理レベルを反転し、信号ＤＴ５として出力する（図５（ｃ、ｄ））。イネーブル信号ＥＮ５がロウレベルの期間、出力回路ＯＵＴ５は、図１に示したｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ２をオフし、出力ノードＤＴ５をフローティング状態ＦＬＴに設定する（図５（ｅ、ｆ、ｇ））。信号線ＳＬのレベルは、出力回路ＯＵＴ５がロウレベルの信号ＤＴ５を出力するときにロウレベルに変化し、出力回路ＯＵＴ５がハイレベルの信号ＤＴ５を出力するときにハイレベルに変化する（図５（ｈ、ｉ））。

信号線ＳＬの論理レベルは、出力回路ＯＵＴ５に近い保持回路ＨＬＤ２、ＨＬＤ１に順にラッチされる。保持回路ＨＬＤ２、ＨＬＤ１に論理レベルがラッチされた後、出力回路ＯＵＴ５は、ロウレベルのイネーブル信号ＥＮ５に応答して信号ＤＴ５の出力を停止する。保持回路ＨＬＤ２、ＨＬＤ１に論理レベルがラッチされているため、出力回路ＯＵＴ５が信号Ｄ１の出力を停止した後も、保持回路ＨＬＤ２、ＨＬＤ１により信号線ＳＬの論理レベルは保持される。これにより、信号線ＳＬに隣接する配線の電圧変化により、信号線ＳＬに隣接する配線（信号線や電圧線）の電圧レベルが変化するときにも、信号線ＳＬに発生するノイズを抑制できる。

信号線ＳＬに示した一点鎖線は、保持回路ＨＬＤ１、ＨＬＤ２によるラッチ動作が正常にできないときの波形（すなわち、誤動作）を示している。例えば、誤動作は、信号線ＳＬの配線抵抗が高く、保持回路ＨＬＤ１、ＨＬＤ２の入出力ノードＩＯ１、ＩＯ２に接続された接続ノードＮＤ１、ＮＤ２の電圧が変化しにくい場合に発生する。あるいは、誤動作は、出力回路ＯＵＴ５の信号線ＳＬに対する駆動能力が、相対的に低く、保持回路ＨＬＤ１、ＨＬＤ２の入出力ノードＩＯ１、ＩＯ２に接続された接続ノードＮＤ１、ＮＤ２の電圧が変化しにくい場合に発生する。さらに、誤動作は、保持回路ＨＬＤ１、ＨＬＤ２のＣＭＯＳインバータＩＶ２の駆動能力が、相対的に高く、保持回路ＨＬＤ１、ＨＬＤ２にラッチされている論理レベルを、出力回路ＯＵＴ５の駆動能力によって反転させることができないときに発生する。

ここで、電圧が変化しにくいとは、出力回路ＯＵＴ５が信号線ＳＬにロウレベルを出力するときに、接続ノードＮＤ１、ＮＤ２が保持回路ＨＬＤ１、ＨＬＤ２の入力論理しきい値より低い値に設定できないことを示す。同様に、電圧が変化しにくいとは、出力回路ＯＵＴ５がハイレベルを信号線ＳＬに出力するときに、接続ノードＮＤ１、ＮＤ２が保持回路ＨＬＤ１、ＨＬＤ２の入力論理しきい値より高い値に設定できないことを示す。このため、イネーブル信号ＥＮ５がハイレベルからロウレベルに変化し、出力回路ＯＵＴ５が信号ＤＴ５の信号線ＳＬへの出力を停止すると、信号線ＳＬは、保持回路ＨＬＤ１、ＨＬＤ２がラッチしている論理レベルに対応する電圧に戻る（図５（ｊ、ｋ））。

図６は、図１および図３に示した半導体集積回路ＳＥＭ１、ＳＥＭ２において、信号線ＳＬの配線抵抗とＣＭＯＳインバータＩＶ２、ＩＶ４のオン抵抗を変化させたときの動作の可否の例を示している。すなわち、図６は、出力回路ＯＵＴが出力する信号ＤＴにより、保持回路ＨＬＤ１、ＨＬＤ２または保持回路ＨＬＤ３により保持されている論理を反転させることができるか否かを示している。

この例では、図２および図４に示した出力回路ＯＵＴ５の抵抗Ｒｃ（ｐＭＯＳトランジスタＰ１、Ｐ２のオン抵抗）は、５００オームに設定される。信号線ＳＬの配線抵抗Ｒｂは、１０００オームから１００００オームまで１０００オーム刻みで変化させる。２つのＣＭＯＳインバータＩＶ２の並列接続によるオン抵抗ＲａまたはＣＭＯＳインバータＩＶ４のオン抵抗Ｒａは、それぞれ１０００オームから１００００オームまで１０００オーム刻みで変化させる。

半導体集積回路ＳＥＭ１では、オン抵抗Ｒａは、図２に示したように、信号線ＳＬに接続される保持回路ＨＬＤ１、ＨＬＤ２のオン抵抗２Ｒａの合成抵抗（オン抵抗２Ｒａの並列接続）である。半導体集積回路ＳＥＭ２では、オン抵抗Ｒａは、図４に示したように、信号線ＳＬに接続される保持回路ＨＬＤ３のオン抵抗Ｒａである。このため、図１の保持回路ＨＬＤ１、ＨＬＤ２による信号線ＳＬに対する駆動能力は、図１の保持回路ＨＬＤ２による信号線ＳＬに対する駆動能力と同等であり、信号線ＳＬのノイズ耐性は、互いに同等である。

なお、図１に示した半導体集積回路ＳＥＭ１において、信号線ＳＬにｎ個の保持回路ＨＬＤが分散して接続される場合、保持回路ＨＬＤの駆動能力は、図３に示した保持回路ＨＬＤ３の駆動能力のｎ分の１に設定されることが望ましい。換言すれば、ｎ個の保持回路ＨＬＤの各々のオン抵抗は、保持回路ＨＬＤ３のオン抵抗Ｒａのｎ倍に設定されることが望ましい。

信号線ＳＬに接続される保持回路ＨＬＤの数が増えるほど、出力回路ＯＵＴから保持回路ＨＬＤの１つまでの距離（すなわち、信号線ＳＬの配線抵抗）を小さくでき、保持回路ＨＬＤを反転しやすくなる。保持回路ＨＬＤは、信号ＤＴを出力する出力回路ＯＵＴに近い順に、連鎖的に論理を反転する。論理を反転した保持回路ＨＬＤは、出力回路ＯＵＴによる信号線ＳＬの駆動を補助する。したがって、信号線ＳＬに接続される保持回路ＨＬＤの数が増えるほど、信号線ＳＬの論理レベルを容易に反転できる。

図６に示す丸印は、半導体集積回路ＳＥＭ１において、出力回路ＯＵＴ（ＯＵＴ１−ＯＵＴ５のいずれか）による信号線ＳＬの駆動により、保持回路ＨＬＤ１、ＨＬＤ２にラッチされている論理レベルを両方とも反転できることを示している。換言すれば、丸印は、式（４）、式（８）の条件を両方満足することを示している。

例えば、丸印は、保持回路ＨＬＤ１、ＨＬＤ２がロウレベルをラッチしている場合に、出力回路ＯＵＴ５から出力されるハイレベルにより、保持回路ＨＬＤ１、ＨＬＤ２のラッチ状態をロウレベルからハイレベルに変化できることを示している。あるいは、丸印は、保持回路ＨＬＤ１、ＨＬＤ２がハイレベルをラッチしている場合に、出力回路ＯＵＴ５から出力されるロウレベルにより、保持回路ＨＬＤ１、ＨＬＤ２のラッチ状態をハイレベルからロウレベルに変化できることを示している。

図６に示すＸ印は、半導体集積回路ＳＥＭ１において、出力回路ＯＵＴ（ＯＵＴ１−ＯＵＴ５のいずれか）による信号線ＳＬの駆動により、保持回路ＨＬＤ１、ＨＬＤ２の少なくともいずれかにラッチされている論理レベルを反転できないことを示している。すなわち、Ｘ印は、式（４）、式（８）のいずれかの条件を満足できないことを示し、図５に一点鎖線で示した誤動作が発生する条件を示している。

例えば、Ｘ印は、保持回路ＨＬＤ１、ＨＬＤ２の少なくともいずれかがロウレベルをラッチしている場合に、出力回路ＯＵＴ５がハイレベルを出力しても、ロウレベルをラッチしている保持回路ＨＬＤのラッチ状態をハイレベルに変化できないことを示している。あるいは、保持回路ＨＬＤ１、ＨＬＤ２の少なくともいずれかがハイレベルをラッチしている場合に、出力回路ＯＵＴ５がロウレベルを出力しても、ハイレベルをラッチしている保持回路ＨＬＤのラッチ状態をロウレベルに変化できないことを示している。

図６に示す網掛けは、図３に示した半導体集積回路ＳＥＭ２が誤動作する条件を示している。すなわち、網掛けの領域は、半導体集積回路ＳＥＭ２において、式（１０）の条件を満足できないことを示し、図５に一点鎖線で示した誤動作が発生する条件を示している。網掛けの領域を除く丸印は、出力回路ＯＵＴ（ＯＵＴ１−ＯＵＴ５のいずれか）から出力される信号ＤＴにより、保持回路ＨＬＤ３にラッチされている論理レベルを反転でき、式（１０）の条件を満足できることを示している。

例えば、保持回路ＨＬＤ１、ＨＬＤ２における２つのＣＭＯＳインバータＩＶ２のオン抵抗２Ｒａが６０００オームで、合成抵抗が３０００オームの場合、半導体集積回路ＳＥＭ１は、信号線ＳＬの配線抵抗Ｒｂが９０００オーム以下であれば動作可能である。一方、半導体集積回路ＳＥＭ２におけるＣＭＯＳインバータＩＶ４のオン抵抗Ｒａが３０００オームの場合、半導体集積回路ＳＥＭ２は、信号線ＳＬの配線抵抗Ｒｂが４０００オーム以下でなければ動作しない。

また、半導体集積回路ＳＥＭ１における信号線ＳＬの配線抵抗Ｒｂが５０００オームの場合、２つのＣＭＯＳインバータＩＶ２の合成のオン抵抗Ｒａが２０００オーム以上であれば動作可能である。一方、半導体集積回路ＳＥＭ２における信号線ＳＬの配線抵抗Ｒｂが５０００オームの場合、ＣＭＯＳインバータＩＶ４のオン抵抗Ｒａが４０００オーム以上でなければ動作しない。

図６に示すように、半導体集積回路ＳＥＭ１は、半導体集積回路ＳＥＭ２に比べて信号線ＳＬの配線抵抗Ｒｂが高い場合にも動作可能であり、半導体集積回路ＳＥＭ２に比べてＣＭＯＳインバータＩＶ２のオン抵抗（合成抵抗）が低い場合にも動作可能である。すなわち、半導体集積回路ＳＥＭ１では、半導体集積回路ＳＥＭ２に比べて、保持回路ＨＬＤ１、ＨＬＤ２の動作マージンを大きくできる。

換言すれば、半導体集積回路ＳＥＭ１では、信号線ＳＬの配線抵抗が半導体集積回路ＳＥＭ２に比べて高い場合にも、出力回路ＯＵＴから出力される信号ＤＴを保持回路ＨＬＤ１、ＨＬＤ２にラッチ可能である。あるいは、半導体集積回路ＳＥＭ１では、保持回路ＨＬＤ１、ＨＬＤ２の駆動能力が半導体集積回路ＳＥＭ２の保持回路ＨＬＤ３に比べて大きい場合にも、出力回路ＯＵＴから出力される信号ＤＴを保持回路ＨＬＤ１、ＨＬＤ２にラッチ可能である。この際、保持回路ＨＬＤ１、ＨＬＤ２の駆動能力の合計を、半導体集積回路ＳＥＭ２の保持回路ＨＬＤ３に比べて増大可能であり、この場合、信号線ＳＬのノイズ耐性を向上できる。さらに、半導体集積回路ＳＥＭ１では、出力回路ＯＵＴの駆動能力が半導体集積回路ＳＥＭ２の駆動能力に比べて小さい場合にも、出力回路ＯＵＴから出力される信号ＤＴを保持回路ＨＬＤ１、ＨＬＤ２にラッチ可能である。

以上、この実施形態では、信号線ＳＬに間隔を置いて複数の保持回路ＨＬＤ１、ＨＬＤ２を接続することで、信号線ＳＬの配線抵抗が高い場合にも、信号ＤＴを信号線ＳＬに伝達でき、信号ＤＴを保持回路ＨＬＤ１、ＨＬＤ２に保持できる。信号線ＳＬの配線抵抗が高い場合にも、保持回路ＨＬＤ１、ＨＬＤ２の駆動能力を下げなくてよいため、信号線ＳＬのノイズ耐性が悪化することを防止できる。

図７は、別の実施形態における半導体集積回路の例を示している。図１と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体集積回路ＳＥＭ３は、複数の出力回路ＯＵＴ（ＯＵＴ６、ＯＵＴ７、ＯＵＴ８、ＯＵＴ９、ＯＵＴ１０）、信号線ＳＬ、複数の保持回路ＨＬＤ（ＨＬＤ４、ＨＤＬ５）、プリチャージ回路ＰＣおよび受信回路ＲＣＶを有している。

各出力回路ＯＵＴ（ＯＵＴ６−ＯＵＴ１０）は、出力バッファＯＢ（ＯＢ６−ＯＢ１０）をそれぞれ有している。出力バッファＯＢ６−ＯＢ１０は、互いに同様または同一の回路である。出力バッファＯＢは、信号ＤＴ（ＤＴ１−ＤＴ５）の出力ノードと接地線ＶＳＳとの間に直列に配置されたｎＭＯＳトランジスタＮ１、Ｎ２を有している。ｎＭＯＳトランジスタＮ１のゲートは、信号（／ＤＴ１−／ＤＴ５）を受け、ｎＭＯＳトランジスタＮ２のゲートは、イネーブル信号（ＥＮ１−ＥＮ５）を受けている。例えば、ｎＭＯＳトランジスタＮ１は、図１に示したｎＭＯＳトランジスタＮ１と同じまたは同様の駆動能力を有しており、ｎＭＯＳトランジスタＮ２は、図１に示したｎＭＯＳトランジスタＮ２と同じまたは同様の駆動能力を有している。

各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がハイレベルのときにアクティブ状態になり、ハイレベルの信号／ＤＴ（／ＤＴ１−／ＤＴ５）を受け、ロウレベルの信号ＤＴ（ＤＴ１−ＤＴ５）を信号線ＳＬに出力する。各出力バッファＯＢは、アクティブ状態中に、ロウレベルの信号／ＤＴ（／ＤＴ１−／ＤＴ５）を受けているとき、出力ノードＤＴ（ＤＴ１−ＤＴ５）をフローティング状態に設定する。

各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がロウレベルのときにインアクティブ状態になり、信号／ＤＴ（／ＤＴ１−／ＤＴ５）の論理レベルに拘わりなく出力ノードＤＴ（ＤＴ１−ＤＴ５）をフローティング状態に設定する。

保持回路ＨＬＤ４、ＨＬＤ５は、互いに同様または同一の回路である。各保持回路ＨＬＤ４、ＨＬＤ５は、ＣＭＯＳインバータＩＶ５およびｐＭＯＳトランジスタＰ８を有している。ＣＭＯＳインバータＩＶ５の出力は、ｐＭＯＳトランジスタＰ８のゲートに接続されている。ｐＭＯＳトランジスタＰ８のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＰ８のドレインは、信号線ＳＬおよびＣＭＯＳインバータＩＶ５の入力に接続されている。

ＣＭＯＳインバータＩＶ５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ７およびｎＭＯＳトランジスタＮ７を有している。例えば、ＣＭＯＳインバータＩＶ５の入力論理しきい値は、ＶＤＤ／２である。このため、ＣＭＯＳインバータＩＶ５は、信号線ＳＬに接続された入出力ノードＩＯ５の電圧がＶＤＤ／２より高いときにロウレベルを出力し、入出力ノードＩＯ５の電圧がＶＤＤ／２より低いときにハイレベルを出力する。なお、各保持回路ＨＬＤ１、ＨＬＤ２のＣＭＯＳインバータＩＶ５の入力論理しきい値は、ＶＤＤ／２以外の同じ値に設定されてもよい。

信号線ＳＬの電圧がＶＤＤ／２より高く、ＣＭＯＳインバータＩＶ５がロウレベルを出力する場合に、ｐＭＯＳトランジスタＰ８はオンし、入出力ノードＩＯ（ＩＯ４またはＩＯ５）を電源線ＶＤＤに接続する。ｐＭＯＳトランジスタＰ８がオンすると、ｎＭＯＳトランジスタＮ７がオンし、各保持回路ＨＬＤ４、ＨＬＤ５は、ハイレベルを保持する。すなわち、信号線ＳＬの電圧がＶＤＤ／２より高いとき、保持回路ＨＬＤ４、ＨＬＤ５は、信号線ＳＬのハイレベルをラッチするラッチ回路として機能する。ｐＭＯＳトランジスタＰ８は、ＣＭＯＳインバータＩＶ５がハイレベルを出力するときにオフし、ドレイン（すなわち、入出力ノードＩＯ４またはＩＯ５）をフローティング状態に設定する。

プリチャージ回路ＰＣは、ゲート、ソース、ドレインがプリチャージ信号線／ＰＲＥ、電源線ＶＤＤおよび信号線ＳＬにそれぞれ接続されたｐＭＯＳトランジスタＰ９を有している。プリチャージ回路ＰＣのｐＭＯＳトランジスタＰ９は、出力回路ＯＵＴ６−ＯＵＴ１０によりロウレベルの信号ＤＴ１−ＤＴ５が出力されない期間にオンし、信号線ＳＬを電源線ＶＤＤに接続する。また、プリチャージ回路ＰＣは、出力回路ＯＵＴ６−ＯＵＴ１０のいずれかによりロウレベルの信号ＤＴ１−ＤＴ５のいずれかが出力される期間にオフし、ドレインをフローティング状態に設定する。

プリチャージ回路ＰＣは、出力回路ＯＵＴにより信号ＤＴが出力されない期間に、ハイレベルを信号線ＳＬに出力し、出力回路ＯＵＴにより信号ＤＴが出力される期間に信号線ＳＬへのハイレベルの出力を停止する設定回路の一例である。

例えば、プリチャージ信号／ＰＲＥは、イネーブル信号ＥＮ１−ＥＮ５のオア論理を用いて生成される。そして、プリチャージ信号／ＰＲＥは、全てのイネーブル信号ＥＮ１−ＥＮ５がロウレベルの期間にロウレベルに設定され、イネーブル信号ＥＮ１−ＥＮ５のいずれかがハイレベルの期間にハイレベルに設定される。例えば、図７に示す信号線ＳＬは、図１に示した信号線ＳＬと同じ長さ、同じ負荷容量を有している。

受信回路ＲＣＶは、出力回路ＯＵＴ６−ＯＵＴ１０のいずれかによりロウレベルの信号ＤＴ（ＤＴ１−ＤＴ５のいずれか）が信号線ＳＬに出力されるときに、出力信号ＤＯＵＴをロウレベルに設定する。また、受信回路ＲＣＶは、出力回路ＯＵＴ６−ＯＵＴ１０の出力ノードＤＴ１−ＤＴ５がフローティング状態に設定され、信号線ＳＬがプリチャージ回路ＰＣによりハイレベルにプリチャージされている場合に、出力信号ＤＯＵＴをハイレベルに設定する。図７に示す受信回路ＲＣＶは、図１に示した受信回路ＲＣＶと同一または同様の回路である。

図８は、図７に示した信号線ＳＬがハイレベルからロウレベルに変化する場合の等価回路の例を示している。図２と同様の要素については、詳細な説明は省略する。

この例では、保持回路ＨＬＤ４、ＨＬＤ５がハイレベルを保持し、信号線ＳＬがハイレベルに設定されている状態で、出力回路ＯＵＴ１０から信号線ＳＬにロウレベルが出力される。他の出力回路ＯＵＴ６−ＯＵＴ９は、出力ノードＤＴ１−ＤＴ４をフローティング状態に設定している。出力回路ＯＵＴ１−ＯＵＴ５のいずれかがロウレベルを出力するとき、プリチャージ回路ＰＣのｐＭＯＳトランジスタＰ９はオフしている。このため、プリチャージ回路ＰＣは、等価回路に含まれない。

状態Ａは、出力回路ＯＵＴ１０が信号線ＳＬにロウレベルの出力を開始したときの等価回路を示している。状態Ｂは、出力回路ＯＵＴ１０から信号線ＳＬへのロウレベルの出力により、接続ノードＮＤ２の電圧がＶＤＤ／２より低くなり、保持回路ＨＬＤ５によるハイレベルのラッチ状態が解除されたときの等価回路を示している。図８では、保持回路ＨＬＤ５のラッチ状態の解除は、スイッチとして動作するｐＭＯＳトランジスタＰ８の開放状態（オフ状態）により示されている。保持回路ＨＬＤ５は、ラッチ状態の解除により、入出力ノードＩＯ５をフローティング状態ＦＬＴに設定する。

状態Ａおよび状態Ｂにおいて、出力回路ＯＵＴ１０が信号線ＳＬにロウレベルを出力する場合、図７に示したｎＭＯＳトランジスタＮ１、Ｎ２はオンされ、出力回路ＯＵＴ１０の出力ノードＤＴ５は、ｎＭＯＳトランジスタＮ１、Ｎ２を介して接地線ＶＳＳに接続される。このため、出力回路ＯＵＴ１０の等価回路は、ｎＭＯＳトランジスタＮ１、Ｎ２のオン抵抗の和である抵抗Ｒｃで表される。

状態Ａは、図２の状態Ａにおいて、符号ＶＤＤと符号ＶＳＳとを入れ換えた等価回路と同様である。このため、図８においても、接続ノードＮＤ２の電圧がＶＤＤ／２より低くなったときに、保持回路ＨＬＤ５のラッチ状態が解除される条件は、式（４）により示される。

一方、状態Ｂは、図２の状態Ｂにおいて、符号ＶＤＤと符号ＶＳＳとを入れ換え、さらに図２の保持回路ＨＬＤ２を信号線ＳＬから切り離した等価回路と同様である。図８に示す状態Ｂにおいて、接続ノードＮＤ１の電圧は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される抵抗２Ｒａ、２Ｒｂ／３、Ｒｃの分圧により求められ、接続ノードＮＤ１の電圧がＶＤＤ／２より低くなる条件は式（１１）により示される。
0.5VDD＞VDD((2Rb／3＋Rc)／(2Ra＋2Rb／3＋Rc)） ‥‥（１１）
出力回路ＯＵＴ５から出力されるロウレベルにより、保持回路ＨＬＤ４のラッチ状態が解除される条件は、式（１１）を変形して式（１２）により示される。
−6Ra＋2Rb＋3Rc＜０ ‥‥（１２）
図９は、半導体集積回路の別の例を示している。図３および図７と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図９に示す半導体集積回路ＳＥＭ２は、図３と同様に、信号線ＳＬの中間点である接続ノードＮＤ３に１つの保持回路ＨＬＤ６が接続されている。このため、信号線ＳＬの一端Ｅ１から接続ノードＮＤ３までの長さＬ４と、接続ノードＮＤ３から信号線ＳＬの他端Ｅ２までの長さＬ５とは、互いに等しい。

半導体集積回路ＳＥＭ４は、信号線ＳＬに接続される保持回路ＨＬＤ６の種類、数および位置が異なることを除き、図７に示した半導体集積回路ＳＥＭ３と同様である。例えば、半導体集積回路ＳＥＭ４は、図７と同様または同一の出力回路ＯＵＴ６−ＯＵＴ１０、図７と同様または同一の信号線ＳＬ、図７と同様または同一のプリチャージ回路ＰＣおよび図７と同様または同一の受信回路ＲＣＶを有している。例えば、信号線ＳＬは、図１および図７に示した信号線ＳＬと同じ長さ、同じ負荷容量を有している。

保持回路ＨＬＤ６は、ＣＭＯＳインバータＩＶ６およびｐＭＯＳトランジスタＰ１１を有している。ＣＭＯＳインバータＩＶ６の出力は、ｐＭＯＳトランジスタＰ１１のゲートに接続されている。ｐＭＯＳトランジスタＰ１１のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＰ１１のドレインは、信号線ＳＬおよびＣＭＯＳインバータＩＶ６の入力に接続されている。

ＣＭＯＳインバータＩＶ６は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ１０およびｎＭＯＳトランジスタＮ１０を有している。例えば、ＣＭＯＳインバータＩＶ６の入力論理しきい値は、ＶＤＤ／２である。このため、ＣＭＯＳインバータＩＶ６は、信号線ＳＬに接続された入出力ノードＩＯ６の電圧がＶＤＤ／２より高いときにロウレベルを出力し、入出力ノードＩＯ６の電圧がＶＤＤ／２より低いときにハイレベルを出力する。なお、ＣＭＯＳインバータＩＶ６の入力論理しきい値は、ＶＤＤ／２以外に設定されてもよい。

保持回路ＨＬＤ６は、図７に示した保持回路ＨＬＤ４、ＨＬＤ５と同様に、信号線ＳＬのハイレベルをラッチし、信号線ＳＬの電圧がＶＤＤ／２より低いときに、ラッチ状態を解除し、入出力ノードＩＯ６をフローティング状態に設定する。例えば、保持回路ＨＬＤ６のｐＭＯＳトランジスタＰ１１の駆動能力は、図７に示した各保持回路ＨＬＤ１、ＨＬＤ２のｐＭＯＳトランジスタＰ８の駆動能力の２倍である。すなわち、ｐＭＯＳトランジスタＰ１１のオン抵抗は、図７に示したｐＭＯＳトランジスタＰ８のオン抵抗の半分である。

図１０は、図９に示した信号線ＳＬがハイレベルからロウレベルに変化する場合の等価回路の例を示している。図８と同様の状態については、詳細な説明は省略する。この例では、保持回路ＨＬＤ６がハイレベル（Ｈ）を保持し、信号線ＳＬがハイレベル（Ｈ）に設定されている状態で、出力回路ＯＵＴ１０から出力ノードＤＴ５にロウレベル（Ｌ）が出力される。他の出力回路ＯＵＴ６−ＯＵＴ９は、出力ノードＤＴ１−ＤＴ４をフローティング状態に設定している。

出力回路ＯＵＴ１０に示す抵抗Ｒｃは、図８と同様に、出力回路ＯＵＴ１０に含まれるｎＭＯＳトランジスタＮ１、Ｎ２のオン抵抗の和を示している。信号線ＳＬは、図９に示した接続ノードＮＤ３により２等分される。このため、信号線ＳＬ全体の配線抵抗がＲｂのとき、長さＬ５の信号線ＳＬの配線抵抗はＲｂ／２である。

ハイレベルを保持する保持回路ＨＬＤ６では、図９に示したｐＭＯＳトランジスタＰ１１はオンされており、入出力ノードＩＯ６は、ｐＭＯＳトランジスタＰ１１を介して電源線ＶＤＤに接続される。このため、保持回路ＨＬＤ６の等価回路は、ｐＭＯＳトランジスタＰ１１のオン抵抗である抵抗Ｒａで表される。この例では、ｐＭＯＳトランジスタＰ１１のオン抵抗の値は、図３および図４に示したｎＭＯＳトランジスタＮ６のオン抵抗と同様または同一である。

出力回路ＯＵＴ１０により信号線ＳＬがロウレベルに駆動され、保持回路ＨＬＤ６の入出力ノードＩＯ６の電圧がＶＤＤ／２より低くなったときに、保持回路ＨＬＤ６は、ラッチ状態を解除し、入出力ノードＩＯ６をフローティング状態に設定する。保持回路ＨＬＤ６のラッチ状態が解除される直前の接続ノードＮＤ３の電圧は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される抵抗Ｒａ、Ｒｂ／２、Ｒｃの分圧により求められ、接続ノードＮＤ３の電圧がＶＤＤ／２より低くなる条件は、式（１３）により示される。
0.5VDD＞VDD((Rb／2＋Rc)／(Ra＋Rb／2＋Rc)） ‥‥（１３）
出力回路ＯＵＴ１０から出力されるロウレベルにより、保持回路ＨＬＤ６のラッチ状態が解除される条件は、式（１３）を変形すると、式（１０）と同じになる。

図１１は、図７および図９に示した半導体集積回路ＳＥＭ３、ＳＥＭ４の動作の例を示している。なお、図１１では、出力回路ＯＵＴ１０の動作を示しているが、出力回路ＯＵＴ６−ＯＵＴ９の動作も図１１と同様である。

例えば、出力回路ＯＵＴ１０が信号線ＳＬにロウレベルの信号ＤＴ５を出力する場合、先ず、プリチャージ信号／ＰＲＥがロウレベルからハイレベルに変更される（図１１（ａ））。信号線ＳＬは、プリチャージ信号／ＰＲＥのハイレベルにより、ハイレベルのフローティング状態に設定される。この後、信号／ＤＴ５がハイレベルに設定された後、イネーブル信号ＥＮ５がハイレベルに設定される（図１１（ｂ））。

ハイレベルの信号／ＤＴ５およびハイレベルのイネーブル信号ＥＮ５によりｎＭＯＳトランジスタＮ１、Ｎ２がオンする。ｎＭＯＳトランジスタＮ１、Ｎ２のオンにより、信号ＤＴ５はフローティング状態ＦＬＴからロウレベルに変化し、信号線ＳＬはロウレベルに設定される（図１１（ｃ、ｄ））。

次に、イネーブル信号ＥＮ５がロウレベルに設定される（図１１（ｅ））。出力回路ＯＵＴ６は、ロウレベルのイネーブル信号ＥＮ５により、ロウレベルの出力を停止し、出力ノードＤＴ５をフローティング状態ＦＬＴに設定する。イネーブル信号ＥＮ５がロウレベルに設定された後、プリチャージ信号／ＰＲＥがロウレベルに設定される（図１１（ｆ））。ロウレベルのプリチャージ信号／ＰＲＥにより、信号線ＳＬはハイレベルにプリチャージされる（図１１（ｇ））。フローティング状態ＦＬＴの出力ノードＤＴ５は、信号線ＳＬのロウレベルからハイレベルへの変化に応じて、ハイレベルに変化する（図１１（ｈ））。

一方、信号／ＤＴ５がロウレベルに設定される場合、イネーブル信号ＥＮ５がハイレベルに設定されても、出力回路ＯＵＴ６は、出力ノードＤＴ５のフローティング状態ＦＬＴに維持する（図１１（ｉ））。次に、信号／ＤＴ５がロウレベルに設定された状態で、プリチャージ信号／ＰＲＥおよびイネーブル信号ＥＮ５が、所定の期間ハイレベルに変化する（図１１（ｊ、ｋ））。しかし、ロウレベルの信号／ＤＴ５により、出力ノードＤＴ５はフローティング状態ＦＬＴを維持する（図１１（ｌ））。これにより、信号線ＳＬは、プリチャージ信号／ＰＲＥのロウレベル中に設定されたプリチャージ状態であるハイレベルを維持する（図１１（ｍ））。

信号線ＳＬに示した一点鎖線は、保持回路ＨＬＤ６のラッチ状態の解除が正常にできないときの波形（すなわち、誤動作）を示している。誤動作は、図５で説明したように、信号線ＳＬの配線抵抗が相対的に高い場合、出力回路ＯＵＴ６の駆動能力が相対的に低い場合、または、保持回路ＨＬＤ６のｐＭＯＳトランジスタＰ１１の駆動能力が相対的に高い場合に発生する。

図１２は、図７および図９に示した半導体集積回路ＳＥＭ３、ＳＥＭ４において、信号線ＳＬの配線抵抗ＲｂとｐＭＯＳトランジスタＰ８、Ｐ１１のオン抵抗Ｒａを変化させたときの動作の可否の例を示している。すなわち、図１２は、出力回路ＯＵＴが出力するロウレベルの信号ＤＴにより、保持回路ＨＬＤ４、ＨＬＤ５または保持回路ＨＬＤ６がラッチ状態を解除できるか否かを示している。

この例では、図８および図１０に示した出力回路ＯＵＴ１０の抵抗Ｒｃ（ｎＭＯＳトランジスタＮ１、Ｎ２のオン抵抗）は、５００オームに設定される。信号線ＳＬの配線抵抗Ｒｂは、１０００オームから１００００オームまで１０００オーム刻みで変化させる。２つのｐＭＯＳトランジスタＰ８の並列接続によるオン抵抗ＲａまたはｐＭＯＳトランジスタＰ１１のオン抵抗Ｒａは、それぞれ１０００オームから１００００オームまで１０００オーム刻みで変化させる。

半導体集積回路ＳＥＭ３では、オン抵抗Ｒａは、図８に示したように、信号線ＳＬに接続されるｐＭＯＳトランジスタＰ８のオン抵抗２Ｒａの合成抵抗（オン抵抗２Ｒａの並列接続）である。半導体集積回路ＳＥＭ４では、オン抵抗Ｒａは、図１０に示したように、信号線ＳＬに接続されるｐＭＯＳトランジスタＰ１１のオン抵抗Ｒａである。このため、図７の保持回路ＨＬＤ４、ＨＬＤ５による信号線ＳＬに対する駆動能力は、図９の保持回路ＨＬＤ６による信号線ＳＬに対する駆動能力と同等であり、信号線ＳＬのノイズ耐性は、互いに同等である。

なお、図７に示した半導体集積回路ＳＥＭ３において、信号線ＳＬにｎ個の保持回路ＨＬＤが分散して接続される場合、保持回路ＨＬＤの駆動能力は、図９に示した保持回路ＨＬＤ６の駆動能力のｎ分の１に設定されることが望ましい。換言すれば、ｎ個の保持回路ＨＬＤの各々のオン抵抗は、保持回路ＨＬＤ６のオン抵抗Ｒａのｎ倍に設定されることが望ましい。

信号線ＳＬに接続される保持回路ＨＬＤの数が増えるほど、出力回路ＯＵＴから保持回路ＨＬＤの１つまでの距離（すなわち、信号線ＳＬの配線抵抗）を小さくでき、保持回路ＨＬＤのラッチ状態を解除しやすくなる。保持回路ＨＬＤは、信号ＤＴを出力する出力回路ＯＵＴに近い順に、連鎖的にラッチ状態を解除する。ラッチ状態を解除した保持回路ＨＬＤは、信号線ＳＬから電気的に切り離され、出力回路ＯＵＴによる信号線ＳＬの駆動を容易にする。したがって、信号線ＳＬに接続される保持回路ＨＬＤの数が増えるほど、信号線ＳＬの論理レベルを容易に反転できる。

図１２に示す丸印は、半導体集積回路ＳＥＭ３の保持回路ＨＬＤ４、ＨＬＤ５がラッチ状態を両方解除できることを示しており、式（４）、式（１２）の条件を両方満足することを示している。Ｘ印は、保持回路ＨＬＤ４、ＨＬＤの少なくもいずれかがラッチ状態を解除できないことを示している。すなわち、Ｘ印は、式（４）、式（１２）のいずれかの条件を満足できないことを示し、図１１に一点鎖線で示した誤動作が発生する条件を示している。

図１２に示す網掛けは、図６と同様に、図９に示した半導体集積回路ＳＥＭ４が誤動作する条件を示している。すなわち、網掛けの領域は、半導体集積回路ＳＥＭ４において、式（１０）の条件を満足できないことを示し、図５に一点鎖線で示した誤動作が発生する条件を示している。網掛けの領域を除く丸印は、出力回路ＯＵＴ（ＯＵＴ１−ＯＵＴ５のいずれか）から出力される信号ＤＴにより、保持回路ＨＬＤ６にラッチされている論理レベルを反転でき、式（１０）の条件を満足できることを示している。

なお、信号線ＳＬの配線抵抗Ｒｂが９０００オームで、２つのｐＭＯＳトランジスタＰ８のオン抵抗Ｒａが３０００オームの場合、図１２はＸ印であり、図６は丸印である。記号が相違する理由を以下に示す。図２の等価回路（半導体集積回路ＳＥＭ１）では、保持回路ＨＬＤ２のラッチ状態が反転した後、状態Ｂにおいて、保持回路ＨＬＤ２はノードＮＤ２を電源線ＶＤＤに接続し、出力回路ＯＵＴ５に信号線ＳＬの駆動を補助する。これに対して、図８の等価回路（半導体集積回路ＳＥＭ３）では、保持回路ＨＬＤ５のラッチ状態が解除された後、状態Ｂにおいて、出力回路ＯＵＴ１０から離れた位置に接続された保持回路ＨＬＤ４のラッチ状態は、出力回路ＯＵＴ１０のみにより解除される必要がある。このため、図８の状態Ｂは、配線抵抗Ｒｂおよびオン抵抗Ｒａが所定の条件の場合に、図２の状態Ａおよび状態Ｂに比べて動作マージンが小さくなる。

この実施形態では、図６と同様に、半導体集積回路ＳＥＭ３は、半導体集積回路ＳＥＭ４に比べて信号線ＳＬの配線抵抗Ｒｂが高い場合にも動作可能であり、半導体集積回路ＳＥＭ２に比べてｐＭＯＳトランジスタＰ８のオン抵抗（合成抵抗）が低い場合にも動作可能である。すなわち、半導体集積回路ＳＥＭ３では、半導体集積回路ＳＥＭ４に比べて、保持回路ＨＬＤ４、ＨＬＤ５の動作マージンを大きくできる。

換言すれば、半導体集積回路ＳＥＭ３では、信号線ＳＬの配線抵抗が半導体集積回路ＳＥＭ４に比べて高い場合にも、出力回路ＯＵＴから出力される信号ＤＴにより保持回路ＨＬＤ４、ＨＬＤ５のラッチ状態を解除可能である。あるいは、半導体集積回路ＳＥＭ３では、保持回路ＨＬＤ４、ＨＬＤ５の駆動能力が半導体集積回路ＳＥＭ４の保持回路ＨＬＤ６に比べて大きい場合にも、出力回路ＯＵＴから出力される信号ＤＴにより保持回路ＨＬＤ４、ＨＬＤ５のラッチ状態を解除可能である。この際、保持回路ＨＬＤ４、ＨＬＤ５の駆動能力を、半導体集積回路ＳＥＭ４の保持回路ＨＬＤ６の駆動能力に比べて増大可能であり、この場合、信号線ＳＬのノイズ耐性を向上できる。さらに、半導体集積回路ＳＥＭ３では、出力回路ＯＵＴの駆動能力が半導体集積回路ＳＥＭ４に比べて小さい場合にも、出力回路ＯＵＴから出力される信号ＤＴにより保持回路ＨＬＤ４、ＨＬＤ５のラッチ状態を解除可能である。

なお、この例では、半導体集積回路ＳＥＭ３の２つのｐＭＯＳトランジスタＰ８の合成のオン抵抗Ｒａは、半導体集積回路ＳＥＭ４のｐＭＯＳトランジスタＰ１０のオン抵抗Ｒａと同じである。このため、半導体集積回路ＳＥＭ３、ＳＥＭ４が同じプリチャージ回路ＰＣを有する場合、半導体集積回路ＳＥＭ３、ＳＥＭ４の信号線ＳＬに対するノイズ耐性は同等である。

以上、この実施形態では、信号線ＳＬに間隔を置いて複数の保持回路ＨＬＤ４、ＨＬＤ５を接続することで、信号線ＳＬの配線抵抗が高い場合にも、信号ＤＴを信号線ＳＬに伝達でき、保持回路ＨＬＤ４、ＨＬＤ５のラッチ状態を解除できる。すなわち、保持回路ＨＬＤ４、ＨＬＤ５の動作マージンを向上でき、半導体集積回路ＳＥＭ３の誤動作を防止できる。信号線ＳＬの配線抵抗が高い場合にも、保持回路ＨＬＤ４、ＨＬＤ５の駆動能力を下げなくてよいため、信号線ＳＬのノイズ耐性が悪化することを防止できる。

図１３は、別の実施形態における半導体集積回路の例を示している。図１および図７と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体集積回路ＳＥＭ５は、複数の出力回路ＯＵＴ（ＯＵＴ１１、ＯＵＴ１２、ＯＵＴ１３、ＯＵＴ１４、ＯＵＴ１５）、信号線ＳＬ、複数の保持回路ＨＬＤ（ＨＬＤ７、ＨＤＬ８）、ディスチャージ回路ＤＣおよび受信回路ＲＣＶを有している。

例えば、半導体集積回路ＳＥＭ５は、図７と同様または同一の信号線ＳＬと、図７と同様または同一の受信回路ＲＣＶとを有している。例えば、信号線ＳＬは、図７に示した信号線ＳＬと同じ長さ、同じ負荷容量を有している。

各出力回路ＯＵＴ（ＯＵＴ１１−ＯＵＴ１５）は、出力バッファＯＢ（ＯＢ１１−ＯＢ１５）をそれぞれ有している。出力バッファＯＢ１１−ＯＢ１５は、互いに同様または同一の回路である。出力バッファＯＢは、信号ＤＴ（ＤＴ１−ＤＴ５）の出力ノードと電源線ＶＤＤとの間に直列に配置されたｐＭＯＳトランジスタＰ１、Ｐ２を有している。ｐＭＯＳトランジスタＰ１のゲートは、イネーブル信号（ＥＮ１−ＥＮ５）の論理を反転した信号を受けている。ｐＭＯＳトランジスタＰ２のゲートは、信号（／ＤＴ１−／ＤＴ５）を受けている。例えば、ｐＭＯＳトランジスタＰ１は、図１に示したｐＭＯＳトランジスタＰ１と同様または同一の駆動能力を有しており、ｐＭＯＳトランジスタＰ１は、図１に示したｐＭＯＳトランジスタＰ２と同様または同一の駆動能力を有している。

各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がハイレベルのときにアクティブ状態になり、ロウレベルの信号／ＤＴ（／ＤＴ１−／ＤＴ５）を受け、ハイレベルの信号ＤＴ（ＤＴ１−ＤＴ５）を信号線ＳＬに出力する。各出力バッファＯＢは、アクティブ状態中に、ハイレベルの信号／ＤＴ（／ＤＴ１−／ＤＴ５）を受けているとき、出力ノードＤＴ（ＤＴ１−ＤＴ５）をフローティング状態に設定する。

各出力バッファＯＢは、イネーブル信号ＥＮ（ＥＮ１−ＥＮ５）がロウレベルのときにインアクティブ状態になり、信号／ＤＴ（／ＤＴ１−／ＤＴ５）の論理レベルに拘わりなく出力ノードＤＴ（ＤＴ１−ＤＴ５）をフローティング状態に設定する。

保持回路ＨＬＤ７、ＨＬＤ８は、互いに同様または同一の回路である。各保持回路ＨＬＤ７、ＨＬＤ８は、ＣＭＯＳインバータＩＶ５およびｎＭＯＳトランジスタＮ１１を有している。ＣＭＯＳインバータＩＶ５の出力は、ｎＭＯＳトランジスタＮ１１のゲートに接続されている。ｎＭＯＳトランジスタＮ１１のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＮ１１のドレインは、信号線ＳＬおよびＣＭＯＳインバータＩＶ５の入力に接続されている。

ＣＭＯＳインバータＩＶ５は、図７に示したＣＭＯＳインバータＩＶ５と同様または同一であり、例えば、ＣＭＯＳインバータＩＶ５の入力論理しきい値は、ＶＤＤ／２である。信号線ＳＬの電圧がＶＤＤ／２より低く、ＣＭＯＳインバータＩＶ５がハイレベルを出力する場合に、ｎＭＯＳトランジスタＮ１１はオンし、入出力ノードＩＯ（ＩＯ７またはＩＯ８）を接地線ＶＳＳに接続する。ｎＭＯＳトランジスタＮ１１がオンすると、ｐＭＯＳトランジスタＰ７がオンし、各保持回路ＨＬＤ７、ＨＬＤ８は、ロウレベルを保持する。すなわち、信号線ＳＬの電圧がＶＤＤ／２より低いとき、保持回路ＨＬＤ７、ＨＬＤ８は、信号線ＳＬのロウレベルをラッチするラッチ回路として機能する。ｎＭＯＳトランジスタＮ１１は、ＣＭＯＳインバータＩＶ５がロウレベルを出力するときにオフし、ドレイン（すなわち、入出力ノードＩＯ７またはＩＯ８）をフローティング状態に設定する。

ディスチャージ回路ＤＣは、ゲート、ソース、ドレインがディスチャージ信号線ＤＩＳ、接地線ＶＳＳおよび信号線ＳＬにそれぞれ接続されたｎＭＯＳトランジスタＮ１２を有している。ディスチャージ回路ＤＣのｎＭＯＳトランジスタＮ１２は、出力回路ＯＵＴ１１−ＯＵＴ１５がハイレベルの信号ＤＴ１−ＤＴ５を出力しない期間にオンし、信号線ＳＬを接地線ＶＳＳに接続する。また、ディスチャージ回路ＤＣは、出力回路ＯＵＴ１１−ＯＵＴ１５のいずれかによりハイレベルの信号ＤＴ１−ＤＴ５のいずれかが出力される期間にオフし、ドレインをフローティング状態に設定する。

ディスチャージ回路ＤＣは、各出力回路ＯＵＴが信号ＤＴを出力しない期間に、ロウレベルを信号線ＳＬに出力し、出力回路ＯＵＴのいずれかが信号ＤＴを出力する期間にロウレベルの信号線ＳＬへの出力を停止する設定回路の一例である。

例えば、ディスチャージ信号線ＤＩＳは、イネーブル信号ＥＮ１−ＥＮ５のオア論理を反転することで生成される。そして、ディスチャージ信号線ＤＩＳは、全てのイネーブル信号ＥＮ１−ＥＮ５がロウレベルの期間にハイレベルに設定され、イネーブル信号ＥＮ１−ＥＮ５のいずれかがハイレベルの期間にロウレベルに設定される。

この実施形態においても、図９から図１２に示した実施形態と同様に、ハイレベルを出力する出力回路ＯＵＴ１１−ＯＵＴ１５とディスチャージ回路ＤＣとを有する半導体集積回路ＳＥＭ５において、信号線ＳＬの配線抵抗が高い場合にも、信号ＤＴを信号線ＳＬに伝達でき、保持回路ＨＬＤ４、ＨＬＤ５のラッチ状態を解除できる。すなわち、保持回路ＨＬＤ４、ＨＬＤ５の動作マージンを向上でき、半導体集積回路ＳＥＭ５の誤動作を防止できる。信号線ＳＬの配線抵抗が高い場合にも、保持回路ＨＬＤ４、ＨＬＤ５の駆動能力を下げなくてよいため、信号線ＳＬのノイズ耐性が悪化することを防止できる。

図１４は、別の実施形態における半導体集積回路の例を示している。図１と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体集積回路ＳＥＭ６は、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ（Magnetic RAM）、相変化メモリ（Phase change RAM）、ＲｅＲＡＭ（Resistive RAM）等の半導体メモリである。

半導体集積回路ＳＥＭ６は、図の縦方向に沿って繰り返し配置される複数のメモリブロックＭＢＬＫと、メイン制御回路ＣＮＴ１と、入出力回路ＩＯとを有している。各メモリブロックＭＢＬＫは、ワード線選択回路ＷＳＥＬ、ローカル制御回路ＣＮＴ２、セルアレイＡＲＹ、カラムスイッチＣＳＷ、ライトアンプＷＡ、センスアンプＳＡおよび保持回路ＨＬＤを有している。

例えば、半導体集積回路ＳＥＭ６は、プロセッサとともにシステムＬＳＩ（Large Scale Integration）に搭載される。半導体集積回路ＳＥＭ６が含むメモリブロックＭＢＬＫの数は、システムＬＳＩの仕様に応じて決められる。すなわち、半導体集積回路ＳＥＭ６は、メモリマクロである。なお、半導体集積回路ＳＥＭ６は、メモリチップでもよい。

セルアレイＡＲＹは、マトリックス状に配置される複数のメモリセルＭＣ、図の縦方向に並ぶメモリセルＭＣに接続される複数のビット線ＢＬおよび図の横方向に並ぶメモリセルＭＣに接続される複数のワード線ＷＬを有している。ワード線選択回路ＷＳＥＬは、メモリセルＭＣにアクセスするときに、アドレス信号により示されるワード線ＷＬの１つを選択し、選択したワード線ＷＬを、例えばハイレベルに設定する。ローカル制御回路ＣＮＴ２は、メモリセルＭＣにアクセスするときに、カラムスイッチＣＳＷ、ライトアンプＷＡおよびセンスアンプＳＡの動作を制御する制御信号を出力する。例えば、メモリセルＭＣのアクセスにより、メモリセルＭＣにデータを書き込む書き込み動作およびメモリセルＭＣから読み出しデータ信号を読み出す読み出し動作が実行される。

カラムスイッチＣＳＷは、メモリセルＭＣにアクセスするときに、アドレス信号により示されるビット線ＢＬをライトアンプＷＡまたはセンスアンプＳＡに接続する。ライトアンプＷＡは、書き込み動作時に、書き込みデータバスＷＤＢを介して受けるデータの論理を、カラムスイッチＣＳＷを介してビット線ＢＬに出力する。

センスアンプＳＡは、読み出し動作時に、メモリセルＭＣからビット線ＢＬに読み出される読み出しデータ信号を、カラムスイッチＣＳＷを介して受ける。センスアンプＳＡは、受けた読み出しデータ信号を増幅し、増幅した読み出しデータ信号を読み出しデータバスＲＤＢに出力する。例えば、各センスアンプＳＡは、図１の出力バッファＯＢ１−ＯＢ５のいずれか、図７の出力バッファＯＢ６−ＯＢ１０のいずれか、または図１３の出力バッファＯＢ１１−ＯＢ１６のいずれかを含んでいる。なお、図１、図７または図１３に示した出力バッファＯＢは、センスアンプＳＡの出力に接続されてもよい。

保持回路ＨＬＤは、読み出しデータバスＲＤＢに接続されている。保持回路ＨＬＤは、図１の保持回路ＨＬＤ１、ＨＬＤ２、図７の保持回路ＨＬＤ４、ＨＬＤ５、または図１３の保持回路ＨＬＤ７、ＨＬＤ８である。保持回路ＨＬＤは、カラムスイッチＣＳＷ、ライトアンプＷＡおよびセンスアンプＳＡとともに、各セルアレイＡＲＹに隣接するセンスアンプ領域に配置される。

この実施形態では、セルアレイＡＲＹのサイズは互いに同じであり、センスアンプ領域のサイズは互いに同じである。このため、保持回路ＨＬＤは、読み出しデータバスＲＤＢに等間隔で接続される。換言すれば、読み出しデータバスＲＤＢは、保持回路ＨＬＤが接続される接続ノードにより等分される。なお、読み出しデータバスＲＤＢは、接続ノードにより厳密に等分されなくてもよい。読み出しデータバスＲＤＢは、図１、図７、図１３に示した信号線ＳＬの一例である。

なお、実際には、半導体集積回路ＳＥＭ６は、例えば、外部データ端子にそれぞれ対応して複数のセンスアンプＳＡを有している。このため、読み出しデータバスＲＤＢは、複数ビットの読み出しデータ信号を伝達する複数の信号線を含む。

メイン制御回路ＣＮＴ１は、メモリセルＭＣにアクセするためのアクセス要求に応答して、ローカル制御回路ＣＮＴ２、ワード線選択回路ＷＳＥＬおよび入出力回路ＩＯ等を動作させる基本のタイミング信号を生成する。入出力回路ＩＯは、メモリセルＭＣに書き込む書き込みデータ信号を書き込みデータバスＷＤＢに出力する出力回路ＴＲＳと、読み出しデータバスＲＤＢを介してメモリセルＭＣから読み出される読み出しデータ信号を受ける受信回路ＲＣＶとを有している。受信回路ＲＣＶは、受けた読み出しデータ信号を出力信号ＤＯＵＴとして出力する。

この実施形態では、読み出しデータバスＲＤＢの配線方向に沿って繰り返し配置されるメモリブロックＭＢＬＫに保持回路ＨＬＤを含めることで、保持回路ＨＬＤを読み出しデータバスＲＤＢ上にほぼ等間隔で接続できる。これにより、メモリブロックＭＢＬＫの数が多く、読み出しデータバスＲＤＢの配線抵抗が高い場合にも、図６や図１２と同様に、保持回路ＨＬＤの動作マージンを向上でき、半導体集積回路ＳＥＭ６の誤動作を防止できる。保持回路ＨＬＤの駆動能力を下げなくてよいため、読み出しデータバスＲＤＢのノイズ耐性が悪化することを防止できる。

図１５は、別の実施形態における半導体集積回路の例を示している。図１および図１４と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体集積回路ＳＥＭ７は、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ、相変化メモリ、ＲｅＲＡＭ等の半導体メモリである。

この実施形態では、各メモリブロックＭＢＬＫは、カラムスイッチＣＳＷ、ライトアンプＷＡ、センスアンプＳＡおよび保持回路ＨＬＤを含むセンスアンプ領域の両側（図の上下方向）にセルアレイＡＲＹを有している。すなわち、センスアンプ領域は、一対のセルアレイＡＲＹに共有されている。ワード線選択回路ＷＳＥＬ、ローカル制御回路ＣＮＴ２、メイン制御回路ＣＮＴ１と、入出力回路ＩＯは、図１３と同様または同一の回路である。例えば、各セルアレイＡＲＹのサイズは、図１３に示した各セルアレイＡＲＹのサイズの半分である。

図１４と同様に、保持回路ＨＬＤは、読み出しデータバスＲＤＢに接続されており、図１の保持回路ＨＬＤ１、ＨＬＤ２、図７の保持回路ＨＬＤ４、ＨＬＤ５、または図１３の保持回路ＨＬＤ７、ＨＬＤ８である。例えば、半導体集積回路ＳＥＭ７は、図１４と同様に、プロセッサとともにシステムＬＳＩに搭載される。半導体集積回路ＳＥＭ７が含むメモリブロックＭＢＬＫの数は、システムＬＳＩの仕様に応じて決められる。このため、保持回路ＨＬＤを読み出しデータバスＲＤＢにほぼ等間隔で接続できる。

この実施形態では、図１４に示した半導体集積回路ＳＥＭ６と同様に、メモリブロックＭＢＬＫの数が多く、読み出しデータバスＲＤＢの配線抵抗が高い場合にも、保持回路ＨＬＤの動作マージンを向上でき、半導体集積回路ＳＥＭ７の誤動作を防止できる。

図１６は、別の実施形態における半導体集積回路の例を示している。図１と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体集積回路ＳＥＭ８は、ＣＰＵ（Central Processing Unit）等のロジックＬＳＩである。

半導体集積回路ＳＥＭ８に搭載される複数の回路ブロックＣＢＬＫ（ＣＢＬＫ１−ＣＢＬＫ４）は、ＣＰＵがフェッチする命令をデコードする命令デコーダ、デコードした命令を実行する実行ユニット、演算を実行する演算器、データを保持するレジスタおよび命令キャッシュ等である。あるいは、半導体集積回路ＳＥＭ８は、ＣＰＵおよび複数の周辺回路が搭載されるシステムＬＳＩである。この場合、半導体集積回路ＳＥＭ７に搭載される複数の回路ブロックＣＢＬＫ（ＣＢＬＫ１−ＣＢＬＫ４）は、ＣＰＵ、ＤＭＡＣ（Direct Memory Access Controller）、タイマ、通信インタフェース等である。

各回路ブロックＣＢＬＫは、図１の出力回路ＯＵＴ１−ＯＵＴ５、図７の出力回路ＯＵＴ６−ＯＵＴ１０または図１３の出力回路ＯＵＴ１１−ＯＵＴ１５と同様または同一の出力回路ＯＵＴを有している。また、各回路ブロックＣＢＬＫは、図１、図７および図１３の受信回路ＲＣＶと同様または同一の受信回路ＲＣＶを有している。なお、受信回路ＲＣＶは、回路ブロックＣＢＬＫ１−ＣＢＬＫ４の少なくも１つに設けられればよい。

回路ブロックＢＬＫは、システムバスＢＵＳを介して互いに接続されている。例えば、システムバスＢＵＳは、アドレスバスおよびデータバス等であり、図１、図７または図１３に示した信号線ＳＬの一例である。保持回路ＨＬＤは、各回路ブロックＣＢＬＫに対応する位置で、システムバスＢＵＳに接続されている。保持回路ＨＬＤは、図１に示した保持回路ＨＬＤ１、ＨＬＤ２、図７に示した保持回路ＨＬＤ４、ＨＬＤ５、または図１３に示した保持回路ＨＬＤ７、ＨＬＤ８のいずれかである。

なお、システムバスＢＵＳは、回路ブロックＣＢＬＫに対応する位置に、複数の保持回路ＨＬＤを接続してもよい。この場合、保持回路ＨＬＤは、システムバスＢＵＳ上に等間隔で接続されることが望ましい。また、保持回路ＨＬＤは、回路ブロックＣＢＬＫの位置に拘わらず、システムバスＳＢＵＳ上に等間隔で接続されてもよい。

この実施形態では、例えば、半導体集積回路ＳＥＭ８の動作の１つにおいて、回路ブロックＣＢＬＫ１は、システムバスＢＵＳ内の信号線を介して回路ブロックＣＢＬＫ４に信号ＤＴを出力する。他の回路ブロックＣＢＬＫ２−ＣＢＬＫ４は、回路ブロックＣＢＬＫ１が使用する信号線に信号ＤＴを出力しない。

保持回路ＨＬＤは、システムバスＳＢＵＳ上に分散して接続されている。このため、図１から図１５に示した実施形態と同様に、システムバスＢＵＳの配線長が長く、信号線の配線抵抗が高い場合にも、保持回路ＨＬＤの動作マージンを向上でき、半導体集積回路ＳＥＭ８の誤動作を防止できる。信号線の配線抵抗が高い場合にも、保持回路ＨＬＤの駆動能力を下げなくてよいため、信号線ＳＬのノイズ耐性が悪化することを防止できる。

図１７は、別の実施形態における半導体集積回路の例を示している。図１および図１６と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体集積回路ＳＥＭ９は、各回路ブロックＣＢＬＫ１−ＣＢＬＫ４内にレイアウトされた保持回路ＨＬＤを有している。すなわち、例えば、各保持回路ＨＬＤは、各回路ブロックＣＢＬＫ１−ＣＢＬＫ４に対応する位置に配置されている。なお、各回路ブロックＣＢＬＫ１−ＣＢＬＫ４は、複数の保持回路ＨＬＤを含んでもよい。この場合、保持回路ＨＬＤは、信号線ＳＬ上に均等に接続される。この実施形態においても、図１６に示した半導体集積回路ＳＥＭ８と同様に、保持回路ＨＬＤの動作マージンを向上でき、信号線ＳＬのノイズ耐性が悪化することを防止できる。

図１８は、別の実施形態における半導体集積回路の例を示している。図１、図１４および図１６と同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体集積回路ＳＥＭ１０は、図１４に示した半導体集積回路ＳＥＭ６および図１６に示した半導体集積回路ＳＥＭ８を有している。すなわち、半導体集積回路ＳＥＭ６および半導体集積回路ＳＥＭ８は、１つの半導体チップ上に搭載されている。

なお、半導体集積回路ＳＥＭ１０は、図１５に示した半導体集積回路ＳＥＭ７および図１６に示した半導体集積回路ＳＥＭ８を有していてもよく、図１４に示した半導体集積回路ＳＥＭ６および図１７に示した半導体集積回路ＳＥＭ９を有していてもよい。さらに、図１５に示した半導体集積回路ＳＥＭ７および図１７に示した半導体集積回路ＳＥＭ９を有していてもよい。

この実施形態においても、図１から図１７に示した実施形態と同様に、保持回路ＨＬＤの動作マージンを向上でき、信号線ＳＬのノイズ耐性が悪化することを防止できる。

以上、図１から図１８に示した実施形態に関し、さらに以下の付記を開示する。
（付記１）
所定の論理レベルの信号を信号線に出力する複数の出力回路と、
前記信号線に間隔を置いて接続され、前記信号線に伝達される論理レベルを保持する複数の保持回路と、
前記信号線を介して前記各出力回路から出力される信号を受ける受信回路と
を備えていることを特徴とする半導体集積回路。
（付記２）
複数のメモリセルを各々含み、一方向に沿って配置される複数のセルアレイと、
前記複数のセルアレイの各々に隣接して配置され、対応するセルアレイの前記複数のメモリセルから読み出される読み出し信号を増幅して出力する複数のセンスアンプと
を備え、
前記信号線は、前記一方向に沿って配線され、
前記複数の出力回路の各々は、前記各センスアンプに設けられる出力バッファであり、
前記複数の保持回路の各々は、前記各センスアンプが配置される領域に配置されること
を特徴とする付記１に記載の半導体集積回路。
（付記３）
一方向に沿って配置され、情報をそれぞれ処理する複数の回路ブロックを含むコントローラを備え、
前記信号線は、前記一方向に沿って配線され、
前記複数の出力回路の各々は、前記各回路ブロックに設けられる出力バッファであり、
前記複数の保持回路の各々は、前記各回路ブロックに対応する位置に配置され、
前記受信回路は、前記回路ブロックの少なくとも１つに含まれること
を特徴とする付記１に記載の半導体集積回路。
（付記４）
前記保持回路は、前記信号線に等間隔に接続されること
を特徴とする付記１ないし付記３のいずれか１項に記載の半導体集積回路。
（付記５）
前記保持回路は、前記信号線に伝達される信号のハイレベルおよびロウレベルをラッチするラッチ回路を含むこと
を特徴とする付記１ないし付記４のいずれか１項に記載の半導体集積回路。
（付記６）
前記出力回路が信号を出力しない期間に、ハイレベルおよびロウレベルの一方を前記信号線に出力し、前記出力回路が信号を出力する期間に前記ハイレベルおよび前記ロウレベルの一方の前記信号線への出力を停止する設定回路を備え、
前記出力回路は、前記ハイレベルおよび前記ロウレベルの他方を前記信号線に出力し、
前記保持回路は、前記信号線上の前記ハイレベルおよび前記ロウレベルの一方をラッチし、前記ハイレベルおよび前記ロウレベルの他方を受けたときにラッチ状態を無効にするラッチ回路を含むこと
を特徴とする付記１ないし付記４のいずれか１項に記載の半導体集積回路。
（付記７）
前記信号線は、複数の信号線が互いに隣接して配線されるバスの中の信号線の１つであること
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体集積回路。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＲＹ‥セルアレイ；ＢＬ‥ビット線；ＢＵＳ‥システムバス；ＣＢＬＫ１、ＣＢＬＫ２、ＣＢＬＫ３、ＣＢＬＫ４‥回路ブロック；ＣＮＴ１‥メイン制御回路；ＣＮＴ２‥ローカル制御回路；ＣＳＷ‥カラムスイッチ；ＨＬＤ、ＨＬＤ１、ＨＬＤ２、ＨＬＤ３、ＨＬＤ４、ＨＬＤ５、ＨＬＤ６、ＨＬＤ７、ＨＬＤ８‥保持回路；ＩＯ‥入出力回路；ＭＢＬＫ‥メモリブロック；ＭＣ‥メモリセル；ＯＵＴ‥出力回路；ＲＣＶ‥受信回路；ＲＤＢ‥読み出しデータバス；ＳＡ‥センスアンプ；ＳＥＭ１、ＳＥＭ２、ＳＥＭ３、ＳＥＭ４、ＳＥＭ５、ＳＥＭ６、ＳＥＭ７、ＳＥＭ８、ＳＥＭ９、ＳＥＭ１０‥半導体集積回路；ＳＬ‥信号線；ＷＡ‥ライトアンプ；ＴＲＳ‥出力回路；ＷＬ‥ワード線；ＷＳＥＬ‥ワード線選択回路

Claims (4)

1. 所定の論理レベルの信号を信号線に出力する複数の出力回路と、
   前記信号線に間隔を置いて接続され、前記信号線に伝達される論理レベルを保持する複数の保持回路と、
   前記信号線を介して前記各出力回路から出力される信号を受ける受信回路と
   を備えていることを特徴とする半導体集積回路。
2. 複数のメモリセルを各々含み、一方向に沿って配置される複数のセルアレイと、
   前記複数のセルアレイの各々に隣接して配置され、対応するセルアレイの前記複数のメモリセルから読み出される読み出し信号を増幅して出力する複数のセンスアンプと
   を備え、
   前記信号線は、前記一方向に沿って配線され、
   前記複数の出力回路の各々は、前記各センスアンプに設けられる出力バッファであり、
   前記複数の保持回路の各々は、前記各センスアンプが配置される領域に配置されること
   を特徴とする請求項１に記載の半導体集積回路。
3. 一方向に沿って配置され、情報をそれぞれ処理する複数の回路ブロックを含むコントローラを備え、
   前記信号線は、前記一方向に沿って配線され、
   前記複数の出力回路の各々は、前記各回路ブロックに設けられる出力バッファであり、
   前記複数の保持回路の各々は、前記各回路ブロックに対応する位置に配置され、
   前記受信回路は、前記回路ブロックの少なくとも１つに含まれること
   を特徴とする請求項１に記載の半導体集積回路。
4. 前記保持回路は、前記信号線に等間隔に接続されること
   を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。

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