JPS6336161A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
- Publication number
- JPS6336161A JPS6336161A JP61179682A JP17968286A JPS6336161A JP S6336161 A JPS6336161 A JP S6336161A JP 61179682 A JP61179682 A JP 61179682A JP 17968286 A JP17968286 A JP 17968286A JP S6336161 A JPS6336161 A JP S6336161A
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- JP
- Japan
- Prior art keywords
- test signal
- mos transistor
- channel
- level
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ型半導体集積回路をテストする際にテ
スト信号を発生するテスト信号発生回路に関する。
スト信号を発生するテスト信号発生回路に関する。
第３図はこの種のテスト信号発生回路の従来例の回路図
である。
である。
このテスト信号発生回路は、ソースが電源電圧ＶＤＤ
レベルに接続され、ゲートが入カバソファ２の入力端子
１に接続された。スレッショルド電圧の大きいＰチャネ
ル型ＭＯＳトランジスタフと、ソースがＧＮＤレベルに
接続され、ゲートが電源電圧１／ Ｄ Ｄレベルに接続
され、Ｐチャネル型ＭＯＳトランジスタ７とドレイン同
志が接続されたＮチャネル、７Ｊ−ＩＭＯＳトランジス
タ８と、接点９の電位を反転し、テス）・信号１１（ロ
ウレベルで有効）として半導体集積回路の内部回路に供
給するインバータ１０で構成されている。
レベルに接続され、ゲートが入カバソファ２の入力端子
１に接続された。スレッショルド電圧の大きいＰチャネ
ル型ＭＯＳトランジスタフと、ソースがＧＮＤレベルに
接続され、ゲートが電源電圧１／ Ｄ Ｄレベルに接続
され、Ｐチャネル型ＭＯＳトランジスタ７とドレイン同
志が接続されたＮチャネル、７Ｊ−ＩＭＯＳトランジス
タ８と、接点９の電位を反転し、テス）・信号１１（ロ
ウレベルで有効）として半導体集積回路の内部回路に供
給するインバータ１０で構成されている。
入力端子１に通常使用時にはＧＮＤレベルからＶＤＤレ
ベルまでの間のいずれかの電位が与えられ、テスト時に
はＧＮＤレベルより十分低い電位が与えられる。通常使
用時はＰチャネル型ＭＯＳトランジスタ７のゲートの電
位はＧＮＤレベルからＶＤＤ レベルの間にあり、Ｐチ
ャネル型ＭＯＳトランジスタ７はスレッショールド電圧
（絶対値）を十分大きく設定しであるため非導通状態に
ある。
ベルまでの間のいずれかの電位が与えられ、テスト時に
はＧＮＤレベルより十分低い電位が与えられる。通常使
用時はＰチャネル型ＭＯＳトランジスタ７のゲートの電
位はＧＮＤレベルからＶＤＤ レベルの間にあり、Ｐチ
ャネル型ＭＯＳトランジスタ７はスレッショールド電圧
（絶対値）を十分大きく設定しであるため非導通状態に
ある。
一方、Ｎチャネル型ＭＯＳトランジスタ８はゲートが電
源電圧レベルに保たれているので常に導通状ｙ、！、に
ある。したがって、インバータ１０の入力はＧＮＤ レ
ベルであるため出力はＶＤＤレベルであり、テスト信号
１１は有効とならない。
源電圧レベルに保たれているので常に導通状ｙ、！、に
ある。したがって、インバータ１０の入力はＧＮＤ レ
ベルであるため出力はＶＤＤレベルであり、テスト信号
１１は有効とならない。
テスト時にはＰチャネル型ＭＯＳトランジスタ７のゲー
トにＧＮＤレベルより十分低い電位を印加し、Ｐチャネ
ル型ＭＯ５トランジスタフを導通状態にさせる。この時
Ｎチャネル型ＭＯＳトランジスタ８も導通状態にあるが
、Ｎチャネル型ＭＯＳトランジスタ８の相互コンダクタ
ンスはＰチャネル型ＭＯＳトランジスタフに比較し小さ
く設定されているため、インバータ１０の入力はＧＮＤ
レベルより ＶＤＤレベルに変化し、インバータ１０の
出力はＧＮＤとなる。すなわちテスト信号１１は有効と
なる。
トにＧＮＤレベルより十分低い電位を印加し、Ｐチャネ
ル型ＭＯ５トランジスタフを導通状態にさせる。この時
Ｎチャネル型ＭＯＳトランジスタ８も導通状態にあるが
、Ｎチャネル型ＭＯＳトランジスタ８の相互コンダクタ
ンスはＰチャネル型ＭＯＳトランジスタフに比較し小さ
く設定されているため、インバータ１０の入力はＧＮＤ
レベルより ＶＤＤレベルに変化し、インバータ１０の
出力はＧＮＤとなる。すなわちテスト信号１１は有効と
なる。
上述した従来のテスト信号発生回路は、Ｐチャネル型Ｍ
ＯＳトランジスタ７のスレッショールド電圧を半導体集
積回路内に形成されるテスト回路以外のＰチャネル型ト
ランジスタのスレッショールド電圧より特別に高く設定
しなければならないために、トランジスタ構造を特殊な
ものにするか、イオン注入によりスレッショールド電圧
の部分的なコントコールが必要となり、高価になってし
まうという欠点がある。
ＯＳトランジスタ７のスレッショールド電圧を半導体集
積回路内に形成されるテスト回路以外のＰチャネル型ト
ランジスタのスレッショールド電圧より特別に高く設定
しなければならないために、トランジスタ構造を特殊な
ものにするか、イオン注入によりスレッショールド電圧
の部分的なコントコールが必要となり、高価になってし
まうという欠点がある。
本発明のテスト４３号発生回路は、
ソースが電源電圧レベルに接続され、ゲートがグラウン
ドレベルに接続された相互コンダクタンスの小さいＰチ
ャネル型ＭＯＳトランジスタと、ソースが入力回路の入
力端子と接続され、ケートがグラウンドレベルに接続さ
れ、Ｐチャネル型ＭＯＳトランジスタとドレイン同志が
接続されたＮチャネル型ＭＯＳトランジスタと、 Ｐチャネル型、Ｎチャネル型ＭＯＳトランジスタの出力
信号を入力とし、出力信号をテスト信号として内部回路
に供給するインバータを有する。
ドレベルに接続された相互コンダクタンスの小さいＰチ
ャネル型ＭＯＳトランジスタと、ソースが入力回路の入
力端子と接続され、ケートがグラウンドレベルに接続さ
れ、Ｐチャネル型ＭＯＳトランジスタとドレイン同志が
接続されたＮチャネル型ＭＯＳトランジスタと、 Ｐチャネル型、Ｎチャネル型ＭＯＳトランジスタの出力
信号を入力とし、出力信号をテスト信号として内部回路
に供給するインバータを有する。
また１、を発明のテスト信号発生回路は、ソースがグラ
ウンドレベルに接続され、ケートが′融ｔＨ圧レベルに
接続された相互コンダクタンスの小さいＮチャネル型Ｍ
ＯＳトランジスタと、ソースが入力回路の入力端子と接
続され、ケートが電源電圧レベルに接続され、Ｎチャネ
ル型ＭＯＳトランジスタとドレイン同志が接続されたＰ
チャネル型ＭＯＳトランジスタと、 Ｎチャネル型トランジスタ、Ｐチャネル型ＭＯＳトラン
ジスタの出力信号を入力とし、出力信号をテスト信号と
して内部回路に供給するバンファとを有する。
ウンドレベルに接続され、ケートが′融ｔＨ圧レベルに
接続された相互コンダクタンスの小さいＮチャネル型Ｍ
ＯＳトランジスタと、ソースが入力回路の入力端子と接
続され、ケートが電源電圧レベルに接続され、Ｎチャネ
ル型ＭＯＳトランジスタとドレイン同志が接続されたＰ
チャネル型ＭＯＳトランジスタと、 Ｎチャネル型トランジスタ、Ｐチャネル型ＭＯＳトラン
ジスタの出力信号を入力とし、出力信号をテスト信号と
して内部回路に供給するバンファとを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のテスト信号発生回路の第１の実施例の
回路図である。
回路図である。
入力端子１からの入力信号は入力バンファ２に接続され
るとともにＮチャネル型ＭＯＳトランジスタ４のソース
に接続されている。Ｐチャネル型ＭＯＳトランジスタ３
のソースにはＶＤＤレベルが接続されている。Ｐチャネ
ル型ＭＯＳトランジスタ３およびＮチャネル型ＭＯＳト
ランジスタ４のゲートにはＧＮＤレベルが接続されてい
る。両トランジスタ３，４のドレイン同志は接続され、
接点９のその出力はイン／ヘータ１０に接続されている
。
るとともにＮチャネル型ＭＯＳトランジスタ４のソース
に接続されている。Ｐチャネル型ＭＯＳトランジスタ３
のソースにはＶＤＤレベルが接続されている。Ｐチャネ
ル型ＭＯＳトランジスタ３およびＮチャネル型ＭＯＳト
ランジスタ４のゲートにはＧＮＤレベルが接続されてい
る。両トランジスタ３，４のドレイン同志は接続され、
接点９のその出力はイン／ヘータ１０に接続されている
。
なお、Ｎチャネル型Ｍｏｔトランジスタ４の相互コンダ
クタンスはＰチャネル型ＭＯＳトランジスタ３より十分
大きく設定されている。インへ−タ１０の出力信号１１
はテスト信号として、また入力へソファ２の出力信号は
通常動作の入力信号として半導体集積回路の内部ゲート
に供給される。
クタンスはＰチャネル型ＭＯＳトランジスタ３より十分
大きく設定されている。インへ−タ１０の出力信号１１
はテスト信号として、また入力へソファ２の出力信号は
通常動作の入力信号として半導体集積回路の内部ゲート
に供給される。
次に、本実施例の動作を説明する。
（１）通常動作時
通常動作時には入力端子１にＧＮＤレベルと ＶＤＤレ
ベル間の電圧が印加される。この場合、Ｐチャネル型Ｍ
ＯＳトランジスタ３は導通状態、Ｎチャネル型ＭＯＳト
ランジスタ４は非導通状態となり、接点９の電位は常に
ハイレベルであるため、インバータ１０の出力信号、即
ちテスト信号１１は能動状態にはなり得ない。従って、
通常動作時にはテスト状態にひきこまれることはなく、
また入力バッファ２の出力信号は通常の入力信号として
内部回路にとりこまれるため、通常動作を行うことがで
きる。
ベル間の電圧が印加される。この場合、Ｐチャネル型Ｍ
ＯＳトランジスタ３は導通状態、Ｎチャネル型ＭＯＳト
ランジスタ４は非導通状態となり、接点９の電位は常に
ハイレベルであるため、インバータ１０の出力信号、即
ちテスト信号１１は能動状態にはなり得ない。従って、
通常動作時にはテスト状態にひきこまれることはなく、
また入力バッファ２の出力信号は通常の入力信号として
内部回路にとりこまれるため、通常動作を行うことがで
きる。
（２）テスト動作時
入力端子１にＧＮＤ −ＶＴ？Ｊ （Ｎ型トランジスタ
４のスレッショールド電圧）以下の電圧を印加すること
により、Ｎチャネル型ＭＯＳトランジスタ４を導通状態
にできる。Ｎチャネル型ＭＯ３＋＝ランジスタ４の相互
コンダクタンスはＰチャネル型ＭＯ３＋＝ランジスタ３
より十分大きく設定されているので接点９の電位はロウ
レベルになり、インバータＩＱの出力信号１１はハイレ
ベル（能動状態）になる。
４のスレッショールド電圧）以下の電圧を印加すること
により、Ｎチャネル型ＭＯＳトランジスタ４を導通状態
にできる。Ｎチャネル型ＭＯ３＋＝ランジスタ４の相互
コンダクタンスはＰチャネル型ＭＯ３＋＝ランジスタ３
より十分大きく設定されているので接点９の電位はロウ
レベルになり、インバータＩＱの出力信号１１はハイレ
ベル（能動状態）になる。
第２図は本発明のテスト信号発生回路の第２の実施例の
回路図である。入力端子１からの入力信号は入力バッフ
ァ２に接続されるとともにＰチャネル型ＭＯＳトランジ
スタ６のソースに接続されている。Ｎチャネル型ＭＯＳ
トランジスタ５のソースにはＧＮＤレベルが接続されて
いる。Ｎチャネル型ＭＯＳトランジスタ５およびＰチャ
ネル型ＭＯＳトランジスタロのゲートにはＶＤＤレベル
が接続されている０両トランジスタ５，６のドレイン同
志は接続され、その出力信号は入力バッファ１２に接続
されている。入力バッファ１２の出力信号１１はテスト
信号として、また人力バッファ２の出力信号は通常動作
の入力信号として内部回路に供給される。なお、Ｐチャ
ネル型ＭＯ５トランジスタロの相互コンダクタンスはＮ
チャネル型ＭＯＳトランジスタ５より十分大きく設定さ
れている。
回路図である。入力端子１からの入力信号は入力バッフ
ァ２に接続されるとともにＰチャネル型ＭＯＳトランジ
スタ６のソースに接続されている。Ｎチャネル型ＭＯＳ
トランジスタ５のソースにはＧＮＤレベルが接続されて
いる。Ｎチャネル型ＭＯＳトランジスタ５およびＰチャ
ネル型ＭＯＳトランジスタロのゲートにはＶＤＤレベル
が接続されている０両トランジスタ５，６のドレイン同
志は接続され、その出力信号は入力バッファ１２に接続
されている。入力バッファ１２の出力信号１１はテスト
信号として、また人力バッファ２の出力信号は通常動作
の入力信号として内部回路に供給される。なお、Ｐチャ
ネル型ＭＯ５トランジスタロの相互コンダクタンスはＮ
チャネル型ＭＯＳトランジスタ５より十分大きく設定さ
れている。
次に、本実施例の動作を説明する６第１の実施例と同様
、通常動作時には入力端子１にＧＮＤレベルと ＶＤＤ
レベル間の電圧が印加される。
、通常動作時には入力端子１にＧＮＤレベルと ＶＤＤ
レベル間の電圧が印加される。
この場合、Ｎチャネル型ＭＯ５トランジスタ５は導通状
態、Ｐチャネル型ＭＯＳトランジスタロは非導通状態と
なり、出力イコ号は常にロウレベルであるためテスト信
号１１は能動状態にはなり得ない。
態、Ｐチャネル型ＭＯＳトランジスタロは非導通状態と
なり、出力イコ号は常にロウレベルであるためテスト信
号１１は能動状態にはなり得ない。
入力端子１ ニＶｏｏ＋ ｌ ＶＴＰ ｌ （Ｐチ
ャネル型トランジスタ６のスレッショールド電圧）以上
の電圧を印加することにより、Ｐチャネル型ＭＯＳトラ
ンジスタロを導通させることができる。また、Ｐチャネ
ル型ＭＯＳトランジスタ６の相互コンダクタンスがＮチ
ャネル型ＭＯＳトランジスタ５より十分大きく設定され
ているので、接点９の電位はハイレベルになり、入力バ
ッファ１２の出力信号１１は能動状態となる。
ャネル型トランジスタ６のスレッショールド電圧）以上
の電圧を印加することにより、Ｐチャネル型ＭＯＳトラ
ンジスタロを導通させることができる。また、Ｐチャネ
ル型ＭＯＳトランジスタ６の相互コンダクタンスがＮチ
ャネル型ＭＯＳトランジスタ５より十分大きく設定され
ているので、接点９の電位はハイレベルになり、入力バ
ッファ１２の出力信号１１は能動状態となる。
以上説明したように本発明は、半導体集積回路内に形成
されるテスト回路以外のトランジスタと同じスレッショ
ールド電圧のトランジスタでテスト回路を構成すること
により、テスト信号発生回路を特別なトランジスタ構造
にする必要がなくなり、テスト信号発生回路を低価格に
することができる効果がある。
されるテスト回路以外のトランジスタと同じスレッショ
ールド電圧のトランジスタでテスト回路を構成すること
により、テスト信号発生回路を特別なトランジスタ構造
にする必要がなくなり、テスト信号発生回路を低価格に
することができる効果がある。
第１図は本発明のテスト信号発生回路の第１の実施例の
回路図、第２図は本発明のテスト信号発生回路の第２の
実施例の回路図、第３図は従来例の回路１λである。 １・・・入力端子、 ２・・・入力バッファ、
ＩＪｌｌｌｌＤ・・・電源電圧、 ３・・・相互コンダクタンスの小さいＰチャネル型ＭＯ
Ｓトランジスタ、 ４・・・Ｎチャネル型ＭＯ５トランジスタ、５・・・相
互コンダクタンスの小さいＮチャネル型ＭＯＳトランジ
スタ、 ６・・・Ｐチャネル型ＭＯ５トランジスタ。 ７・・・Ｐチャネル型ＭＯＳトランジスタ、８・・・Ｎ
チャネル型ＭＯＳトランジスタ、９・・・接点、
１ｏ・・・インバータ、１１・・・テスト信号
、 １２・・・入力バッファ。 特許出願人 日 本電気株式会社 第１図 ↑ 第２図 土 第３図
回路図、第２図は本発明のテスト信号発生回路の第２の
実施例の回路図、第３図は従来例の回路１λである。 １・・・入力端子、 ２・・・入力バッファ、
ＩＪｌｌｌｌＤ・・・電源電圧、 ３・・・相互コンダクタンスの小さいＰチャネル型ＭＯ
Ｓトランジスタ、 ４・・・Ｎチャネル型ＭＯ５トランジスタ、５・・・相
互コンダクタンスの小さいＮチャネル型ＭＯＳトランジ
スタ、 ６・・・Ｐチャネル型ＭＯ５トランジスタ。 ７・・・Ｐチャネル型ＭＯＳトランジスタ、８・・・Ｎ
チャネル型ＭＯＳトランジスタ、９・・・接点、
１ｏ・・・インバータ、１１・・・テスト信号
、 １２・・・入力バッファ。 特許出願人 日 本電気株式会社 第１図 ↑ 第２図 土 第３図
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ型半導体集積回路において、 ソースが電源電圧レベルに接続され、ゲートがグラウン
ドレベルに接続された相互コンダクタンスの小さいＰチ
ャネル型ＭＯＳトランジスタと、 ソースが入力回路の入力端子と接続され、 ゲートがグラウンドレベルに接続され、Ｐチャネル型Ｍ
ＯＳトランジスタとドレイン同志が接続されたＮチャネ
ル型ＭＯＳトランジスタと、Ｐチャネル型、Ｎチャネル
型ＭＯＳトランジスタの出力信号を入力とし、出力信号
をテスト信号として内部回路に供給するインバータを有
するテスト信号発生回路。 ２、ＣＭＯＳ型半導体集積回路において、 ソースがグラウンドレベルに接続され、ゲートが電源電
圧レベルに接続された相互コンダクタンスの小さいＮチ
ャネル型ＭＯＳトランジスタと、 ソースが入力回路の入力端子と接続され、 ゲートが電源電圧レベルに接続され、Ｎチャネル型ＭＯ
Ｓトランジスタとドレイン同志が接続されたＰチャネル
型ＭＯＳトランジスタと、Ｎチャネル型トランジスタ、
Ｐチャネル型 ＭＯＳトランジスタの出力信号を入力とし、出力信号を
テスト信号として内部回路に供給するバッファとを有す
るテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179682A JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179682A JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336161A true JPS6336161A (ja) | 1988-02-16 |
Family
ID=16070027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179682A Pending JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336161A (ja) |
-
1986
- 1986-07-29 JP JP61179682A patent/JPS6336161A/ja active Pending
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