JPS6336161A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
- Publication number
- JPS6336161A JPS6336161A JP61179682A JP17968286A JPS6336161A JP S6336161 A JPS6336161 A JP S6336161A JP 61179682 A JP61179682 A JP 61179682A JP 17968286 A JP17968286 A JP 17968286A JP S6336161 A JPS6336161 A JP S6336161A
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- JP
- Japan
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- test signal
- mos transistor
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- level
- transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOS型半導体集積回路をテストする際にテ
スト信号を発生するテスト信号発生回路に関する。
スト信号を発生するテスト信号発生回路に関する。
第3図はこの種のテスト信号発生回路の従来例の回路図
である。
である。
このテスト信号発生回路は、ソースが電源電圧VDD
レベルに接続され、ゲートが入カバソファ2の入力端子
1に接続された。スレッショルド電圧の大きいPチャネ
ル型MOSトランジスタフと、ソースがGNDレベルに
接続され、ゲートが電源電圧1/ D Dレベルに接続
され、Pチャネル型MOSトランジスタ7とドレイン同
志が接続されたNチャネル、7J−IMOSトランジス
タ8と、接点9の電位を反転し、テス)・信号11(ロ
ウレベルで有効)として半導体集積回路の内部回路に供
給するインバータ10で構成されている。
レベルに接続され、ゲートが入カバソファ2の入力端子
1に接続された。スレッショルド電圧の大きいPチャネ
ル型MOSトランジスタフと、ソースがGNDレベルに
接続され、ゲートが電源電圧1/ D Dレベルに接続
され、Pチャネル型MOSトランジスタ7とドレイン同
志が接続されたNチャネル、7J−IMOSトランジス
タ8と、接点9の電位を反転し、テス)・信号11(ロ
ウレベルで有効)として半導体集積回路の内部回路に供
給するインバータ10で構成されている。
入力端子1に通常使用時にはGNDレベルからVDDレ
ベルまでの間のいずれかの電位が与えられ、テスト時に
はGNDレベルより十分低い電位が与えられる。通常使
用時はPチャネル型MOSトランジスタ7のゲートの電
位はGNDレベルからVDD レベルの間にあり、Pチ
ャネル型MOSトランジスタ7はスレッショールド電圧
(絶対値)を十分大きく設定しであるため非導通状態に
ある。
ベルまでの間のいずれかの電位が与えられ、テスト時に
はGNDレベルより十分低い電位が与えられる。通常使
用時はPチャネル型MOSトランジスタ7のゲートの電
位はGNDレベルからVDD レベルの間にあり、Pチ
ャネル型MOSトランジスタ7はスレッショールド電圧
(絶対値)を十分大きく設定しであるため非導通状態に
ある。
一方、Nチャネル型MOSトランジスタ8はゲートが電
源電圧レベルに保たれているので常に導通状y、!、に
ある。したがって、インバータ10の入力はGND レ
ベルであるため出力はVDDレベルであり、テスト信号
11は有効とならない。
源電圧レベルに保たれているので常に導通状y、!、に
ある。したがって、インバータ10の入力はGND レ
ベルであるため出力はVDDレベルであり、テスト信号
11は有効とならない。
テスト時にはPチャネル型MOSトランジスタ7のゲー
トにGNDレベルより十分低い電位を印加し、Pチャネ
ル型MO5トランジスタフを導通状態にさせる。この時
Nチャネル型MOSトランジスタ8も導通状態にあるが
、Nチャネル型MOSトランジスタ8の相互コンダクタ
ンスはPチャネル型MOSトランジスタフに比較し小さ
く設定されているため、インバータ10の入力はGND
レベルより VDDレベルに変化し、インバータ10の
出力はGNDとなる。すなわちテスト信号11は有効と
なる。
トにGNDレベルより十分低い電位を印加し、Pチャネ
ル型MO5トランジスタフを導通状態にさせる。この時
Nチャネル型MOSトランジスタ8も導通状態にあるが
、Nチャネル型MOSトランジスタ8の相互コンダクタ
ンスはPチャネル型MOSトランジスタフに比較し小さ
く設定されているため、インバータ10の入力はGND
レベルより VDDレベルに変化し、インバータ10の
出力はGNDとなる。すなわちテスト信号11は有効と
なる。
上述した従来のテスト信号発生回路は、Pチャネル型M
OSトランジスタ7のスレッショールド電圧を半導体集
積回路内に形成されるテスト回路以外のPチャネル型ト
ランジスタのスレッショールド電圧より特別に高く設定
しなければならないために、トランジスタ構造を特殊な
ものにするか、イオン注入によりスレッショールド電圧
の部分的なコントコールが必要となり、高価になってし
まうという欠点がある。
OSトランジスタ7のスレッショールド電圧を半導体集
積回路内に形成されるテスト回路以外のPチャネル型ト
ランジスタのスレッショールド電圧より特別に高く設定
しなければならないために、トランジスタ構造を特殊な
ものにするか、イオン注入によりスレッショールド電圧
の部分的なコントコールが必要となり、高価になってし
まうという欠点がある。
本発明のテスト43号発生回路は、
ソースが電源電圧レベルに接続され、ゲートがグラウン
ドレベルに接続された相互コンダクタンスの小さいPチ
ャネル型MOSトランジスタと、ソースが入力回路の入
力端子と接続され、ケートがグラウンドレベルに接続さ
れ、Pチャネル型MOSトランジスタとドレイン同志が
接続されたNチャネル型MOSトランジスタと、 Pチャネル型、Nチャネル型MOSトランジスタの出力
信号を入力とし、出力信号をテスト信号として内部回路
に供給するインバータを有する。
ドレベルに接続された相互コンダクタンスの小さいPチ
ャネル型MOSトランジスタと、ソースが入力回路の入
力端子と接続され、ケートがグラウンドレベルに接続さ
れ、Pチャネル型MOSトランジスタとドレイン同志が
接続されたNチャネル型MOSトランジスタと、 Pチャネル型、Nチャネル型MOSトランジスタの出力
信号を入力とし、出力信号をテスト信号として内部回路
に供給するインバータを有する。
また1、を発明のテスト信号発生回路は、ソースがグラ
ウンドレベルに接続され、ケートが′融tH圧レベルに
接続された相互コンダクタンスの小さいNチャネル型M
OSトランジスタと、ソースが入力回路の入力端子と接
続され、ケートが電源電圧レベルに接続され、Nチャネ
ル型MOSトランジスタとドレイン同志が接続されたP
チャネル型MOSトランジスタと、 Nチャネル型トランジスタ、Pチャネル型MOSトラン
ジスタの出力信号を入力とし、出力信号をテスト信号と
して内部回路に供給するバンファとを有する。
ウンドレベルに接続され、ケートが′融tH圧レベルに
接続された相互コンダクタンスの小さいNチャネル型M
OSトランジスタと、ソースが入力回路の入力端子と接
続され、ケートが電源電圧レベルに接続され、Nチャネ
ル型MOSトランジスタとドレイン同志が接続されたP
チャネル型MOSトランジスタと、 Nチャネル型トランジスタ、Pチャネル型MOSトラン
ジスタの出力信号を入力とし、出力信号をテスト信号と
して内部回路に供給するバンファとを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明のテスト信号発生回路の第1の実施例の
回路図である。
回路図である。
入力端子1からの入力信号は入力バンファ2に接続され
るとともにNチャネル型MOSトランジスタ4のソース
に接続されている。Pチャネル型MOSトランジスタ3
のソースにはVDDレベルが接続されている。Pチャネ
ル型MOSトランジスタ3およびNチャネル型MOSト
ランジスタ4のゲートにはGNDレベルが接続されてい
る。両トランジスタ3,4のドレイン同志は接続され、
接点9のその出力はイン/ヘータ10に接続されている
。
るとともにNチャネル型MOSトランジスタ4のソース
に接続されている。Pチャネル型MOSトランジスタ3
のソースにはVDDレベルが接続されている。Pチャネ
ル型MOSトランジスタ3およびNチャネル型MOSト
ランジスタ4のゲートにはGNDレベルが接続されてい
る。両トランジスタ3,4のドレイン同志は接続され、
接点9のその出力はイン/ヘータ10に接続されている
。
なお、Nチャネル型Motトランジスタ4の相互コンダ
クタンスはPチャネル型MOSトランジスタ3より十分
大きく設定されている。インへ−タ10の出力信号11
はテスト信号として、また入力へソファ2の出力信号は
通常動作の入力信号として半導体集積回路の内部ゲート
に供給される。
クタンスはPチャネル型MOSトランジスタ3より十分
大きく設定されている。インへ−タ10の出力信号11
はテスト信号として、また入力へソファ2の出力信号は
通常動作の入力信号として半導体集積回路の内部ゲート
に供給される。
次に、本実施例の動作を説明する。
(1)通常動作時
通常動作時には入力端子1にGNDレベルと VDDレ
ベル間の電圧が印加される。この場合、Pチャネル型M
OSトランジスタ3は導通状態、Nチャネル型MOSト
ランジスタ4は非導通状態となり、接点9の電位は常に
ハイレベルであるため、インバータ10の出力信号、即
ちテスト信号11は能動状態にはなり得ない。従って、
通常動作時にはテスト状態にひきこまれることはなく、
また入力バッファ2の出力信号は通常の入力信号として
内部回路にとりこまれるため、通常動作を行うことがで
きる。
ベル間の電圧が印加される。この場合、Pチャネル型M
OSトランジスタ3は導通状態、Nチャネル型MOSト
ランジスタ4は非導通状態となり、接点9の電位は常に
ハイレベルであるため、インバータ10の出力信号、即
ちテスト信号11は能動状態にはなり得ない。従って、
通常動作時にはテスト状態にひきこまれることはなく、
また入力バッファ2の出力信号は通常の入力信号として
内部回路にとりこまれるため、通常動作を行うことがで
きる。
(2)テスト動作時
入力端子1にGND −VT?J (N型トランジスタ
4のスレッショールド電圧)以下の電圧を印加すること
により、Nチャネル型MOSトランジスタ4を導通状態
にできる。Nチャネル型MO3+=ランジスタ4の相互
コンダクタンスはPチャネル型MO3+=ランジスタ3
より十分大きく設定されているので接点9の電位はロウ
レベルになり、インバータIQの出力信号11はハイレ
ベル(能動状態)になる。
4のスレッショールド電圧)以下の電圧を印加すること
により、Nチャネル型MOSトランジスタ4を導通状態
にできる。Nチャネル型MO3+=ランジスタ4の相互
コンダクタンスはPチャネル型MO3+=ランジスタ3
より十分大きく設定されているので接点9の電位はロウ
レベルになり、インバータIQの出力信号11はハイレ
ベル(能動状態)になる。
第2図は本発明のテスト信号発生回路の第2の実施例の
回路図である。入力端子1からの入力信号は入力バッフ
ァ2に接続されるとともにPチャネル型MOSトランジ
スタ6のソースに接続されている。Nチャネル型MOS
トランジスタ5のソースにはGNDレベルが接続されて
いる。Nチャネル型MOSトランジスタ5およびPチャ
ネル型MOSトランジスタロのゲートにはVDDレベル
が接続されている0両トランジスタ5,6のドレイン同
志は接続され、その出力信号は入力バッファ12に接続
されている。入力バッファ12の出力信号11はテスト
信号として、また人力バッファ2の出力信号は通常動作
の入力信号として内部回路に供給される。なお、Pチャ
ネル型MO5トランジスタロの相互コンダクタンスはN
チャネル型MOSトランジスタ5より十分大きく設定さ
れている。
回路図である。入力端子1からの入力信号は入力バッフ
ァ2に接続されるとともにPチャネル型MOSトランジ
スタ6のソースに接続されている。Nチャネル型MOS
トランジスタ5のソースにはGNDレベルが接続されて
いる。Nチャネル型MOSトランジスタ5およびPチャ
ネル型MOSトランジスタロのゲートにはVDDレベル
が接続されている0両トランジスタ5,6のドレイン同
志は接続され、その出力信号は入力バッファ12に接続
されている。入力バッファ12の出力信号11はテスト
信号として、また人力バッファ2の出力信号は通常動作
の入力信号として内部回路に供給される。なお、Pチャ
ネル型MO5トランジスタロの相互コンダクタンスはN
チャネル型MOSトランジスタ5より十分大きく設定さ
れている。
次に、本実施例の動作を説明する6第1の実施例と同様
、通常動作時には入力端子1にGNDレベルと VDD
レベル間の電圧が印加される。
、通常動作時には入力端子1にGNDレベルと VDD
レベル間の電圧が印加される。
この場合、Nチャネル型MO5トランジスタ5は導通状
態、Pチャネル型MOSトランジスタロは非導通状態と
なり、出力イコ号は常にロウレベルであるためテスト信
号11は能動状態にはなり得ない。
態、Pチャネル型MOSトランジスタロは非導通状態と
なり、出力イコ号は常にロウレベルであるためテスト信
号11は能動状態にはなり得ない。
入力端子1 ニVoo+ l VTP l (Pチ
ャネル型トランジスタ6のスレッショールド電圧)以上
の電圧を印加することにより、Pチャネル型MOSトラ
ンジスタロを導通させることができる。また、Pチャネ
ル型MOSトランジスタ6の相互コンダクタンスがNチ
ャネル型MOSトランジスタ5より十分大きく設定され
ているので、接点9の電位はハイレベルになり、入力バ
ッファ12の出力信号11は能動状態となる。
ャネル型トランジスタ6のスレッショールド電圧)以上
の電圧を印加することにより、Pチャネル型MOSトラ
ンジスタロを導通させることができる。また、Pチャネ
ル型MOSトランジスタ6の相互コンダクタンスがNチ
ャネル型MOSトランジスタ5より十分大きく設定され
ているので、接点9の電位はハイレベルになり、入力バ
ッファ12の出力信号11は能動状態となる。
以上説明したように本発明は、半導体集積回路内に形成
されるテスト回路以外のトランジスタと同じスレッショ
ールド電圧のトランジスタでテスト回路を構成すること
により、テスト信号発生回路を特別なトランジスタ構造
にする必要がなくなり、テスト信号発生回路を低価格に
することができる効果がある。
されるテスト回路以外のトランジスタと同じスレッショ
ールド電圧のトランジスタでテスト回路を構成すること
により、テスト信号発生回路を特別なトランジスタ構造
にする必要がなくなり、テスト信号発生回路を低価格に
することができる効果がある。
第1図は本発明のテスト信号発生回路の第1の実施例の
回路図、第2図は本発明のテスト信号発生回路の第2の
実施例の回路図、第3図は従来例の回路1λである。 1・・・入力端子、 2・・・入力バッファ、
IJllllD・・・電源電圧、 3・・・相互コンダクタンスの小さいPチャネル型MO
Sトランジスタ、 4・・・Nチャネル型MO5トランジスタ、5・・・相
互コンダクタンスの小さいNチャネル型MOSトランジ
スタ、 6・・・Pチャネル型MO5トランジスタ。 7・・・Pチャネル型MOSトランジスタ、8・・・N
チャネル型MOSトランジスタ、9・・・接点、
1o・・・インバータ、11・・・テスト信号
、 12・・・入力バッファ。 特許出願人 日 本電気株式会社 第1図 ↑ 第2図 土 第3図
回路図、第2図は本発明のテスト信号発生回路の第2の
実施例の回路図、第3図は従来例の回路1λである。 1・・・入力端子、 2・・・入力バッファ、
IJllllD・・・電源電圧、 3・・・相互コンダクタンスの小さいPチャネル型MO
Sトランジスタ、 4・・・Nチャネル型MO5トランジスタ、5・・・相
互コンダクタンスの小さいNチャネル型MOSトランジ
スタ、 6・・・Pチャネル型MO5トランジスタ。 7・・・Pチャネル型MOSトランジスタ、8・・・N
チャネル型MOSトランジスタ、9・・・接点、
1o・・・インバータ、11・・・テスト信号
、 12・・・入力バッファ。 特許出願人 日 本電気株式会社 第1図 ↑ 第2図 土 第3図
Claims (1)
- 【特許請求の範囲】 1、CMOS型半導体集積回路において、 ソースが電源電圧レベルに接続され、ゲートがグラウン
ドレベルに接続された相互コンダクタンスの小さいPチ
ャネル型MOSトランジスタと、 ソースが入力回路の入力端子と接続され、 ゲートがグラウンドレベルに接続され、Pチャネル型M
OSトランジスタとドレイン同志が接続されたNチャネ
ル型MOSトランジスタと、Pチャネル型、Nチャネル
型MOSトランジスタの出力信号を入力とし、出力信号
をテスト信号として内部回路に供給するインバータを有
するテスト信号発生回路。 2、CMOS型半導体集積回路において、 ソースがグラウンドレベルに接続され、ゲートが電源電
圧レベルに接続された相互コンダクタンスの小さいNチ
ャネル型MOSトランジスタと、 ソースが入力回路の入力端子と接続され、 ゲートが電源電圧レベルに接続され、Nチャネル型MO
Sトランジスタとドレイン同志が接続されたPチャネル
型MOSトランジスタと、Nチャネル型トランジスタ、
Pチャネル型 MOSトランジスタの出力信号を入力とし、出力信号を
テスト信号として内部回路に供給するバッファとを有す
るテスト信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61179682A JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61179682A JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6336161A true JPS6336161A (ja) | 1988-02-16 |
Family
ID=16070027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61179682A Pending JPS6336161A (ja) | 1986-07-29 | 1986-07-29 | テスト信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6336161A (ja) |
-
1986
- 1986-07-29 JP JP61179682A patent/JPS6336161A/ja active Pending
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