JPS61218221A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジス
タ）で構成され、複数ビットからなる情報の読み出しを
行うＲＯＭ　（リード・オンリー・メモリ）に利用して
有効な技術に関するものである。

〔背景技術〕

８ビツトからなる読み出し信号をトライステート出力バ
ッファにより送出させるマスク型ＲＯＭが公知である（
例えば、■日立製作所昭和５８年９月発行「日立ＩＣメ
モリデータブック１頁３２９〜頁３３０参照）。

このように複数ビットの読み出しにおいては、メモリア
レイからの読み出し信号のセンス出力を受けて比較的大
きな負荷容量を駆動する出力バッファ回路においては、
その出力端子に結合されてしまうプリント配線基板等の
実装基板に存在する浮遊容量や信号入力装置の入力容量
などからなる比較的大きな容量値の負荷容量（浮遊容Ｉ
ｉ）を駆動できることが必要とされる。そのため、出力
ＭＯＳ　Ｆ　Ｅ　Ｔは、かかる負荷容量のチャージアッ
プ又はディスチャージのために、比較的大きな電流を電
源供給線及び回路の接地線に流させる。半導体集積回路
内の電源電圧線と回路の接地線は、それぞれ無視できな
い抵抗及びインダクタンス成分を持つので、上記出力Ｍ
ＯＳ　Ｆ　ＥＴが動作状態にされて負荷容量のチャージ
アンプ又はディスチャージを行うときに、それぞれに比
較的大きなノイズが発生する。このノイズは、例えば、
アドレスバッファやメモリアレイからの比較的小さな読
み出し信号を増幅するセンスアンプに帰還され、そのレ
ベルマージンを悪化させ、最悪の場合には発振動作を生
じしめるという問題を生じる。

そこで、複数の出力バッファの動作タイミングをずらし
て、電源電圧線や回路の接地線に発生のノイズを時間的
に分散させることにより、ノイズレベルのピーク値を低
減させることが考えられる。

しかしながら、この場合には、信号伝播遅延時間が実質
的に長（される結果、全ビットを外部端子へ送出させる
のに比較的長い時間を費やすとこになるので高速動作化
が妨げられる。

〔発明の目的〕

この発明の目的は、その動作状態の時に内部の電源線や
接地線に発生するノイズを低減させるとともに高速動作
化を実現した出力バッファを具備する半導体集積回路装
置を提供するものである。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミング信号に従って出力すべき内
部信号を比較的小さなコンダクタンスに設定された出力
ＭＯ５ＦＥＴを通して外部端子へ送出させる第１の出力
回路と、上記第１のタイミング信号より遅れた第２のタ
イミング信号に従って上記出力すべき内部信号を比較的
大きなコンダクタンスに設定された出力ＭＯＳ　Ｆ　Ｅ
Ｔを通して上記同じ外部端子へ送出させる第２の出力回
路とにより１ビツト分の出力バッファを構成するもので
ある。

〔実施例〕

第１図には、この発明をマスク型ＲＯＭ　（リード・オ
ンリー・メモリ）におけるデータ出力バッファ回路に通
用した場合の一実施の回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。

この実施例の出力回路は、特に制限されないが、出力バ
ッファＤＯＢＯ〜ＤＯＢ７の合計８個からなり、対応す
る８個のメモリアレイＭＡＲＹＯ〜ＭＡＲＹ７からの８
ビツトの読み出し信号を外部端子ＤＯ〜Ｄ７へ送出させ
る。

同図においては、上記８個の出力バッファＤＯＢＯ〜Ｄ
ＯＢ７のうち、１つの出力バッファＤ。

ＢＯの具体的回路が例示的に示されている。上記出力バ
ッファＤＯＢＯは、一対のトライステート（３状態）出
力回路により構成される。すなわち、メモリアレイＭＡ
ＲＹＯからの読み出し信号は、図ボしないセンスアンプ
によって増幅される。この増幅出力は、出力バッファＤ
ＯＢＯを構成する２組の出力回路に供給される。一対の
出力回路のうちの第１の出力回路は、次の各回路により
構成される。すなわち、メモリアレイＭＡＲＹＯからの
上記増幅出力は、一方の出力回路を構成するナンド（Ｎ
ＡＮＤ）ゲート回路Ｇ１の一方の入力に供給される。ま
た、上記増幅出力はインバータ回路Ｎ１によっ°ζ反転
され、ナントゲート回路Ｇ２の一方の入力に供給される
。これらのナントゲート回路Ｇｌ、Ｇ２の他方の入力に
は、第１の動作タイミング信号ｄｏｃｌが供給される。

上記２つのナントゲート回路Ｇｌ、Ｇ２の出力信号は、
それぞれインバータ回路Ｎ２．Ｎ３を通してブンンユブ
ル形態の出力ＭＯ３ＦＥＴＱ１．Ｑ２のゲートにそれぞ
れ供給される。これらの出力ＭＯ３ＦＥＴＱ１．Ｑ２は
、そのコンダクタンスが比較的小さく設定される。

上記一対の出力回路のうちの第２の出力回路は、上記類
似のナントゲート回路Ｇ３．Ｇ４、インバータ回路Ｎ４
〜Ｎ６及び出力ＭＯＳＦＥＴＱ３゜Ｇ４から構成される
。ただし、上記ナントゲート回路Ｇ３．Ｇ４の他方の人
力には、上記動作タイミング信号ｄｏｃｌから遅れて発
生させられるタイミング信号ｄｏｃ２が供給されること
、及び出力ＭＯ３ＦＥＴＱ３．Ｑ４のコンダクタンスは
、比較的大きく設定されることが、上記第１の出力回路
と異なっている。

他の残り７個の出力バッファＤＯＢＩ〜ＤＯＢ７も、上
記類似の回路によりそれぞれ構成される。

これらの出力バッファＤＯＢ　１〜ＤＯＢ７は、対応す
るメモリアレイＭＡＲＹＩ〜ＭＡＲＹ７からの増幅出力
を受けて、上記タイミング信号ｄｏｃ１、ｄｏｃ２に同
期してそれぞれ外部端子Ｄ１〜Ｄ７へ出力信号を送出す
る。

次に、第２図に示したタイミング図を参照して、上記出
力バッファの動作を説明する。

タイミング信号ｄｏｃｌとｄｏｃ２が共にロウレベル（
論理“０″）の期間、ナントゲート回路０１〜Ｇ４の出
力信号は、共にハイレベルに固定される。これに応じて
、インバータ回路Ｎ２．Ｎ３及びＮ５．Ｎ６の出力信号
は、ロウレベルニ固定されるから、各出力ＭＯ３ＦＥＴ
ＱＩ−Ｑ４は全てオフ状態にされる。これにより、出力
端子ＤＯはハイ・インピーダンス状態にされる。

メモリのアクセスが行われ、センス′ｒンブがらの読み
出し増幅信号が送出されると、第１のタイミング信号ｄ
＊ｃｌが先にハイレベルにされる。

これ応じて、ナントゲート回路Ｇ１と０２がそのゲート
を開いて、上記増幅信号を伝える。例えば、増幅出力信
号がロウレベルならインバータ回路Ｎ１によって反転さ
れた信号がナントゲート回路Ｇ２に伝えられるので、こ
のナントゲート回路Ｇ２の出力信号がロウレベルにされ
る。これに応じて、インバータ回路Ｎ３の出力信号がハ
イレベルにされるため、出力ＭＯ５ＦＥＴＱ２がオン状
態にされる。この出力ＭＯ５ＦＥＴＱ２のオン状態によ
って、例えば、ワーストケースとして同図に実線で示す
ように出力端子ＤＯに結合された負荷容量にＭｉｌｌさ
れたハイレベルがロウレベルにディスチャージされる。

この出力ＭＯＳＦＥＴＱ２は、そのコンダクタンスが比
較的小さく設定されることによって上記ディスチャージ
電流を比較的小さく制限させる。このような電流制限に
よって上記ディスチャージ動作が緩やかになされる結果
、回路の接地線に発生するノイズレベルが低く抑えられ
る。

一方、上記増幅出力信号がハイレベルなら、ナントゲー
ト回路Ｇ１の出力信号がロウレベルにされる。これに応
じて、インバータ回路Ｎ２の出力信号がハイレベルにさ
れるため、出力ＭＯ３ＦＥＴＱ１がオン状態にされる。

この出力ＭＯ３ＦＥＴＱＩのオン状態によって、例えば
、ワーストケースとして同図に点線で示すように出力端
子ＤＯに結合された負荷容量がロウレベルを保持してい
たとすると、これをハイレベルにチャージアップさせる
。この出力ＭＯ５ＦＥＴＱＩは、そのコンダクタンスが
上記同様に比較的小さく設定されることによって、上記
チャージアンプ電流が比較的小さく制限される。このよ
うな電流制限によって上記チャージアンプ動作が緩やか
になされる結果、電源電圧線ＶＣＣに発生するノイズレ
ベルが低く抑えられる。これらのことは、上記タイミン
グ信号ｄｏｃｌによって同様に動作状態にされる他の出
力バッファＤＯ８１〜ＤＯＢ７においても同様である。

次に、遅れてタイミング信号ｄｏｃ２がハイレベルにさ
れる。このタイミング信号ｄＯｃ２によヮて他方の出力
回路が上記同様に動作状態にされる。すなわち、上記内
部信号としての増幅出力信号がロウレベルなら、出力Ｍ
Ｏ３ＦＥＴＱ４が遅れてオン状態にされる。この結果、
外部端子ＤＯへ送出される出力信号は高速に回路の接地
電位までディスチャージさせられる。また、上記増幅出
力信号がハイレベルなら、出力ＭＯ３ＦＥＴＱ３がオン
状態にされる。この結果、外部端子ＤＯへ送出される出
力信号は高速に電源電圧側にチャージアップさせられる
。このような比較的大きなコンダクタンスの出力ＭＯ３
ＦＥＴＱ３又はＧ４のオン状態によって、規定の電流供
給能力（直流電流）のもとての規定のハイレベル／ロウ
レベルにされた出力レベルを確保するものである。上記
出力ＭＯ３ＦＥＴＱ３又はＱ４は、そのオン状態によっ
て負荷容量をチャージアップ又はディスチャージさせる
レベル変化量が小さい、したがってこのときに電源線や
回路の接地線に発生するノイズは小さく抑えられる。こ
れらのことは、上記タイミング信号ｄｏｃ２によって同
様に動作状態にされる他の出力バッファＤＯＢ　１〜Ｄ
ＯＢ７においても同様である。

この実施例では、タイミング信号ｄｏｃｌによって他の
入力装置に対してハイレベル／ロウレベルと判定される
出力信号を送出するものであるので、その出力レベルの
変化率を小さくしたにもかかわらず、時間的に複数の出
力バッファ回路の動作タイミングをずらすものに比べて
、全ビットのデータ出力を高速にできる。

〔効　果〕

（１１比較的小さな電流しか流さない出力ＭＯ３ＦＥＴ
により第１のタイミングで負荷容量を駆動することにと
より電源線と接地線に発生するノイズレベルの低減化を
図るとともに、比較的大きな電流を流す出力ＭＯＳＦＥ
Ｔにより上記第１のタイミングより遅れた第２のタイミ
ングで負荷回路を駆動することにより所望の出力レベル
の確保を行うことができるという効果が得られる。

（２）上記（１）により、電源線に発生するノイズを低
減できるから、センスアンプの入力レベルマージンや電
源電圧マージン又は入力特性等の特性不良を防止するこ
とができるという効果が得られる。

（３）上記比較的小さな電流しか流さない複数の出力Ｍ
Ｏ５ＦＥＴにより複数ビットからなる内部信号を早い第
１のタイミングで一斉に負荷容量を駆動するものである
ので、時間的にずらして複数の出力バッファを動作させ
る場合に比べて、出力信号の送出タイミングの高速化を
図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、出力ＭＯＳ　
Ｆ　ＥＴは、ＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳＦＥＴとにより構成するものであってもよい、ま
た、タイミング信号によって内部信号を出力ＭＯ５ＦＥ
Ｔのゲートに伝えるゲート回路は、相補的なタイミング
信号によって制御されるナントゲート回路とノアゲート
回路により構成するものであってもよい。

この場合には、上記一対のゲート回路の一方に入′力信
号を反転させるインバータ回路が不要になる。

また、マスク型ＲＯＭにおいて、読み出しビット数は、
１６ビツト等必要に応じて種々の変形を採ることができ
る。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるマスク型ＲＯＭに通用した場合ついて説
明したが、それに限定されるものではなく、例えば、多
ビツト構成（複数ビットの単位でアクセスされるもの）
のプログラマブルＲＯＭ、ダイナミック型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）或いはスタティック型ＲＡ
Ｍ等の各種半導体記憶装置の他、マイクロプロセッサ等
におけるデータ信号やアドレス信号の出力バッファ等に
広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明をマスク型ＲＯＭの出力バッファに
通用した場合の一実施例を示す回路図１、第２図は、そ
の動作の一例を示すタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミング信号に従って出力すべき内部信号
   を比較的小さなコンダクタンスに設定された出力ＭＯＳ
   ＦＥＴを通して外部端子へ送出させる第１の出力回路と
   、上記第１のタイミング信号より遅れた第２のタイミン
   グ信号に従って上記出力すべき内部信号を比較的大きな
   コンダクタンスに設定された出力ＭＯＳＦＥＴを通して
   上記同じ外部端子へ送出させる第２の出力回路とかなる
   出力バッファを具備することを特徴とする半導体集積回
   路装置。 ２、上記内部信号は複数ビットからなり、出力バッファ
   回路は、上記内部信号のビット数に応じた複数個からな
   るものであることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。