JPS61283217A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61283217A JPS61283217A JP12541785A JP12541785A JPS61283217A JP S61283217 A JPS61283217 A JP S61283217A JP 12541785 A JP12541785 A JP 12541785A JP 12541785 A JP12541785 A JP 12541785A JP S61283217 A JPS61283217 A JP S61283217A
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- level
- discharge
- load capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集ｙｔ（ｉ２１路に関し、特に、アナロ
グ回路とデジタル回路を混在させ７ｊＭＯ８集積回路に
関する。
グ回路とデジタル回路を混在させ７ｊＭＯ８集積回路に
関する。
従来のこの種の半導体集積回路は、デジタル回路のみで
＊ｇされるＭＯ８集積回路と同じよりに、負荷容量等か
らその駆動能力全見積っている。
＊ｇされるＭＯ８集積回路と同じよりに、負荷容量等か
らその駆動能力全見積っている。
このよりな従来の半導体集積回路において、いま負荷容
量の容量値’ｉｃ、ＭＯ８）ランジスタのオン抵抗の抵
抗値ｔ−几、負荷容量の電圧ｉＶｏとし。
量の容量値’ｉｃ、ＭＯ８）ランジスタのオン抵抗の抵
抗値ｔ−几、負荷容量の電圧ｉＶｏとし。
ＭＯＳトランジスタのオン抵抗を介して負荷容量の電圧
を放電することを考える。
を放電することを考える。
放電において時刻ｔのときの負荷容量の電圧をＶ （ｔ
）とすると式（１）が放り立つ。
）とすると式（１）が放り立つ。
Ｖ（ｔ）＝Ｖｏｅｘｐ（−ｊ／ｃＲ） −・＝−−＜
１）式（１）ニおイテ時刻ｔ＝ＣＲでは、Ｖ（ＣＢ）＝
Ｖｏ／ｅとなる。ここにｅは自然対数の底である。この
とき時刻ｔにおける電流をＩ （ｔ）は、負荷容量の電
荷をＱ（ｔ）とすると式（２）で表わせる。
１）式（１）ニおイテ時刻ｔ＝ＣＲでは、Ｖ（ＣＢ）＝
Ｖｏ／ｅとなる。ここにｅは自然対数の底である。この
とき時刻ｔにおける電流をＩ （ｔ）は、負荷容量の電
荷をＱ（ｔ）とすると式（２）で表わせる。
時刻ｔ＝ｏｏと＠Ｏｔ［はＩ（０）＝ＶＯ／Ｒ１”ｔ’
ｓわせ、放電時間を一定とすると放電々流は負荷容量に
比例することになる。この放電々流は接地電位へと流れ
、接地端子への共通抵抗成分等からアナログ回路の特性
を劣化させるという問題点がある。
ｓわせ、放電時間を一定とすると放電々流は負荷容量に
比例することになる。この放電々流は接地電位へと流れ
、接地端子への共通抵抗成分等からアナログ回路の特性
を劣化させるという問題点がある。
特に、サンプル・ホールド回路などにおいてサンプリン
グ期間からホールド期間の境界に放電々流による雑音が
入ると、劣化量が大きく、サンプル・ホールド回路特性
の劣化に直接結びつく。このような劣化は放電々流のみ
に限らず、電源からの充電々流により生ずる。
グ期間からホールド期間の境界に放電々流による雑音が
入ると、劣化量が大きく、サンプル・ホールド回路特性
の劣化に直接結びつく。このような劣化は放電々流のみ
に限らず、電源からの充電々流により生ずる。
本発明の半導体集積回路は、負荷容量の容量値に応じて
足まる数だけ並列に論理回路を接続し。
足まる数だけ並列に論理回路を接続し。
並列接続された論理回路の動作を順次に行なわしめる付
属回路を設けている。
属回路を設けている。
次に１本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の等価回路説明図であシ
、ディジタル回路部分のみ金示している。
、ディジタル回路部分のみ金示している。
アナログ回路部分は負荷容量５の接地電圧を共用し、端
子４の右方に位置する。
子４の右方に位置する。
第１図においてインバータ回路ｌはインバータ１１と、
インバータ１１と入力が共通接続された付属回路を横波
するインバータ１３および１４と、インバータ１２とか
ら成シ、インバータ１２に付属回路の出力を接続し、ま
た、インノく一夕１１とインバータ１２の互の出力を共
通接続し次構成である。端子４はインバータ回路１の出
力端子であり、端子３は入力端子であシインノ（−夕２
は説明のために入れである。インバータ回路１の出力は
負荷容［５に接続されている。
インバータ１１と入力が共通接続された付属回路を横波
するインバータ１３および１４と、インバータ１２とか
ら成シ、インバータ１２に付属回路の出力を接続し、ま
た、インノく一夕１１とインバータ１２の互の出力を共
通接続し次構成である。端子４はインバータ回路１の出
力端子であり、端子３は入力端子であシインノ（−夕２
は説明のために入れである。インバータ回路１の出力は
負荷容［５に接続されている。
インバータ回路ｌは以下の如く動作する。電子３が論理
高レベルから論理低レベルへ変化した時、インバータ１
１の出力はインバータ２の低レベルから高レベルへの変
化を受けて高レベルから低レベルになり、負荷容量５の
電荷を放電し始める。
高レベルから論理低レベルへ変化した時、インバータ１
１の出力はインバータ２の低レベルから高レベルへの変
化を受けて高レベルから低レベルになり、負荷容量５の
電荷を放電し始める。
次に付１回路のインバータ１３および１４の論理遅延後
に、インバータ１２の入力は低レベルから高レベルとな
る。これによりインバータ１２の出力は高レベルから低
レベルになり、負荷容ｉｉ５の電荷をインバータ１１と
並列に放電し始める０このようにインバータ１１で放電
を開始し次にインバータ１１とインバータ１２により放
電を行なつため、放電に伴う雑音は約半分に減少できる
。
に、インバータ１２の入力は低レベルから高レベルとな
る。これによりインバータ１２の出力は高レベルから低
レベルになり、負荷容ｉｉ５の電荷をインバータ１１と
並列に放電し始める０このようにインバータ１１で放電
を開始し次にインバータ１１とインバータ１２により放
電を行なつため、放電に伴う雑音は約半分に減少できる
。
なお、本発明のこのような第１の実施例はＮＭＯ８論理
回路に好蓮な例である。ＣＭＯ８論理回路ら低レベルに
変化した後もインバータ１２の出力は高レベルのｔまで
あるため貫通電流が流れて好ましくない。
回路に好蓮な例である。ＣＭＯ８論理回路ら低レベルに
変化した後もインバータ１２の出力は高レベルのｔまで
あるため貫通電流が流れて好ましくない。
ｆｔ１４２図は本発明の第２の実施例の等価回路説明図
である。第２図は第１図におけるインバータ１１および
インバータ１２をそれぞれＮＭＯｆ９ ）ヲンジスタ２
６および２７に置換したものである。
である。第２図は第１図におけるインバータ１１および
インバータ１２をそれぞれＮＭＯｆ９ ）ヲンジスタ２
６および２７に置換したものである。
Ｗｃ２図は第１図と同様に電子２３が入力端子であシ、
説明用のインバータ２２の出力はＮＭＯ８）ランジスタ
２６のゲート電極に接続し、さらに付属回路のインバー
タ２８の入力に接続される。インバータ２８の出力はイ
ンバータ２９の入力に接続され、インバータ２９の出力
はＮＭＯ８）ランジスタ２７のゲート電極に接続される
。ＮＭＯ８）ランジスタ２６および２７の互のドレイン
電極は共通接続されワイヤードＯＲ論理を横取する。
説明用のインバータ２２の出力はＮＭＯ８）ランジスタ
２６のゲート電極に接続し、さらに付属回路のインバー
タ２８の入力に接続される。インバータ２８の出力はイ
ンバータ２９の入力に接続され、インバータ２９の出力
はＮＭＯ８）ランジスタ２７のゲート電極に接続される
。ＮＭＯ８）ランジスタ２６および２７の互のドレイン
電極は共通接続されワイヤードＯＲ論理を横取する。
第２図に示した本発明の第２の実施例は、本発明の第１
の実施例と同様な動作をする。端子２３が高レベルから
低レベルに変化すると、ある時間経過後にインバータ２
２の出力は低レベルから高レベルへと変化し、ＮＭＯ８
トランジスタ２６は尋通し負荷容量２５の電荷を放１し
始める。付壱回路のインバータ２８および２９はインバ
ータ２２の出力が低レベルから高レベルへと変化したの
をある遅延時間後ＮＭＯ８）ランジスタ２７のゲート電
極へ伝え、ＮＭＯ８）ランジスタ２７は４通し。
の実施例と同様な動作をする。端子２３が高レベルから
低レベルに変化すると、ある時間経過後にインバータ２
２の出力は低レベルから高レベルへと変化し、ＮＭＯ８
トランジスタ２６は尋通し負荷容量２５の電荷を放１し
始める。付壱回路のインバータ２８および２９はインバ
ータ２２の出力が低レベルから高レベルへと変化したの
をある遅延時間後ＮＭＯ８）ランジスタ２７のゲート電
極へ伝え、ＮＭＯ８）ランジスタ２７は４通し。
先に導通したＮＭＯ８）ランジスタ２６と並列で負荷容
ｆｉ２５の電荷を放電することになる。−このようにＮ
ＭＯＳトランジスタ２６で放電を開始し１次にＮＭＯ８
トランジスタ２６および２７によシ放電を行うため、放
電に伴う雑音は約半分に減小できる。
ｆｉ２５の電荷を放電することになる。−このようにＮ
ＭＯＳトランジスタ２６で放電を開始し１次にＮＭＯ８
トランジスタ２６および２７によシ放電を行うため、放
電に伴う雑音は約半分に減小できる。
第３図は本発明のＷｃ３の実施例の等価回路説明図であ
る。第３園は第２図におけるＮＭＯ８）ランジスタ２６
および２７の２個ｌＮＭＯＳトランジスタ３６，３９．
４２および４５の４個とし、付属回路をＳ成するインバ
ータ４０，４１．４３および４４ｆ、追加したものであ
る。付属回路のインバータ３７および３８は第２図と同
じ動作をする。
る。第３園は第２図におけるＮＭＯ８）ランジスタ２６
および２７の２個ｌＮＭＯＳトランジスタ３６，３９．
４２および４５の４個とし、付属回路をＳ成するインバ
ータ４０，４１．４３および４４ｆ、追加したものであ
る。付属回路のインバータ３７および３８は第２図と同
じ動作をする。
第３図において端子３３が高レベルから低レベルへ変化
すると、説明用のインバータ３２の出力は低レベルから
高レベルへある遅延時間後変化する。このためＮＭＯ８
）ランジスタ３６は導通し負荷容量３５の電荷を放電し
始める。インバータ３２の出力の変化は付属回路のイン
バータ３７および３８を介してＮＭＯ８）ランジスタ３
９のゲート電極を高レベルにする。このためＮＭＯ８ト
ランジスタ３９は導通し負荷容量３５の電荷を放電し始
める。ＮＭＯ８トランジスタ３９のゲート電圧の変化は
付属回路のインバータ４０および４１によりある遅延時
間後ＮＭＯ８）ランジスタ４２のゲート電圧を高レベル
に変化させる。ＮＭＯＳトランジスタ４２は導通しＮＭ
ＯＳトランジスタａ ６ トＭ列ＴＩＣ負荷容量３５の
電荷を放電し始める。更に、ＮＭＯＳトランジスタ４２
のゲート電極の変化は付属回路のインバータ４３および
４４ｅ介してＮＭＯＳトランジスタ４５のゲート電極に
伝わる。よって、ＮＭＯ８）ランジスタ４５は導通し角
荷容量３５の電荷を放電し始める。
すると、説明用のインバータ３２の出力は低レベルから
高レベルへある遅延時間後変化する。このためＮＭＯ８
）ランジスタ３６は導通し負荷容量３５の電荷を放電し
始める。インバータ３２の出力の変化は付属回路のイン
バータ３７および３８を介してＮＭＯ８）ランジスタ３
９のゲート電極を高レベルにする。このためＮＭＯ８ト
ランジスタ３９は導通し負荷容量３５の電荷を放電し始
める。ＮＭＯ８トランジスタ３９のゲート電圧の変化は
付属回路のインバータ４０および４１によりある遅延時
間後ＮＭＯ８）ランジスタ４２のゲート電圧を高レベル
に変化させる。ＮＭＯＳトランジスタ４２は導通しＮＭ
ＯＳトランジスタａ ６ トＭ列ＴＩＣ負荷容量３５の
電荷を放電し始める。更に、ＮＭＯＳトランジスタ４２
のゲート電極の変化は付属回路のインバータ４３および
４４ｅ介してＮＭＯＳトランジスタ４５のゲート電極に
伝わる。よって、ＮＭＯ８）ランジスタ４５は導通し角
荷容量３５の電荷を放電し始める。
以上説明し友ように本発明の纂３の実施例の等価回路説
明図はＮＭＯ８）ランジスタ３６，３９゜４２および４
５ｔ−並列接続し、順々に導通を開始する九めに放電に
ともな９電流雑音は約し４にすることができる。
明図はＮＭＯ８）ランジスタ３６，３９゜４２および４
５ｔ−並列接続し、順々に導通を開始する九めに放電に
ともな９電流雑音は約し４にすることができる。
なお本発明は並列接続するＮＭＯ８）ランジスタは２個
以上であればよくその数は限定されるものではない。ま
九、並列接続したＭＯ８）ランジスタはＮＭＯ８）ラン
ジスタで説明したがＰＭＯ８トランジスタを使用しても
同様の動作をするのは明らかである。
以上であればよくその数は限定されるものではない。ま
九、並列接続したＭＯ８）ランジスタはＮＭＯ８）ラン
ジスタで説明したがＰＭＯ８トランジスタを使用しても
同様の動作をするのは明らかである。
以上、実施例を用−て詳細に説明したように、本発明は
、負荷容量の容量値に応じて定まる数だけ並列に論理回
路を接続し、並列接続された論理回路の動作を順次に行
なわしめる付属回路ｔ−有しているため２時定数を一定
としながら電流雑音の少ない論理回路が提供できるので
、ディジタル回路からアナログ回路への特性劣化の少な
くないアナログ回路とデジタル回路を混在した半導体集
積回路が実現できる。
、負荷容量の容量値に応じて定まる数だけ並列に論理回
路を接続し、並列接続された論理回路の動作を順次に行
なわしめる付属回路ｔ−有しているため２時定数を一定
としながら電流雑音の少ない論理回路が提供できるので
、ディジタル回路からアナログ回路への特性劣化の少な
くないアナログ回路とデジタル回路を混在した半導体集
積回路が実現できる。
第１図は本発明の第１の実施例の等価回蕗説明図、第２
図は本発明の′ａ２の実施例の等価回路説明因、第３図
は本発明の第３の実施例の等価回路説明図をそれぞれ示
す。 １．２１．３１・・・インバータ回路、２，１１゜１２
．１３，１４，２２，２８，２９，３２，３７゜３８．
４０，４１，４３．４４・・・インバータ、３゜４．２
３，２４，３３．３４・・・端子、５ 、２５ 。 ３５・・・負荷容量、２６，２７，３６，３９，４２゜
４５・・・ＮＭＯＳトランジスタ。 第 １ 図
図は本発明の′ａ２の実施例の等価回路説明因、第３図
は本発明の第３の実施例の等価回路説明図をそれぞれ示
す。 １．２１．３１・・・インバータ回路、２，１１゜１２
．１３，１４，２２，２８，２９，３２，３７゜３８．
４０，４１，４３．４４・・・インバータ、３゜４．２
３，２４，３３．３４・・・端子、５ 、２５ 。 ３５・・・負荷容量、２６，２７，３６，３９，４２゜
４５・・・ＮＭＯＳトランジスタ。 第 １ 図
Claims (1)
- 負荷容量の容量値に応じて定まる数だけの論理回路を並
列に接続し、該並列接続された論理回路の動作を順次に
行なわしめる付属回路を設けたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541785A JPS61283217A (ja) | 1985-06-10 | 1985-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541785A JPS61283217A (ja) | 1985-06-10 | 1985-06-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283217A true JPS61283217A (ja) | 1986-12-13 |
Family
ID=14909585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12541785A Pending JPS61283217A (ja) | 1985-06-10 | 1985-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027487A (ja) * | 2007-07-20 | 2009-02-05 | Toshiba Corp | 高周波半導体スイッチ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
-
1985
- 1985-06-10 JP JP12541785A patent/JPS61283217A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027487A (ja) * | 2007-07-20 | 2009-02-05 | Toshiba Corp | 高周波半導体スイッチ装置 |
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