JPH05304452A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05304452A JPH05304452A JP4107194A JP10719492A JPH05304452A JP H05304452 A JPH05304452 A JP H05304452A JP 4107194 A JP4107194 A JP 4107194A JP 10719492 A JP10719492 A JP 10719492A JP H05304452 A JPH05304452 A JP H05304452A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- terminal
- output terminal
- semiconductor device
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Abstract
(57)【要約】
【目的】データ出力時のノイズの発生をデータ出力時間
を遅らせずに軽減すること。 【構成】主出力トランジスタ２〜１５とは別制御の補助
出力トランジスタ２１〜２６を設け、主出力トランジス
タ２〜１５が動作する前に補助出力トランジスタ２１〜
２６を動作させて、出力端子にあらかじめ充電または放
電させておく。そうすることにより、主出力トランジス
タ２〜１５で出力端子に充放電する電荷量が少なくな
り、ノイズが軽減されまた出力時間の短縮がはかれる。
を遅らせずに軽減すること。 【構成】主出力トランジスタ２〜１５とは別制御の補助
出力トランジスタ２１〜２６を設け、主出力トランジス
タ２〜１５が動作する前に補助出力トランジスタ２１〜
２６を動作させて、出力端子にあらかじめ充電または放
電させておく。そうすることにより、主出力トランジス
タ２〜１５で出力端子に充放電する電荷量が少なくな
り、ノイズが軽減されまた出力時間の短縮がはかれる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
データ出力回路に関する。
データ出力回路に関する。
【０００２】
【従来の技術】図２は従来のデータ出力回路を示す回路
図である。
図である。
【０００３】図２において、５個の端子１８は互いに接
続され、５個の端子１９も互いに接続されている。本デ
ータ出力回路は、Ｐチャネル型ＭＯＳトランジスタ２，
３，６，８，９，１２，１４と、Ｎチャネル型ＭＯＳト
ランジスタ４，５，７，１０，１１，１３，１５と、入
力端子１と、出力端子１６と、インダクタンスＬ１，Ｌ
２とを有する。負荷として、容量Ｃがある。
続され、５個の端子１９も互いに接続されている。本デ
ータ出力回路は、Ｐチャネル型ＭＯＳトランジスタ２，
３，６，８，９，１２，１４と、Ｎチャネル型ＭＯＳト
ランジスタ４，５，７，１０，１１，１３，１５と、入
力端子１と、出力端子１６と、インダクタンスＬ１，Ｌ
２とを有する。負荷として、容量Ｃがある。
【０００４】端子１７には電源電圧（以後Ｖｃｃ１と略
記）を入力し、リードフレーム等の寄生インダクタンス
Ｌ１を通した後、端子１８に各トランジスタの電源電圧
（以後Ｖｃｃ２と略記）を供給する。端子２０は、接地
電位（以後ＧＮＤ１と略記）を入力し、リードフレーム
等の寄生インダクタンスＬ２を通した後、端子１９に各
トランジスタの接地電位（以後ＧＮＤ２と略記）を供給
する。
記）を入力し、リードフレーム等の寄生インダクタンス
Ｌ１を通した後、端子１８に各トランジスタの電源電圧
（以後Ｖｃｃ２と略記）を供給する。端子２０は、接地
電位（以後ＧＮＤ１と略記）を入力し、リードフレーム
等の寄生インダクタンスＬ２を通した後、端子１９に各
トランジスタの接地電位（以後ＧＮＤ２と略記）を供給
する。
【０００５】データ出力回路よりデータを出力する際、
抵抗の小さな出力トランジスタ１４，１５が同時にＯＮ
状態になり、Ｖｃｃ１とＧＮＤ１間に貫通電流が流れる
ことになるが、この貫通電流が流れない様にする必要が
ある。この為、高（Ｈｉｇｈ）レベルを端子１６から出
力する場合には、トランジスタ１５がＯＦＦしてからト
ランジスタ１４をＯＮさせる。また、低（Ｌｏｗ）レベ
ルを端子１６から出力する場合には、トランジスタ１４
をＯＦＦしてからトランジスタ１５をＯＮさせている。
抵抗の小さな出力トランジスタ１４，１５が同時にＯＮ
状態になり、Ｖｃｃ１とＧＮＤ１間に貫通電流が流れる
ことになるが、この貫通電流が流れない様にする必要が
ある。この為、高（Ｈｉｇｈ）レベルを端子１６から出
力する場合には、トランジスタ１５がＯＦＦしてからト
ランジスタ１４をＯＮさせる。また、低（Ｌｏｗ）レベ
ルを端子１６から出力する場合には、トランジスタ１４
をＯＦＦしてからトランジスタ１５をＯＮさせている。
【０００６】
【発明が解決しようとする課題】この従来のデータ出力
回路では、貫通電流を防いでいるため、データの出力に
遅れが生じる。また、トランジスタ１４がＯＮし、Ｈｉ
ｇｈレベルを出力する時、外部負荷容量Ｃに電荷ｑが蓄
わえられるとすると、電源電圧Ｖｃｃ２の電位Ｅ１は、
次の（１）式となり、ノイズが発生する。トランジスタ
１５がＯＮしてＬｏｗレベルを出力する時も、接地電圧
ＧＮＤ２の電位Ｅ２は、次の（２）式となり、ノイズが
発生するという問題点があった。
回路では、貫通電流を防いでいるため、データの出力に
遅れが生じる。また、トランジスタ１４がＯＮし、Ｈｉ
ｇｈレベルを出力する時、外部負荷容量Ｃに電荷ｑが蓄
わえられるとすると、電源電圧Ｖｃｃ２の電位Ｅ１は、
次の（１）式となり、ノイズが発生する。トランジスタ
１５がＯＮしてＬｏｗレベルを出力する時も、接地電圧
ＧＮＤ２の電位Ｅ２は、次の（２）式となり、ノイズが
発生するという問題点があった。
【０００７】
【０００８】ここで、Ｌ１はインダクタンスＬ１の値，
Ｌ２はインダクタンスＬ２の値，Ｖｃｃ１，ＧＮＤ１は
それぞれ電源電圧，接地電圧の値である。
Ｌ２はインダクタンスＬ２の値，Ｖｃｃ１，ＧＮＤ１は
それぞれ電源電圧，接地電圧の値である。
【０００９】本発明の目的は、前記問題点を解決し、出
力が遅延せず、ノイズも発生しないようにした半導体装
置を提供することにある。
力が遅延せず、ノイズも発生しないようにした半導体装
置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、Ｐ，Ｎ
チャネル型電界効果トランジスタからなる第１の直列体
を設け、その共通接続点を出力端子とした出力回路と、
入力端子とを備えた半導体装置において、前記入力端子
と前記出力端子との間に、前記第１の直列体のトランジ
スタと並列にそれぞれ接続されたＰ，Ｎチャネル型電界
効果トランジスタを備えた補助回路を設けたことを特徴
とする。
チャネル型電界効果トランジスタからなる第１の直列体
を設け、その共通接続点を出力端子とした出力回路と、
入力端子とを備えた半導体装置において、前記入力端子
と前記出力端子との間に、前記第１の直列体のトランジ
スタと並列にそれぞれ接続されたＰ，Ｎチャネル型電界
効果トランジスタを備えた補助回路を設けたことを特徴
とする。
【００１１】
【実施例】図１は本発明の一実施例の半導体装置を示す
回路図である。
回路図である。
【００１２】図１において、本実施例は、図２の回路
に、Ｐチャネル型ＭＯＳトランジスタ２１，２３，２５
と、Ｎチャネル型ＭＯＳトランジスタ２２，２４，２６
とが付加されている。即ち、補助回路を有している。ト
ランジスタ２５，２６は、それぞれトランジスタ１４，
１５と並列に接続されている。補助回路にも、端子１
８，１９から、電源電圧が供給される。入力端子１にＬ
ｏｗレベルを入力すると、まずトランジスタ１５がＯＦ
Ｆする。その後、トランジスタ１４がＯＮし、出力端子
１６にＨｉｇｈレベルを出力させるため、トランジスタ
１４を通して充電されるが、トランジスタ１５がＯＦＦ
してからトランジスタ１４がＯＮするまでには、時間差
ｔ１が生じる。
に、Ｐチャネル型ＭＯＳトランジスタ２１，２３，２５
と、Ｎチャネル型ＭＯＳトランジスタ２２，２４，２６
とが付加されている。即ち、補助回路を有している。ト
ランジスタ２５，２６は、それぞれトランジスタ１４，
１５と並列に接続されている。補助回路にも、端子１
８，１９から、電源電圧が供給される。入力端子１にＬ
ｏｗレベルを入力すると、まずトランジスタ１５がＯＦ
Ｆする。その後、トランジスタ１４がＯＮし、出力端子
１６にＨｉｇｈレベルを出力させるため、トランジスタ
１４を通して充電されるが、トランジスタ１５がＯＦＦ
してからトランジスタ１４がＯＮするまでには、時間差
ｔ１が生じる。
【００１３】その時間差ｔ１の間に、トランジスタ１
４，１５と並列に挿入した、貫通電流が問題にならない
程度の抵抗をもつトランジスタ２５，２６のトランジス
タ２６をＯＦＦにし、トランジスタ２５をＯＮにして、
トランジスタ２５を通し出力端子１６に電荷を一部充電
する。
４，１５と並列に挿入した、貫通電流が問題にならない
程度の抵抗をもつトランジスタ２５，２６のトランジス
タ２６をＯＦＦにし、トランジスタ２５をＯＮにして、
トランジスタ２５を通し出力端子１６に電荷を一部充電
する。
【００１４】また入力端子１にＨｉｇｈレベルを入力す
ると、まずトランジスタ１４がＯＦＦし、その後トラン
ジスタ１５がＯＮして出力端子１６にＬｏｗレベルを出
力させるため、トランジスタ１５を通して出力端子１６
の電荷を放電する。トランジスタ１４がＯＦＦしてから
トランジスタ１５がＯＮするまでの時間ｔ２の間にトラ
ンジスタ２５をＯＦＦにし、トランジスタ２６をＯＮに
してトランジスタ２６を通し、出力端子１６の電荷を一
部放電する。
ると、まずトランジスタ１４がＯＦＦし、その後トラン
ジスタ１５がＯＮして出力端子１６にＬｏｗレベルを出
力させるため、トランジスタ１５を通して出力端子１６
の電荷を放電する。トランジスタ１４がＯＦＦしてから
トランジスタ１５がＯＮするまでの時間ｔ２の間にトラ
ンジスタ２５をＯＦＦにし、トランジスタ２６をＯＮに
してトランジスタ２６を通し、出力端子１６の電荷を一
部放電する。
【００１５】
【発明の効果】以上説明した様に、本発明は、主出力ト
ランジスタとは別制御の補助出力トランジスタを主出力
トランジスタが動作する前に動作させて、あらかじめ主
出力トランジスタの動作前に出力端子に一部充電または
一部放電させておく。このためあらかじめ補助出力トラ
ンジスタで充電した電荷をｑ１，放電した電荷をｑ２，
出力端子に蓄えられる電荷をｑとした場合、主出力トラ
ンジスタが動作して発生するノイズＮ１はＶｃｃ２の場
合、次の（３）式となり、次の（４）式分ノイズｎ１が
軽減され、ＧＮＤ２のノイズＮ２の場合は次の（５）式
となり、次の（６）式分ノイズｎ２が軽減されるという
効果があり、またあらかじめ電荷が充電または放電され
ているため、その分だけ出力時間が速くなる効果もあ
る。
ランジスタとは別制御の補助出力トランジスタを主出力
トランジスタが動作する前に動作させて、あらかじめ主
出力トランジスタの動作前に出力端子に一部充電または
一部放電させておく。このためあらかじめ補助出力トラ
ンジスタで充電した電荷をｑ１，放電した電荷をｑ２，
出力端子に蓄えられる電荷をｑとした場合、主出力トラ
ンジスタが動作して発生するノイズＮ１はＶｃｃ２の場
合、次の（３）式となり、次の（４）式分ノイズｎ１が
軽減され、ＧＮＤ２のノイズＮ２の場合は次の（５）式
となり、次の（６）式分ノイズｎ２が軽減されるという
効果があり、またあらかじめ電荷が充電または放電され
ているため、その分だけ出力時間が速くなる効果もあ
る。
【００１６】
【図１】本発明の一実施例のデータ出力回路を示す回路
図である。
図である。
【図２】従来のデータ出力回路を示す回路図である。
１ 入力端子 １６ 出力端子 ２，３，６，８，９，１２，１４，２１，２３，２５
Ｐチャネルトランジスタ ４，５，７，１０，１１，１３，１５，２２，２４，２
６ Ｎチャネルトランジスタ Ｌ１，Ｌ２ インダクタンス Ｃ 容量
Ｐチャネルトランジスタ ４，５，７，１０，１１，１３，１５，２２，２４，２
６ Ｎチャネルトランジスタ Ｌ１，Ｌ２ インダクタンス Ｃ 容量
Claims (2)
- 【請求項１】 Ｐ，Ｎチャネル型電界効果トランジスタ
からなる第１の直列体を設け、その共通接続点を出力端
子とした出力回路と、入力端子とを備えた半導体装置に
おいて、前記入力端子と前記出力端子との間に、前記第
１の直列体のトランジスタと並列にそれぞれ接続された
Ｐ，Ｎチャネル型電界効果トランジスタを備えた補助回
路を設けたことを特徴とする半導体装置。 - 【請求項２】 前記補助回路が、ゲートを共通にして入
力となすＰ，Ｎチャネル型電界効果トランジスタからな
る第２の直列体を２段有する請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107194A JPH05304452A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107194A JPH05304452A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304452A true JPH05304452A (ja) | 1993-11-16 |
Family
ID=14452866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107194A Withdrawn JPH05304452A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304452A (ja) |
-
1992
- 1992-04-27 JP JP4107194A patent/JPH05304452A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |