JPH01159890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01159890A JPH01159890A JP62322106A JP32210687A JPH01159890A JP H01159890 A JPH01159890 A JP H01159890A JP 62322106 A JP62322106 A JP 62322106A JP 32210687 A JP32210687 A JP 32210687A JP H01159890 A JPH01159890 A JP H01159890A
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- 230000003321 amplification Effects 0.000 claims abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 5
- 230000000694 effects Effects 0.000 claims description 4
- 238000007599 discharging Methods 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、第１の制御信号に従い第１の電源電圧及び
第２の電源電圧が第１及び第２の電圧供給経路より供給
されるセンスアンプにて、ビット線対の電位差を検知し
増幅することでメモリセルの情報を読出す方式の半導体
記憶装置に関するものである。
第２の電源電圧が第１及び第２の電圧供給経路より供給
されるセンスアンプにて、ビット線対の電位差を検知し
増幅することでメモリセルの情報を読出す方式の半導体
記憶装置に関するものである。
近年、ダイナミック型ＭＯ８ＲＡＭ （以下「ＤＲＡＭ
Ｊという、、）等の高集積メ［りでは、その高集積化に
伴い、低消費電力化が望まれている。
Ｊという、、）等の高集積メ［りでは、その高集積化に
伴い、低消費電力化が望まれている。
ＤＲＡＭでは、総消費電流においてビット線対の充放ｆ
ｆ１ｆｆｉ流の占める割合が大きい。そこでビット線対
の充放電電流の低減化が計られた。
ｆ１ｆｆｉ流の占める割合が大きい。そこでビット線対
の充放電電流の低減化が計られた。
第３図Ｇ、ｔ ｒ ｌ５ＳＣＣＤＩＧ［ＳＴ ＯＦ Ｔ
ＥＣＩＩＮＩＣＡｌ、 ＰＡＰＥＲ３Ｆｅｂ、ＩＨγｌ
）Ｄ、 １２−１３ Ｊに記載された＾９０ｎｓ ４Ｈ
ｂＤＲＡＭ ｉｎ ａ ３００ ｍＨＤｉｐ”に開示さ
れた、ＤＲＡＭの概念を示した図であるメモリセル及び
センスアンプ周辺を示した回路図である。
ＥＣＩＩＮＩＣＡｌ、 ＰＡＰＥＲ３Ｆｅｂ、ＩＨγｌ
）Ｄ、 １２−１３ Ｊに記載された＾９０ｎｓ ４Ｈ
ｂＤＲＡＭ ｉｎ ａ ３００ ｍＨＤｉｐ”に開示さ
れた、ＤＲＡＭの概念を示した図であるメモリセル及び
センスアンプ周辺を示した回路図である。
同図において、１はメモリセルであり、選択トランジス
タＱＯ、メモリキャパシタＣＯから構成され、選択トラ
ンジスタＱＯを介してビット線ＢＬ及びワードｍＷＬに
接続されている。
タＱＯ、メモリキャパシタＣＯから構成され、選択トラ
ンジスタＱＯを介してビット線ＢＬ及びワードｍＷＬに
接続されている。
２はセンスアンプであり、ビット線ＢＬ’、ＢＬ′間に
設けられ、ソースが接続線ＬＬに共通に接続されたｎチ
１１ネルＭＩＳトランジスタＱｌ。
設けられ、ソースが接続線ＬＬに共通に接続されたｎチ
１１ネルＭＩＳトランジスタＱｌ。
Ｑ２よりフリップフロップを構成し、ソースが接続線Ｈ
Ｌに共通に接続されたｐチャネルＭＩＳトランジスタＱ
３．Ｑ４よりフリップフロップを構成することで、ビッ
ト線ＢＬ’ 、ＢＬ’の電位差を検出し、一方を接続線
Ｌｍの電位、他方を接続線ＨＬの電位に増幅する。
Ｌに共通に接続されたｐチャネルＭＩＳトランジスタＱ
３．Ｑ４よりフリップフロップを構成することで、ビッ
ト線ＢＬ’ 、ＢＬ’の電位差を検出し、一方を接続線
Ｌｍの電位、他方を接続線ＨＬの電位に増幅する。
接続線ＬＬはゲートに制御信号ＳＯが印加されるｎチャ
ネルＭ■ＳトランジスタＱ５を介して接地レベル（“Ｌ
Ｔｌレベル）に、接続線ＨＬはゲートに反転制御信号
ＳＯが印加されるｐチャネルＭ［ＳトランジスタＱ６を
介して電源電圧Ｖ。０（ｌｊ ＨＴｌレベル）に接続さ
れることで電圧供給経路の働きをする。
ネルＭ■ＳトランジスタＱ５を介して接地レベル（“Ｌ
Ｔｌレベル）に、接続線ＨＬはゲートに反転制御信号
ＳＯが印加されるｐチャネルＭ［ＳトランジスタＱ６を
介して電源電圧Ｖ。０（ｌｊ ＨＴｌレベル）に接続さ
れることで電圧供給経路の働きをする。
０７はビット線対ＢＬ、ＢＬの電位をイコライズするた
めのｎチャネルＭＩ８トランジスタで、Ｑ８．Ｑ９は各
々ビット線対ＢＬ、ＢＬを電位ｖＢＬにプリチャージす
るためのｎチャネルＭＩＳトランジスタであり、これら
のトランジスタ０７〜Ｑ９のゲートにはイコライズ信Ｑ
ＥＱが印加される。
めのｎチャネルＭＩ８トランジスタで、Ｑ８．Ｑ９は各
々ビット線対ＢＬ、ＢＬを電位ｖＢＬにプリチャージす
るためのｎチャネルＭＩＳトランジスタであり、これら
のトランジスタ０７〜Ｑ９のゲートにはイコライズ信Ｑ
ＥＱが印加される。
ビット線ＢＬとＢＬ’、ＢＬとＢＬ’ は各々ゲートに
電源電圧■。０が印加される閾ＩＩＩＩ電圧ｖｔｈのｎ
チャネルＭＩＳトランジスタＱ８．Ｑｉを介して接続さ
れる。また、ビット線ＢＬ’ と１１０間、ＢＬ’ と
１１０間は、各々ゲートに信号Ｙが印加されるｎチャネ
ルＭＩＳトランジスタＱＩＯ，Ｑｌｌを介して接続され
る。
電源電圧■。０が印加される閾ＩＩＩＩ電圧ｖｔｈのｎ
チャネルＭＩＳトランジスタＱ８．Ｑｉを介して接続さ
れる。また、ビット線ＢＬ’ と１１０間、ＢＬ’ と
１１０間は、各々ゲートに信号Ｙが印加されるｎチャネ
ルＭＩＳトランジスタＱＩＯ，Ｑｌｌを介して接続され
る。
第４図は、第３図で示したＤＲＡＭの読出し動作を示し
たタイミング図である。以下同図を参照しつつ読出し動
作の説明を行う。
たタイミング図である。以下同図を参照しつつ読出し動
作の説明を行う。
時刻Ｔ１にイコライズ信号ＥＱが立下るとトランジスタ
０７〜Ｑ９が非導通となるので、既に（ｖｃｏ−Ｖｔｈ
）／２にプリチャージされたビット線対ＢＬ、ＢＬはフ
ローティング状態となる。
０７〜Ｑ９が非導通となるので、既に（ｖｃｏ−Ｖｔｈ
）／２にプリチャージされたビット線対ＢＬ、ＢＬはフ
ローティング状態となる。
ぞして、時刻Ｔ２からワード線ＷＬが立上り“Ｈ″レベ
ルなると、メモリセル１内の選択トランジスタＱＯが導
通し、メモリキャパシタＣＯに蓄積された電荷がビット
線ＢＬに伝わり、メモリキャパシタＣＯが“Ｈ″レベル
記憶している場合は第４図の実線に示すようにピッ１へ
線ＢＬの電位がわずかに上昇する。この上昇は、１〜ラ
ンジスタＱ、を介してビット線Ｂビの電位にも伝わる。
ルなると、メモリセル１内の選択トランジスタＱＯが導
通し、メモリキャパシタＣＯに蓄積された電荷がビット
線ＢＬに伝わり、メモリキャパシタＣＯが“Ｈ″レベル
記憶している場合は第４図の実線に示すようにピッ１へ
線ＢＬの電位がわずかに上昇する。この上昇は、１〜ラ
ンジスタＱ、を介してビット線Ｂビの電位にも伝わる。
そして、時刻Ｔ３に制御信号Ｓｏ （Ｓｏ）を“’ ト
＋ ”レベル（“Ｌ Ｔｌレベル）に立上げ（立下げ）
ることで、トランジスタＱ５．Ｑ６を導通させ、接続線
ＬＬ、ＨＬの電位を各々接地レベル、電源電圧Ｖ。。レ
ベルにすることでセンスアンプ２を活性化する。センス
アンプ２が活性化するとビット線ＢＬ’ 、ＢＬ’間の
わずかな電位差により、トランジスタＱ１．Ｑ４を導通
、トランジスタＱ２゜Ｑ３を非導通にすることで、ビッ
ト１ｉｌＢＬ’ 、 ＢＬ′の電位をそれぞれ■。０レ
ベル、接地レベルに増幅する。
＋ ”レベル（“Ｌ Ｔｌレベル）に立上げ（立下げ）
ることで、トランジスタＱ５．Ｑ６を導通させ、接続線
ＬＬ、ＨＬの電位を各々接地レベル、電源電圧Ｖ。。レ
ベルにすることでセンスアンプ２を活性化する。センス
アンプ２が活性化するとビット線ＢＬ’ 、ＢＬ’間の
わずかな電位差により、トランジスタＱ１．Ｑ４を導通
、トランジスタＱ２゜Ｑ３を非導通にすることで、ビッ
ト１ｉｌＢＬ’ 、 ＢＬ′の電位をそれぞれ■。０レ
ベル、接地レベルに増幅する。
同時に増幅されたビット線ＢＬ’ 、ＢＬ’ の電位は
トランジスタＱ、ＱＴを介してビット線ＢＬ、ＢＬに伝
わる。この時、ビット線８Ｌの電位は閾（［圧■ｔｈの
トランジスタＱ、を介してビット線ＢＬ’の電位Ｖ。０
が伝わるため、実際には第４図に示すように（ｖｏｏ−
ｖｔｈ）になる。
トランジスタＱ、ＱＴを介してビット線ＢＬ、ＢＬに伝
わる。この時、ビット線８Ｌの電位は閾（［圧■ｔｈの
トランジスタＱ、を介してビット線ＢＬ’の電位Ｖ。０
が伝わるため、実際には第４図に示すように（ｖｏｏ−
ｖｔｈ）になる。
そして、時刻Ｔ４に信号Ｙが゛Ｈ″レベルに立上ること
で、トランジスタＱ１０．Ｑｌｌが導通し、ビット線Ｂ
Ｌ’ 、ＢＬ’の電位がＩ１０線Ｉ１０、Ｉｌｏに伝達
され、その後増幅されて外部出力端子より“Ｈ”レベル
が出力される。
で、トランジスタＱ１０．Ｑｌｌが導通し、ビット線Ｂ
Ｌ’ 、ＢＬ’の電位がＩ１０線Ｉ１０、Ｉｌｏに伝達
され、その後増幅されて外部出力端子より“Ｈ”レベル
が出力される。
そして、時刻Ｔ５にワード線ＷＬをＬ Ｔｌレベルに立
下げることで、メモリセル１とビット線ＢＬを遮断する
。同時に信号Ｙも立下げることでビット線対ＢＬ’、Ｂ
Ｌ’ とｌ１０１線対Ｉ １０゜Ｉｌｏを遮断する。
下げることで、メモリセル１とビット線ＢＬを遮断する
。同時に信号Ｙも立下げることでビット線対ＢＬ’、Ｂ
Ｌ’ とｌ１０１線対Ｉ １０゜Ｉｌｏを遮断する。
そして、時刻Ｔ６に信号ＥＱを立上げることで、トラン
ジスタ０７〜Ｑ９を導通させ、ビット線対ＢＬ （ＢＬ
’ ）、ＢＬ （ＢＬ’ ）を各々内部電源ビット線対
ＢＬ、ＢＬ （ＢＬ’ 、ＢＬ’ ）のプリチャージを
行う。なお、第４図中の点線で示した部分はメモリキャ
パシタＣＯが“Ｌ”レベルを記憶している場合の各信号
の波形を示している。
ジスタ０７〜Ｑ９を導通させ、ビット線対ＢＬ （ＢＬ
’ ）、ＢＬ （ＢＬ’ ）を各々内部電源ビット線対
ＢＬ、ＢＬ （ＢＬ’ 、ＢＬ’ ）のプリチャージを
行う。なお、第４図中の点線で示した部分はメモリキャ
パシタＣＯが“Ｌ”レベルを記憶している場合の各信号
の波形を示している。
このようにして、ビット線８１．８１間の最大振幅（電
位差）を従来のＶＣＣから（Ｖ ｃｃ−Ｖ ｔｈ）に減
少させることによりビット線対ＢＬ、ＢＬの充放Ｍ電流
を減少させることができる。
位差）を従来のＶＣＣから（Ｖ ｃｃ−Ｖ ｔｈ）に減
少させることによりビット線対ＢＬ、ＢＬの充放Ｍ電流
を減少させることができる。
また、ワード線ＷＬの“Ｈ”レベルが■。０の場合は、
メモリセル１に書込まれる“ＨＩＩレベルは、選択トラ
ンジスタＱＯの閾値電圧をＶ とするｈＨ と、（Ｖｏｏ−ＶｔｈＨ）となり、閾値電圧ＶｔｈＨ分
読出し電荷を損失する。このことからビット線ＢＬ、Ｂ
Ｌのプリチャージ電位を従来のＶ。、／２から（Ｖｏｏ
−Ｖ ｔｈ）／ ２に低下させることで、メモリセル１
の“Ｈ”レベル記憶に対する読出しマージンを増大させ
、動作マージンを向上させるという効果もある。なお、
この場合、“Ｌ”レベルの読出しマージンも考慮すると
ｖｔｈ＝ｖｔｈ）ｌとすることが最も望ましい。
メモリセル１に書込まれる“ＨＩＩレベルは、選択トラ
ンジスタＱＯの閾値電圧をＶ とするｈＨ と、（Ｖｏｏ−ＶｔｈＨ）となり、閾値電圧ＶｔｈＨ分
読出し電荷を損失する。このことからビット線ＢＬ、Ｂ
Ｌのプリチャージ電位を従来のＶ。、／２から（Ｖｏｏ
−Ｖ ｔｈ）／ ２に低下させることで、メモリセル１
の“Ｈ”レベル記憶に対する読出しマージンを増大させ
、動作マージンを向上させるという効果もある。なお、
この場合、“Ｌ”レベルの読出しマージンも考慮すると
ｖｔｈ＝ｖｔｈ）ｌとすることが最も望ましい。
従来のビット線の充放電ｆｆｉ流低流化減化ったＤＲＡ
Ｍは以上のように構成されており、単にトランジスタＱ
７を導通させてイコライズするだけではビット線ＢＬ’
、ＢＬ’の電位差は■。。であり、ビット線対ＢＬ、
ＢＬの電位を（Ｖ ｃｃ−Ｖ ｔｈ）／２に設定するこ
とができない。従って、内部′２１！源ｖ８．ニヨリ、
ビット線対ＢＬ、ＢＬ （ＢＬ’ 、ＢＬ’ ）を（Ｖ
ｏ、−Ｖ、ｈ）／２に強制的にプリチャージする必要が
ある。
Ｍは以上のように構成されており、単にトランジスタＱ
７を導通させてイコライズするだけではビット線ＢＬ’
、ＢＬ’の電位差は■。。であり、ビット線対ＢＬ、
ＢＬの電位を（Ｖ ｃｃ−Ｖ ｔｈ）／２に設定するこ
とができない。従って、内部′２１！源ｖ８．ニヨリ、
ビット線対ＢＬ、ＢＬ （ＢＬ’ 、ＢＬ’ ）を（Ｖ
ｏ、−Ｖ、ｈ）／２に強制的にプリチャージする必要が
ある。
この内部電源■ は、通常電源電圧Ｖ。０と接地Ｂ［
レベル間の抵抗分割回路等により発生させるが、」こ述
したようにビット線対ＢＬ、ＢＬ （ＢＬ’ 。
したようにビット線対ＢＬ、ＢＬ （ＢＬ’ 。
ＢＬ’）の電位を強制的に（ｖｏ。−■ｔｈ）／２にす
るため駆ｖＪ能力を大きくする必要があり、分割抵抗の
抵抗値を大きくすることができなかった。
るため駆ｖＪ能力を大きくする必要があり、分割抵抗の
抵抗値を大きくすることができなかった。
その結果、ＤＲＡＭの非アクセス時の電源電圧ｖ ｃｃ
’ と接地レベル間にＤＣ的に流れるスタンバイ電流が
大きくなり、消費電力が大きくなるという問題点があっ
た。
’ と接地レベル間にＤＣ的に流れるスタンバイ電流が
大きくなり、消費電力が大きくなるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、スタンバイ電流屋を増加させることなく、ビ
ット線の充放電電流の低減化を図った半導体記憶装置を
得ることを目的とする。
たもので、スタンバイ電流屋を増加させることなく、ビ
ット線の充放電電流の低減化を図った半導体記憶装置を
得ることを目的とする。
この発明に係る半導体記憶装置は、第１の電源電圧及び
第２の電源電圧が第１の制御信号に従い第１及び第２の
電圧供給経路よりそれぞれ供給されるセンスアンプにて
、ビット線対の電位差を検知し増幅することでメモリセ
ルの情報を読出す方式であり、前記第１の電圧供給経路
に介装され前記第１の電源電圧を所定電位にシフトダウ
ンさせる電圧効果手段を備え、前記センスアンプは、増
幅時にビット線対の一方を前記所定電位に、他方を前記
第２の電源電圧に設定している。
第２の電源電圧が第１の制御信号に従い第１及び第２の
電圧供給経路よりそれぞれ供給されるセンスアンプにて
、ビット線対の電位差を検知し増幅することでメモリセ
ルの情報を読出す方式であり、前記第１の電圧供給経路
に介装され前記第１の電源電圧を所定電位にシフトダウ
ンさせる電圧効果手段を備え、前記センスアンプは、増
幅時にビット線対の一方を前記所定電位に、他方を前記
第２の電源電圧に設定している。
この発明におけるセンスアンプは、増幅時にビット線対
の一方を第１の電源電圧を電圧降下手段によりシフトダ
ウンさせた所定電位に、他方を第２の電源電圧レベルに
設定したため、増幅侵のビット線対の双方を接続するこ
とで、ビット線対の電位を前記所定電位の１／２に設定
することができる。
の一方を第１の電源電圧を電圧降下手段によりシフトダ
ウンさせた所定電位に、他方を第２の電源電圧レベルに
設定したため、増幅侵のビット線対の双方を接続するこ
とで、ビット線対の電位を前記所定電位の１／２に設定
することができる。
第１図はこの発明の一実施例であるＤＲＡＭのメ［リセ
ル及びセンスアンプ周辺回路図である。
ル及びセンスアンプ周辺回路図である。
同図において、メモリセル１．センスアンプ２３トラン
ジスタ０５〜Ｑｌ １．ＷＬ、ＬＬ、Ｉｌｏ。
ジスタ０５〜Ｑｌ １．ＷＬ、ＬＬ、Ｉｌｏ。
Ｉｌｏ、信号ＥＱ、Ｙ、８０．Ｓｏは第３図で示した従
来例と同じであるので説明は省略する。
来例と同じであるので説明は省略する。
従来例と異なりビット線対ＢＬ、’ＢＬ間の最大振幅の
減少のためにビット線ＢＬ、ＢＬ’間、ＢＬ、Ｂ１間に
設けられたトランジスタＱ８．：ＱＴが取り除かれた。
減少のためにビット線ＢＬ、ＢＬ’間、ＢＬ、Ｂ１間に
設けられたトランジスタＱ８．：ＱＴが取り除かれた。
また、Ｉ・ランジスタＱ６．接続線ＨＬ上のノードＮ
問に、ゲートに電源電圧Ｖ。０が印加される＋１１ ｎチャネルＭＩＳトランジスタＱ。が設けられている。
問に、ゲートに電源電圧Ｖ。０が印加される＋１１ ｎチャネルＭＩＳトランジスタＱ。が設けられている。
トランジスタＱ。は従来例のトランジスタＱ。
（Ｑｉ）と同じ１ａｌｌｆｆｉ圧Ｖｔｈを有し、トラン
ジスタＱ６導通時はゲートに電源電圧Ｖ 、ドレインＣ にもトランジスタＱ６を介して電源電圧■。０が与えら
れることから、ノードＮ。Ｌの電位（つまり、接続線ト
１しの電位）を（Ｖ ｏｏ−Ｖ ｔｈ）にシフトダウン
させる働きをする。
ジスタＱ６導通時はゲートに電源電圧Ｖ 、ドレインＣ にもトランジスタＱ６を介して電源電圧■。０が与えら
れることから、ノードＮ。Ｌの電位（つまり、接続線ト
１しの電位）を（Ｖ ｏｏ−Ｖ ｔｈ）にシフトダウン
させる働きをする。
第２図は、第１図で示したＤＲＡＭの読出し動作を示し
た信号である。以下、同図を参照しつつ読出し動作の説
明を行う。
た信号である。以下、同図を参照しつつ読出し動作の説
明を行う。
時刻Ｔ１にイコライズ信号ＥＱが立下ると、トランジス
タ０７〜Ｑ９が非導通となり、既に（ｖｏＣ−Ｖｔｈ）
／２にプリチャージされたビット線対ＢＬ、８Ｌはフロ
ーティング状態となる。
タ０７〜Ｑ９が非導通となり、既に（ｖｏＣ−Ｖｔｈ）
／２にプリチャージされたビット線対ＢＬ、８Ｌはフロ
ーティング状態となる。
そして、時刻Ｔ２にワード線が“Ｈ″ルベル立上ると、
メモリセル１内の選択トランジスタＱＯが導通し、メモ
リキャパシタＣＯに蓄積された電荷がビット線ＢＬに伝
わり、メモリキャパシタＣＯが“）（”レベルを記憶し
ている場合は、第２図の実線に示すようにビット線ＢＬ
の電位はわずかに上昇する。
メモリセル１内の選択トランジスタＱＯが導通し、メモ
リキャパシタＣＯに蓄積された電荷がビット線ＢＬに伝
わり、メモリキャパシタＣＯが“）（”レベルを記憶し
ている場合は、第２図の実線に示すようにビット線ＢＬ
の電位はわずかに上昇する。
そして、時刻Ｔ３に制御信号Ｓｏ （Ｓｏ）が′“Ｉ」
”レベル（“Ｌ ”レベル）に立上る（立下る）ことで
、トランジスタＱ５．Ｑ６は導通し接続線ＬＬの電位を
接地レベルに向けて放電し、接続線ＨＬの電位を（Ｖｏ
ｏ−Ｖ、ｈ）に向けて充電づるＬとでセンスアンプ２を
活性化する。センスアンプ２が活性化するとビット線８
１．８１間のわずかな電位差により、トランジスタＱ１
．Ｑ４を導通、トランジスタＱ２．Ｑ３を非導通にする
ことで、ビットＩＢＬ、ＢＬの電位をそれぞれ（Ｖｏｏ
−Ｖｔｈ）レベル、接地レベルに増幅する。
”レベル（“Ｌ ”レベル）に立上る（立下る）ことで
、トランジスタＱ５．Ｑ６は導通し接続線ＬＬの電位を
接地レベルに向けて放電し、接続線ＨＬの電位を（Ｖｏ
ｏ−Ｖ、ｈ）に向けて充電づるＬとでセンスアンプ２を
活性化する。センスアンプ２が活性化するとビット線８
１．８１間のわずかな電位差により、トランジスタＱ１
．Ｑ４を導通、トランジスタＱ２．Ｑ３を非導通にする
ことで、ビットＩＢＬ、ＢＬの電位をそれぞれ（Ｖｏｏ
−Ｖｔｈ）レベル、接地レベルに増幅する。
そして、時刻Ｔ４に信号Ｙが立上ることで、トランジス
タＱＩＯ，Ｑｌｌが導通し、ビットｔｆＡＢＬ、ＢＬの
電位がｌ１０８！１ｌＩ１０．Ｉｌｏに伝達され、その
侵増幅されて外部出力端子より”＋４”レベルが出力さ
れる。
タＱＩＯ，Ｑｌｌが導通し、ビットｔｆＡＢＬ、ＢＬの
電位がｌ１０８！１ｌＩ１０．Ｉｌｏに伝達され、その
侵増幅されて外部出力端子より”＋４”レベルが出力さ
れる。
そして、時刻Ｔ５にワードＩＷＬをＬ”レベルに立下げ
ることで、メモリセル１とビット線ＢＬを遮断する。同
時に信号Ｙも立下げることで、ビット線対ＢＬ、ＢＬと
Ｉ１０線対１１０．Ｉｌｏを遮断する。
ることで、メモリセル１とビット線ＢＬを遮断する。同
時に信号Ｙも立下げることで、ビット線対ＢＬ、ＢＬと
Ｉ１０線対１１０．Ｉｌｏを遮断する。
そして、時刻Ｔ６にイコライズ信号ＥＱを立上ることで
、トランジスタ０７〜Ｑ９を導通させる。
、トランジスタ０７〜Ｑ９を導通させる。
この時、ビット線対ＢＬ、ＢＬの一方が（Ｖｏ。−■、
ｈ）、他方がＯ■であるので、導通したトランジスタＱ
７により、ビット線対ＢＬ、ＢＬがイコライズさせるこ
とで、両者の電位を（Ｖ ｃｃ−Ｖ ｔｈ）／２にする
ことができる。従って内部電源ＶＢ、は従来のようにビ
ット線対ＢＬ、［３Ｌを（Ｖｏｏ−ｖｔｈ）／２に強制
的にプリチャージする必要はなく、単に、（Ｖｏｏ−Ｖ
ｔｈ）／ ２を保持するだけでよい。その結果、内部
電源■ＢＬは駆動能力をほとんど必要としなくなり、分
割抵抗の抵抗値を大きくすることができるため、スタン
バイ電流を大幅に減少できる。なお、第２図中の点線で
示した部分は、メモリキャパシタＣＯがＬ”レベルを記
憶している場合の各信号の波形を示している。
ｈ）、他方がＯ■であるので、導通したトランジスタＱ
７により、ビット線対ＢＬ、ＢＬがイコライズさせるこ
とで、両者の電位を（Ｖ ｃｃ−Ｖ ｔｈ）／２にする
ことができる。従って内部電源ＶＢ、は従来のようにビ
ット線対ＢＬ、［３Ｌを（Ｖｏｏ−ｖｔｈ）／２に強制
的にプリチャージする必要はなく、単に、（Ｖｏｏ−Ｖ
ｔｈ）／ ２を保持するだけでよい。その結果、内部
電源■ＢＬは駆動能力をほとんど必要としなくなり、分
割抵抗の抵抗値を大きくすることができるため、スタン
バイ電流を大幅に減少できる。なお、第２図中の点線で
示した部分は、メモリキャパシタＣＯがＬ”レベルを記
憶している場合の各信号の波形を示している。
このように（Ｖ、Ｃ−” Ｖ 、ｈ） ／ ２レベルの
内部電源ｖＢＬは駆ｖＪ能力をほとんど必要とせず、ス
ダ・・パイ電流を大幅に減少させることができるため、
消費電力も大幅に低減する。
内部電源ｖＢＬは駆ｖＪ能力をほとんど必要とせず、ス
ダ・・パイ電流を大幅に減少させることができるため、
消費電力も大幅に低減する。
また、この実施例ではトランジスタＱ。の導電型をｎチ
ャネルに設定したが、逆にｐ−Ｆ−ｔネルｋ。
ャネルに設定したが、逆にｐ−Ｆ−ｔネルｋ。
しても適当に制御信号を変化させることで実現できる。
以上説明したように、この発明によれば増幅後のビット
線対の双方を接続することでヒツト線対の電位を各々第
１の電源電圧をシフトダウンした所定電位の１／２に設
定でき、プリチャージは駆動能ツノの小さい内部電源に
より行うことができるため、スタンバイ電流を増加させ
ることなく、ヒツト線対の充放電電流の低減化が図れる
。
線対の双方を接続することでヒツト線対の電位を各々第
１の電源電圧をシフトダウンした所定電位の１／２に設
定でき、プリチャージは駆動能ツノの小さい内部電源に
より行うことができるため、スタンバイ電流を増加させ
ることなく、ヒツト線対の充放電電流の低減化が図れる
。
第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ル及びセンスアンプ周辺を示す回路図、第２図は第１図
で示したＤＲＡＭの読出し動作イ≧示すタイミング図、
第３図は従来のＤＲＡＭのメモリセル及びセンスアンプ
周辺を示す図、第４図は第３図で示したＤＲＡＭの読出
し動作を示すタイミング図である。 図において、１はメモリセル、２はセンスアンプ、［３
１，（８Ｌ）はビット線、ＬＬ、ＨＬは接続線、Ｑｏは
ｎチャネルＭＩＳトランジスタ、ＳＯ，ＳＯは制御信号
である。 なお、各図中同一符号は同一または相当部分を示す。
ル及びセンスアンプ周辺を示す回路図、第２図は第１図
で示したＤＲＡＭの読出し動作イ≧示すタイミング図、
第３図は従来のＤＲＡＭのメモリセル及びセンスアンプ
周辺を示す図、第４図は第３図で示したＤＲＡＭの読出
し動作を示すタイミング図である。 図において、１はメモリセル、２はセンスアンプ、［３
１，（８Ｌ）はビット線、ＬＬ、ＨＬは接続線、Ｑｏは
ｎチャネルＭＩＳトランジスタ、ＳＯ，ＳＯは制御信号
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）第１の電源電圧及び第２の電源電圧が第１の制御
信号に従い第１及び第２の電圧供給経路よりそれぞれ供
給されるセンスアンプにて、ビット線対の電位差を検知
し増幅することでメモリセルの情報を読出す方式の半導
体記憶装置において、前記第１の電圧供給経路に介装さ
れ前記第１の電源電圧を所定電位にシフトダウンさせる
電圧降下手段を備え 前記センスアンプは、増幅時にビット線対の一方を前記
所定電位に、他方を前記第２の電源電圧に設定すること
を特徴とする半導体記憶装置。 - （２）前記電圧効果手段は、前記第１の電圧供給経路に
介挿され制御電極に前記第１の電源電圧が印加されるこ
とで前記第１の電源電圧をその閾値電圧だけ降下させる
トランジスタを含む特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記第２の電源電圧は接地レベルである特許請求
の範囲第１項または第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322106A JPH01159890A (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322106A JPH01159890A (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01159890A true JPH01159890A (ja) | 1989-06-22 |
Family
ID=18139982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322106A Pending JPH01159890A (ja) | 1987-12-17 | 1987-12-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01159890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043466B2 (en) | 1990-01-24 | 2006-05-09 | Renesas Technology Corp. | Neural network processing system using semiconductor memories |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364694A (ja) * | 1986-09-04 | 1988-03-23 | Sony Corp | 半導体記憶装置 |
-
1987
- 1987-12-17 JP JP62322106A patent/JPH01159890A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364694A (ja) * | 1986-09-04 | 1988-03-23 | Sony Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043466B2 (en) | 1990-01-24 | 2006-05-09 | Renesas Technology Corp. | Neural network processing system using semiconductor memories |
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