JP2831058B2 - 予定の電圧レベルを保つ方法 - Google Patents
予定の電圧レベルを保つ方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路の節を電圧源レベルより
高い電圧レベルに昇圧すること、更に具体的に云えば、
DRAMの節昇圧キャパシタに実質的な量の電荷を保つ方法
に関する。
高い電圧レベルに昇圧すること、更に具体的に云えば、
DRAMの節昇圧キャパシタに実質的な量の電荷を保つ方法
に関する。
従来の技術及び問題点 今日ダイナミック・ランダムアクセス・メモリ（DRA
M）では、DRAMの「機能回復」動作段階の間、昇圧する
ワード線に関連するメモリ・セルに一杯のメモリ電荷を
記憶する為に、ワード線をVddより高く昇圧することが
普通行なわれていることである。こう云う集積回路並び
にその他の集積回路では、他の節もVdd又は電圧源レベ
ルより高く昇圧することが望ましい場合が多い。
M）では、DRAMの「機能回復」動作段階の間、昇圧する
ワード線に関連するメモリ・セルに一杯のメモリ電荷を
記憶する為に、ワード線をVddより高く昇圧することが
普通行なわれていることである。こう云う集積回路並び
にその他の集積回路では、他の節もVdd又は電圧源レベ
ルより高く昇圧することが望ましい場合が多い。
然し、重い負荷を持つ信号線の駆動及び昇圧作動に
は、大量の電力が必要である。普通の昇圧方式では、昇
圧しようとする節と、ゼロ・ボルトからVddまで変化す
る内部信号の様な切換えられる電圧供給源との間に、昇
圧キャパシタを接続する。昇圧しようとする信号節を最
初にVddに駆動する。その後、昇圧キャパシタの一方の
電極に電圧源を印加し、こうして容量結合により、キャ
パシタの他方の電極をVddより昇圧された電圧レベルに
する。この第２の電極が信号節に直結になっているか
ら、この信号節もVddレベルより高く昇圧される。
は、大量の電力が必要である。普通の昇圧方式では、昇
圧しようとする節と、ゼロ・ボルトからVddまで変化す
る内部信号の様な切換えられる電圧供給源との間に、昇
圧キャパシタを接続する。昇圧しようとする信号節を最
初にVddに駆動する。その後、昇圧キャパシタの一方の
電極に電圧源を印加し、こうして容量結合により、キャ
パシタの他方の電極をVddより昇圧された電圧レベルに
する。この第２の電極が信号節に直結になっているか
ら、この信号節もVddレベルより高く昇圧される。
この方法の１つの欠点は、一般的に要求される大きな
昇圧キャパシタが、動作サイクル毎に完全に充電及び放
電し、こういて大量の電力を消費することである。もう
１つの欠点は、昇圧キャパシタがそれに対して永久的に
接続されていて、RC時定数を長くするので、信号節の充
電が遅くなることである。
昇圧キャパシタが、動作サイクル毎に完全に充電及び放
電し、こういて大量の電力を消費することである。もう
１つの欠点は、昇圧キャパシタがそれに対して永久的に
接続されていて、RC時定数を長くするので、信号節の充
電が遅くなることである。
上に述べた問題に対する従来の１つの解決策は、トラ
ンジスタを介して昇圧キャパシタを信号節に接続し、ト
ランジスタのゲートを適当な時刻に第２のキャパシタに
よって昇圧することである。詳しいことは後で説明する
が、この従来の解決策では、動作サイクルのリセット段
階の間、昇圧キャパシタに記憶される電圧レベルが最適
と云うに至らない。その為、従来、節がVddに充電する
間、信号節から昇圧キャパシタを切離すと同時に、動作
サイクルのリセット段階の間、昇圧キャパシタの両端に
一層高い電圧レベルを貯蔵することができる様にする節
昇圧回路に対する要望がある。
ンジスタを介して昇圧キャパシタを信号節に接続し、ト
ランジスタのゲートを適当な時刻に第２のキャパシタに
よって昇圧することである。詳しいことは後で説明する
が、この従来の解決策では、動作サイクルのリセット段
階の間、昇圧キャパシタに記憶される電圧レベルが最適
と云うに至らない。その為、従来、節がVddに充電する
間、信号節から昇圧キャパシタを切離すと同時に、動作
サイクルのリセット段階の間、昇圧キャパシタの両端に
一層高い電圧レベルを貯蔵することができる様にする節
昇圧回路に対する要望がある。
問題点を解決するための手段及び作用 この発明の一面は、節を電圧源レベルより実質的に高
い第１の電圧レベルに昇圧する方法にある。トランジス
タの電流通路を使って、昇圧キャパシタの第１の電極を
選択的に節に結する。トランジスタの制御電極を、電圧
源レベルよりやはり実質的に高い電圧レベルに昇圧する
第１の回路を設ける。昇圧キャパシタを含む第２の回路
が、第１の回路がトランジスタの制御電極を昇圧してか
ら少し後、昇圧キャパシタの第２の電極を電圧源レベル
に近い電圧に高めることにより、節を昇圧された第１の
電圧レベルに昇圧する。第３の回路が、節が昇圧された
後の時刻に、昇圧キャパシタの第２の電極を電圧源レベ
ルより実質的に低い電圧レベルに放電する。これによっ
て節から電流通路を介して昇圧キャパシタの第１の電極
に電荷が取出され、昇圧キャパシタの両端には、電圧源
レベルに近い第２の電圧レベルが保たれる。次に第４の
回路がトランジスタの制御電極をトランジスタの閾値動
作電圧より低い電圧レベルに放電し、長期間の間、昇圧
キャパシタの電極の間に第３の電圧レベルが保たれる様
にする。
い第１の電圧レベルに昇圧する方法にある。トランジス
タの電流通路を使って、昇圧キャパシタの第１の電極を
選択的に節に結する。トランジスタの制御電極を、電圧
源レベルよりやはり実質的に高い電圧レベルに昇圧する
第１の回路を設ける。昇圧キャパシタを含む第２の回路
が、第１の回路がトランジスタの制御電極を昇圧してか
ら少し後、昇圧キャパシタの第２の電極を電圧源レベル
に近い電圧に高めることにより、節を昇圧された第１の
電圧レベルに昇圧する。第３の回路が、節が昇圧された
後の時刻に、昇圧キャパシタの第２の電極を電圧源レベ
ルより実質的に低い電圧レベルに放電する。これによっ
て節から電流通路を介して昇圧キャパシタの第１の電極
に電荷が取出され、昇圧キャパシタの両端には、電圧源
レベルに近い第２の電圧レベルが保たれる。次に第４の
回路がトランジスタの制御電極をトランジスタの閾値動
作電圧より低い電圧レベルに放電し、長期間の間、昇圧
キャパシタの電極の間に第３の電圧レベルが保たれる様
にする。
この発明の別の一面では、トランジスタの制御電極を
昇圧する第１の回路が第２のキャパシタを含む。トラン
ジスタの制御電極の昇圧作用は、第２のキャパシタの一
方の電極に源電圧レベルを印加し、第２のキャパシタの
第２の電極を容量結合によって高いレベルに昇圧するこ
とによって行われる。この高いレベルがトランジスタの
制御電極に印加される。トランジスタの制御電極が放電
した時、第２のキャパシタの両方の電極が放電する。
昇圧する第１の回路が第２のキャパシタを含む。トラン
ジスタの制御電極の昇圧作用は、第２のキャパシタの一
方の電極に源電圧レベルを印加し、第２のキャパシタの
第２の電極を容量結合によって高いレベルに昇圧するこ
とによって行われる。この高いレベルがトランジスタの
制御電極に印加される。トランジスタの制御電極が放電
した時、第２のキャパシタの両方の電極が放電する。
この発明の主な利点は、第２のキャパシタ及び昇圧キ
ャパシタを独立に制御することである。昇圧キャパシタ
の一方の電極が放電する間、通過トランジスタの制御電
極、即ち、ゲートに昇圧レベルを保つことができる様に
する。これが信号節から電荷を引出し、トランジスタを
電流通路を介して昇圧キャパシタに送り込む。この電荷
の郵送が信号節を放電させるのを助けると同時に、昇圧
キャパシタに殆ど一杯のVdd電荷を保管することができ
る様にする。その後、トランジスタのゲート電極を放電
し、こうして昇圧キャパシタを節から切離し、次の動作
サイクルまで、この電荷を保つ。
ャパシタを独立に制御することである。昇圧キャパシタ
の一方の電極が放電する間、通過トランジスタの制御電
極、即ち、ゲートに昇圧レベルを保つことができる様に
する。これが信号節から電荷を引出し、トランジスタを
電流通路を介して昇圧キャパシタに送り込む。この電荷
の郵送が信号節を放電させるのを助けると同時に、昇圧
キャパシタに殆ど一杯のVdd電荷を保管することができ
る様にする。その後、トランジスタのゲート電極を放電
し、こうして昇圧キャパシタを節から切離し、次の動作
サイクルまで、この電荷を保つ。
この発明の上記の特徴並びにその他の利点は、以下の
図面について詳しく説明するところから明らかになろ
う。
図面について詳しく説明するところから明らかになろ
う。
実 施 例 従来の昇圧回路が全体的に第１図の10に示されてい
る。回路10が信号節12に結合される。これは例えば信号
線であってよい。更に具体的に云うと、信号節12はダイ
ナミック・ランダムアクセス・メモリ（DRAM）の行線に
行複合通過ゲート（図面を示してない）を介して接続す
ることができる。この行線には複数個のメモリ・セル
（図面に示してない）が結合されている。今述べた場
合、メモリ・セルの或るキャパシタ（図面に示してな
い）内にVddを一杯貯蔵させる様に保証する為、行線12
の電圧を源電圧、即ちVddより高く昇圧することが重要
である。
る。回路10が信号節12に結合される。これは例えば信号
線であってよい。更に具体的に云うと、信号節12はダイ
ナミック・ランダムアクセス・メモリ（DRAM）の行線に
行複合通過ゲート（図面を示してない）を介して接続す
ることができる。この行線には複数個のメモリ・セル
（図面に示してない）が結合されている。今述べた場
合、メモリ・セルの或るキャパシタ（図面に示してな
い）内にVddを一杯貯蔵させる様に保証する為、行線12
の電圧を源電圧、即ちVddより高く昇圧することが重要
である。
ｎチャンネル形電界効果トランジスタ14の電流通路
が、信号節12を昇圧キャパシタ18の第１の電極16に接続
する様に作用し得る。電極16はスイッチング・トランジ
スタ20を介してVddの様な電圧源22にも接続されてい
る。スイッチング・トランジスタ20のゲート24が制御信
号源（図面に示してない）に接続される。
が、信号節12を昇圧キャパシタ18の第１の電極16に接続
する様に作用し得る。電極16はスイッチング・トランジ
スタ20を介してVddの様な電圧源22にも接続されてい
る。スイッチング・トランジスタ20のゲート24が制御信
号源（図面に示してない）に接続される。
昇圧キャパシタ18の第２の電極26が制御信号節28に接
続される。制御回路（図面に示していない）が、相異な
る予定の時刻に、節28を介して電極26にVddを印加する
ことができると共に、電極26をアースに放電することが
できる。この制御回路の構成は普通のものであって、従
って、ここでは詳しく説明しない。
続される。制御回路（図面に示していない）が、相異な
る予定の時刻に、節28を介して電極26にVddを印加する
ことができると共に、電極26をアースに放電することが
できる。この制御回路の構成は普通のものであって、従
って、ここでは詳しく説明しない。
更に制御信号節28が第２のキャパシタ32の電極30に接
続されている。キャパシタ32の反対の電極34が節36に接
続される。節36がトランジスタ14のゲート38に接続さ
れ、NMOSトランジスタ42を介してVddに接続されると共
に、別のNMOSトランジスタ44を介してアースに接続され
る。トランジスタ42のゲート46が、実質的にVddを越え
る電圧レベルをゲート46に選択的に印加することができ
る信号源（図面に示してない）に接続される。トランジ
スタ44のゲート48が、トランジスタ44を作動して節36を
アースに引張ることのできる信号源（図面に示してな
い）によって制御される。
続されている。キャパシタ32の反対の電極34が節36に接
続される。節36がトランジスタ14のゲート38に接続さ
れ、NMOSトランジスタ42を介してVddに接続されると共
に、別のNMOSトランジスタ44を介してアースに接続され
る。トランジスタ42のゲート46が、実質的にVddを越え
る電圧レベルをゲート46に選択的に印加することができ
る信号源（図面に示してない）に接続される。トランジ
スタ44のゲート48が、トランジスタ44を作動して節36を
アースに引張ることのできる信号源（図面に示してな
い）によって制御される。
従来のこの昇圧回路の動作は、DRAMの動作サイクルの
プリチャージ、能動及びリセット部分の間、第１図の回
路の中にある信号節12、昇圧節15、制御節28及びゲート
節36の時間線図を示した第2a図乃至第2d図について説明
するのが一番よい。これらの線図は、電圧を時間に対し
て示しており、典形的にはVddは約５ボルトである。動
作サイクル全体の時間は典形的には約100ナノ秒であ
る。
プリチャージ、能動及びリセット部分の間、第１図の回
路の中にある信号節12、昇圧節15、制御節28及びゲート
節36の時間線図を示した第2a図乃至第2d図について説明
するのが一番よい。これらの線図は、電圧を時間に対し
て示しており、典形的にはVddは約５ボルトである。動
作サイクル全体の時間は典形的には約100ナノ秒であ
る。
プリチャージ動作段階の間、トランジスタ14はオフで
あり、Vddの大体半分の電荷がキャパシタ18の電極16,26
の間に存在する。プリチャージ段階に続く能動段階で
は、端子24のVddより高い制御信号によって、トランジ
スタ20を作動することにより、節15がゆっくりとVddに
駆動される。大体同じ時刻に、トランジスタ42のゲート
46に対する昇圧信号の作用により、ゲート節36がVddに
上昇し、信号節12がVddに駆動される。
あり、Vddの大体半分の電荷がキャパシタ18の電極16,26
の間に存在する。プリチャージ段階に続く能動段階で
は、端子24のVddより高い制御信号によって、トランジ
スタ20を作動することにより、節15がゆっくりとVddに
駆動される。大体同じ時刻に、トランジスタ42のゲート
46に対する昇圧信号の作用により、ゲート節36がVddに
上昇し、信号節12がVddに駆動される。
時刻50に、制御節28がゼロ・ボルトからVddに上昇
し、従って電極26,30にVddが存在する。これによって、
容量結合により、夫々キャパシタ18,32の電極16,34には
高い電圧が現れる。
し、従って電極26,30にVddが存在する。これによって、
容量結合により、夫々キャパシタ18,32の電極16,34には
高い電圧が現れる。
従って、Vddより高くなった電圧が節15,36に現れる。
トランジスタ14のゲート38に印加されたこの高い電圧
が、この高い電圧レベルを信号節12に伝達することがで
きる様にする。Vddが例えば５ボルトである場合、高い
電圧は約7.5ボルトであることがある。
トランジスタ14のゲート38に印加されたこの高い電圧
が、この高い電圧レベルを信号節12に伝達することがで
きる様にする。Vddが例えば５ボルトである場合、高い
電圧は約7.5ボルトであることがある。
次に信号節12及びゲート節36が夫々時刻52,54にアー
スに放電する。これより後の時刻56に、節28の電圧がV
ddからゼロ・ボルトに下がり、これによって電極26,30
をアースに放電する。キャパシタ18は、節12に存在した
昇圧電圧レベルとVddの間の差に等しい電圧に充電され
たまゝでいることができる。これは大体Vddの半分に等
しい。従って、節15のアースに対する電圧が、58に示す
様に、Vddの半分に下がる。従来の方法の欠点は、電圧
源レベルの大体半分しか、昇圧キャパシタ18の電極16,2
6の間に貯蔵することができないことである。
スに放電する。これより後の時刻56に、節28の電圧がV
ddからゼロ・ボルトに下がり、これによって電極26,30
をアースに放電する。キャパシタ18は、節12に存在した
昇圧電圧レベルとVddの間の差に等しい電圧に充電され
たまゝでいることができる。これは大体Vddの半分に等
しい。従って、節15のアースに対する電圧が、58に示す
様に、Vddの半分に下がる。従来の方法の欠点は、電圧
源レベルの大体半分しか、昇圧キャパシタ18の電極16,2
6の間に貯蔵することができないことである。
第３図には、この発明の昇圧回路70の詳しい回路図が
示されている。第３図の回路は第１図の回路と似ている
所が多く、従って該当する場合には同様な参照数字を用
いている。第１図及び第３図に示す回路の主な構成上の
違いを説明すれば十分であろう。
示されている。第３図の回路は第１図の回路と似ている
所が多く、従って該当する場合には同様な参照数字を用
いている。第１図及び第３図に示す回路の主な構成上の
違いを説明すれば十分であろう。
第３図では、第１の制御信号が制御信号節72から印加
され、第２の制御信号が信号節74から印加される。普通
の設計の制御信号発生回路（図面に示してない）が節2
4、ゲート46,48、及び節72,74と制御回路76に接続さ
れ、予め選ばれた時刻に異なる制御信号を印加する。こ
の発生回路は、複数個の駆動信号を発生すると共に、駆
動信号によって作動される夫々の節24,46,48,72,74,12
に接続された複数個のスイッチング・トランジスタを制
御する制御器を含んでいてよい。制御信号節72は昇圧キ
ャパシタ18の第２の電極26だけに接続され、制御信号節
74は第２のキャパシタ32の第２の電極30だけに接続され
る。節72,74から伝達される制御信号は独立に作用する
が、これは後で第4a図乃至第4e図について更に説明す
る。
され、第２の制御信号が信号節74から印加される。普通
の設計の制御信号発生回路（図面に示してない）が節2
4、ゲート46,48、及び節72,74と制御回路76に接続さ
れ、予め選ばれた時刻に異なる制御信号を印加する。こ
の発生回路は、複数個の駆動信号を発生すると共に、駆
動信号によって作動される夫々の節24,46,48,72,74,12
に接続された複数個のスイッチング・トランジスタを制
御する制御器を含んでいてよい。制御信号節72は昇圧キ
ャパシタ18の第２の電極26だけに接続され、制御信号節
74は第２のキャパシタ32の第２の電極30だけに接続され
る。節72,74から伝達される制御信号は独立に作用する
が、これは後で第4a図乃至第4e図について更に説明す
る。
第4a図乃至第4e図は、回路のリセット及び能動動作サ
イクルの間の節12,15,72,36,74に於ける電圧レベルを示
す一連の時間線図である。節15の電圧は、前のサイクル
の昇圧キャパシタ18の充電の効果として、約4.5ボルト
から開始する。節12は放電状態でゼロ・ボルトから開始
し、節72,36,74も同じである。
イクルの間の節12,15,72,36,74に於ける電圧レベルを示
す一連の時間線図である。節15の電圧は、前のサイクル
の昇圧キャパシタ18の充電の効果として、約4.5ボルト
から開始する。節12は放電状態でゼロ・ボルトから開始
し、節72,36,74も同じである。
時刻80に信号節12の電圧レベルが、節12に接続された
駆動信号源76を通じて、５ボルト又はVddに上昇し始め
る。節36の電圧が、時刻80か又はそれより若干遅い時刻
82に上昇し始める。節36の電圧レベルがトランジスタの
ゲート38及び電極34に現れる。トランジスタ42のゲート
46に昇圧電圧レベルが印加されたことにより、Vddが節3
6に現れる。
駆動信号源76を通じて、５ボルト又はVddに上昇し始め
る。節36の電圧が、時刻80か又はそれより若干遅い時刻
82に上昇し始める。節36の電圧レベルがトランジスタの
ゲート38及び電極34に現れる。トランジスタ42のゲート
46に昇圧電圧レベルが印加されたことにより、Vddが節3
6に現れる。
制御信号24は時刻84（第4b図参照）にVddより高い電
圧に昇圧され、これによって節15は一杯のVddレベルま
で上昇し始める。一杯のVddまでの充電が時刻86に完了
する。
圧に昇圧され、これによって節15は一杯のVddレベルま
で上昇し始める。一杯のVddまでの充電が時刻86に完了
する。
時刻88（第4e図）より前の時刻に、トランジスタ42の
ゲート46及びトランジスタ20のゲート24が昇圧状態から
Vdd、又は更に好ましくはアースに放電する。その後、
時刻86の直後の時刻88に制御信号節74の電圧が０ボルト
から５ボルトへ上昇し、これによって時刻90に、容量結
合によって節36に昇圧電圧が発生する。時刻88と同時で
あってもよいが、時刻92に、節72の電圧が０ボルトから
５ボルトに上昇し始め、これによって時刻94に、容量結
合により、節15に高いレベルが現れる。一旦時刻90,94
の両方に達すると、昇圧電圧レベルが信号節12に伝達さ
れ始め、時刻96までに昇圧電圧レベルが完全に達成され
る。
ゲート46及びトランジスタ20のゲート24が昇圧状態から
Vdd、又は更に好ましくはアースに放電する。その後、
時刻86の直後の時刻88に制御信号節74の電圧が０ボルト
から５ボルトへ上昇し、これによって時刻90に、容量結
合によって節36に昇圧電圧が発生する。時刻88と同時で
あってもよいが、時刻92に、節72の電圧が０ボルトから
５ボルトに上昇し始め、これによって時刻94に、容量結
合により、節15に高いレベルが現れる。一旦時刻90,94
の両方に達すると、昇圧電圧レベルが信号節12に伝達さ
れ始め、時刻96までに昇圧電圧レベルが完全に達成され
る。
サイクルのリセット成分は時刻98又はその前に開始す
る。この時、制御信号節72が５ボルトからアースに引張
られ始める。キャパシタの電極26の放電により、時刻10
0までに、節15の電圧レベルが、容量結合により、Vddよ
り若干低いレベルに下がる。これによって信号節12から
トランジスタ14の電流通路を介して節15に電荷が取出さ
れる。従って、信号節12は時刻102までに大体Vddに戻
る。然し、信号節12から電荷が取出されたことにより、
昇圧キャパシタ18の電極16,26の間に殆ど一杯のVdd電圧
レベルを保つことができる。別の実施例では、節72をア
ース以外の電圧まで引下げて、貯蔵される電圧がVdd以
外になる様にしてもよい。
る。この時、制御信号節72が５ボルトからアースに引張
られ始める。キャパシタの電極26の放電により、時刻10
0までに、節15の電圧レベルが、容量結合により、Vddよ
り若干低いレベルに下がる。これによって信号節12から
トランジスタ14の電流通路を介して節15に電荷が取出さ
れる。従って、信号節12は時刻102までに大体Vddに戻
る。然し、信号節12から電荷が取出されたことにより、
昇圧キャパシタ18の電極16,26の間に殆ど一杯のVdd電圧
レベルを保つことができる。別の実施例では、節72をア
ース以外の電圧まで引下げて、貯蔵される電圧がVdd以
外になる様にしてもよい。
次に節36の電圧が、時刻104にアース・トランジスタ4
4を介してアースに放電する。時刻104は時刻102より遅
い。これによって第２のキャパシタ32の第１の電極34及
びトランジスタ14のゲート38が放電する。時刻102より
後の時刻106（これは時刻104と同時であってもよい）
に、節74が放電し、キャパシタの電極30を放電する。第
２のキャパシタ32の充電及び放電は、それが主な昇圧キ
ャパシタ18よりずっと小さいから、電力の点では問題に
ならない。
4を介してアースに放電する。時刻104は時刻102より遅
い。これによって第２のキャパシタ32の第１の電極34及
びトランジスタ14のゲート38が放電する。時刻102より
後の時刻106（これは時刻104と同時であってもよい）
に、節74が放電し、キャパシタの電極30を放電する。第
２のキャパシタ32の充電及び放電は、それが主な昇圧キ
ャパシタ18よりずっと小さいから、電力の点では問題に
ならない。
ゲート節36が放電することにより、トランジスタ14が
ターンオフになり、こうして節15が信号節12から切離さ
れる。従って、時刻108に、節12がゼロに放電して戻っ
ても、昇圧キャパシタ18の両端に存在する電圧レベルに
は影響がない。電極16,26の間に現れる電圧は、この時
点では節15のアースに対する電圧と同じであるが、約4.
5ボルトである。時刻98及び時刻103の間で、サイクルに
５乃至10ナノ秒を追加すれば、昇圧キャパシタ18に一杯
のVddを貯蔵することができる。
ターンオフになり、こうして節15が信号節12から切離さ
れる。従って、時刻108に、節12がゼロに放電して戻っ
ても、昇圧キャパシタ18の両端に存在する電圧レベルに
は影響がない。電極16,26の間に現れる電圧は、この時
点では節15のアースに対する電圧と同じであるが、約4.
5ボルトである。時刻98及び時刻103の間で、サイクルに
５乃至10ナノ秒を追加すれば、昇圧キャパシタ18に一杯
のVddを貯蔵することができる。
昇圧キャパシタ18の充電及び再充電に大量の電力が消
費されることが避けられたことが理解されよう。昇圧キ
ャパシタ18が信号節12から切離されるから、信号節12は
一層高速に駆動することができる。
費されることが避けられたことが理解されよう。昇圧キ
ャパシタ18が信号節12から切離されるから、信号節12は
一層高速に駆動することができる。
別の実施例（図面に示してない）では、１つではな
く、２つ又は更に多くの回路70を節12に結合することが
できる。例えば、第１のサイクルの間、１番目の回路70
を使って節12を昇圧し、２番目の回路70がその昇圧キャ
パシタ16に対する電荷を節12から取出す。第２のサイク
ルでは、その役割が逆になる。
く、２つ又は更に多くの回路70を節12に結合することが
できる。例えば、第１のサイクルの間、１番目の回路70
を使って節12を昇圧し、２番目の回路70がその昇圧キャ
パシタ16に対する電荷を節12から取出す。第２のサイク
ルでは、その役割が逆になる。
要約すれば、昇圧キャパシタを信号節に接続する通過
ゲート・トランジスタのゲートの昇圧制御を独立に行な
うことにより、昇圧キャパシタの両端に略一杯のVddを
保つことができる様にする有利な昇圧回路を説明した。
この発明は、集積回路の電圧源レベルよりも高く昇圧す
る必要のある任意の節に用いることができる。従って、
これまで図示の一実施例を説明すると共にその利点を述
べたが、この発明がそれに制限されず、特許請求の範囲
のみによって限定されることを承知されたい。
ゲート・トランジスタのゲートの昇圧制御を独立に行な
うことにより、昇圧キャパシタの両端に略一杯のVddを
保つことができる様にする有利な昇圧回路を説明した。
この発明は、集積回路の電圧源レベルよりも高く昇圧す
る必要のある任意の節に用いることができる。従って、
これまで図示の一実施例を説明すると共にその利点を述
べたが、この発明がそれに制限されず、特許請求の範囲
のみによって限定されることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） 昇圧キャパシタに電圧源レベル近くの予定の電
圧レベルを保つ装置に於いて、電流通路及びゲートを持
ち、該電流通路が昇圧キャパシタの第１の電極を信号節
に結合する様に作用し得るトランジスタと、前記節を電
圧源レベルより高い昇圧レベルにあげる第１の回路と、
前記昇圧キャパシタの第２の電極を第１の電圧レベルに
放電して、該トランジスタを介して前記第１の電極に電
荷が取出され、該第１の電極に第２の電圧レベルが存在
する様にし、前記第１及び第２の電圧レベルの間の差に
略相当する予定の電圧レベルを前記キャパシタが記憶す
る様にする第２の回路と、前記ゲートを前記トランジス
タの閾値電圧より低く放電させて、前記キャパシタが前
記節から隔離される様にすると共に、前記予定の電圧レ
ベルが長期間前記キャパシタに保たれる様にする第３の
回路とを有する装置。
圧レベルを保つ装置に於いて、電流通路及びゲートを持
ち、該電流通路が昇圧キャパシタの第１の電極を信号節
に結合する様に作用し得るトランジスタと、前記節を電
圧源レベルより高い昇圧レベルにあげる第１の回路と、
前記昇圧キャパシタの第２の電極を第１の電圧レベルに
放電して、該トランジスタを介して前記第１の電極に電
荷が取出され、該第１の電極に第２の電圧レベルが存在
する様にし、前記第１及び第２の電圧レベルの間の差に
略相当する予定の電圧レベルを前記キャパシタが記憶す
る様にする第２の回路と、前記ゲートを前記トランジス
タの閾値電圧より低く放電させて、前記キャパシタが前
記節から隔離される様にすると共に、前記予定の電圧レ
ベルが長期間前記キャパシタに保たれる様にする第３の
回路とを有する装置。
（２） 電圧源レベルより実質的に高い第１の電圧レベ
ルに節を昇圧する装置に於いて、制御電極を持つトラン
ジスタと、該トランジスタに結合される昇圧キャパシタ
と、第１の時刻に前記制御電極を電圧源レベルより高い
電圧レベルに昇圧する第１の回路と、前記昇圧キャパシ
タの第１の電極の電圧レベルを、前記第１の時刻より後
の第２の時刻に、第２の電圧レベルに上昇することによ
り、前記節を前記第１の電圧レベルに昇圧する様に前記
昇圧キャパシタと一緒に作用し得る第２の回路と、前記
第２の時刻より後の第３の時刻に、前記第１の電極を前
記第２の電圧レベルより低い電圧レベルに放電して、前
記節から前記トランジスタを介して電荷を取出して、前
記昇圧キャパシタの電極の間に、前記電圧源レベルに近
い第３の電圧レベルを設定する第３の回路と、前記第３
の時刻より後の第４の時刻に、前記トランジスタの制御
電極を該トランジスタの閾値電圧より低い電圧レベルに
放電して、長期間の間、前記昇圧キャパシタの両端に前
記第３の電圧レベルに近いレベルが保たれる様にする第
４の回路とを有する装置。
ルに節を昇圧する装置に於いて、制御電極を持つトラン
ジスタと、該トランジスタに結合される昇圧キャパシタ
と、第１の時刻に前記制御電極を電圧源レベルより高い
電圧レベルに昇圧する第１の回路と、前記昇圧キャパシ
タの第１の電極の電圧レベルを、前記第１の時刻より後
の第２の時刻に、第２の電圧レベルに上昇することによ
り、前記節を前記第１の電圧レベルに昇圧する様に前記
昇圧キャパシタと一緒に作用し得る第２の回路と、前記
第２の時刻より後の第３の時刻に、前記第１の電極を前
記第２の電圧レベルより低い電圧レベルに放電して、前
記節から前記トランジスタを介して電荷を取出して、前
記昇圧キャパシタの電極の間に、前記電圧源レベルに近
い第３の電圧レベルを設定する第３の回路と、前記第３
の時刻より後の第４の時刻に、前記トランジスタの制御
電極を該トランジスタの閾値電圧より低い電圧レベルに
放電して、長期間の間、前記昇圧キャパシタの両端に前
記第３の電圧レベルに近いレベルが保たれる様にする第
４の回路とを有する装置。
（３） （２）項に記載した装置に於いて、前記第１の
回路が第２のキャパシタで構成され、該第２のキャパシ
タの第１の電極が前記トランジスタの制御電極に結合さ
れ、前記第２のキャパシタの第２の電極が電圧源に選択
的に結合され、前記第１の回路は前記第１の時刻に、前
記電圧源を前記第２のキャパシタの第２の電極に接続し
て、前記第２のキャパシタの第１の電極及び制御電極が
前記電圧源レベルより高い電圧レベルに容量結合される
様に作用し得る装置。
回路が第２のキャパシタで構成され、該第２のキャパシ
タの第１の電極が前記トランジスタの制御電極に結合さ
れ、前記第２のキャパシタの第２の電極が電圧源に選択
的に結合され、前記第１の回路は前記第１の時刻に、前
記電圧源を前記第２のキャパシタの第２の電極に接続し
て、前記第２のキャパシタの第１の電極及び制御電極が
前記電圧源レベルより高い電圧レベルに容量結合される
様に作用し得る装置。
（４） （３）項に記載した装置に於いて、前記第１の
回路が更に前記第４の時刻より後でない時刻に、前記第
２のキャパシタの第２の電極を放電する放電回路を有
し、この為、前記トランジスタの制御電極及び前記第２
のキャパシタの第１の電極が前記電圧源レベルに近い電
圧レベルに容量結合によって下がる様にした装置。
回路が更に前記第４の時刻より後でない時刻に、前記第
２のキャパシタの第２の電極を放電する放電回路を有
し、この為、前記トランジスタの制御電極及び前記第２
のキャパシタの第１の電極が前記電圧源レベルに近い電
圧レベルに容量結合によって下がる様にした装置。
（５） （２）項に記載した装置に於いて、装置の動作
サイクルが、能動段階及びリセット段階を含み、リセッ
ト段階の間、前記トランジスタの制御電極が第４の回路
によって放電された後、前記昇圧キャパシタが電圧レベ
ルを保持し、該電圧レベルは、第２の回路が次の動作サ
イクルの能動段階の間、昇圧キャパシタの電圧レベルを
上昇するまで持続する装置。
サイクルが、能動段階及びリセット段階を含み、リセッ
ト段階の間、前記トランジスタの制御電極が第４の回路
によって放電された後、前記昇圧キャパシタが電圧レベ
ルを保持し、該電圧レベルは、第２の回路が次の動作サ
イクルの能動段階の間、昇圧キャパシタの電圧レベルを
上昇するまで持続する装置。
（６） （２）項に記載した装置に於いて、第２の回路
が、電圧源と、該電圧源を昇圧キャパシタの第１の電極
に選択的に結合するスイッチとを有し、該スイッチは前
記第２の時刻以後の時刻に前記電圧源を昇圧キャパシタ
の第１の電極に接続して、昇圧キャパシタの第２の電極
が前記電圧源レベルより高く昇圧される様に作用し得る
装置。
が、電圧源と、該電圧源を昇圧キャパシタの第１の電極
に選択的に結合するスイッチとを有し、該スイッチは前
記第２の時刻以後の時刻に前記電圧源を昇圧キャパシタ
の第１の電極に接続して、昇圧キャパシタの第２の電極
が前記電圧源レベルより高く昇圧される様に作用し得る
装置。
（７） （２）項に記載した装置に於いて、昇圧キャパ
シタの第１の電極が約ゼロ・ボルトに放電する装置。
シタの第１の電極が約ゼロ・ボルトに放電する装置。
（８） （２）項に記載した装置に於いて、第１の電圧
レベルが電圧源レベルの大きさの約1.5倍である装置。
レベルが電圧源レベルの大きさの約1.5倍である装置。
（９） （２）項に記載した装置に於いて、前記節が駆
動／ブート信号を複数個の行線回路に接続する導体であ
る装置。
動／ブート信号を複数個の行線回路に接続する導体であ
る装置。
（10） （２）項に記載した装置に於いて、前記第２の
時刻より前に、前記昇圧キャパシタの第２の電極を電圧
源レベルまで充電する第５の回路を有する装置。
時刻より前に、前記昇圧キャパシタの第２の電極を電圧
源レベルまで充電する第５の回路を有する装置。
（11） （２）項に記載した装置に於いて、前記節を電
圧源レベルまで充電する第６の回路を有する装置。
圧源レベルまで充電する第６の回路を有する装置。
（12） （２）項に記載した装置に於いて、第１の回路
がその昇圧より前に、前記トランジスタの制御電極を電
圧源レベルに持ってくる様に作用し得る装置。
がその昇圧より前に、前記トランジスタの制御電極を電
圧源レベルに持ってくる様に作用し得る装置。
（13） （２）項に記載した装置に於いて、前記第４の
時刻より後、前記節を放電させる回路を有する装置。
時刻より後、前記節を放電させる回路を有する装置。
（14） 節を電圧源レベルより高く昇圧する様に作用し
得る昇圧キャパシタに、リセット動作段階の間、略一杯
の電圧源レベルを保つ為に集積回路に用いられる装置に
於いて、電流通路を持っていて、昇圧キャパシタの第１
の電極を前記節に選択的に結合して、該節を電圧源レベ
ルより高く昇圧するトランジスタと、第１及び第２の電
極を持っていて、該第１の電極が前記トランジスタのゲ
ートに結合され、前記ゲートを前記電圧源レベルより高
く選択的に昇圧する第２のキャパシタと、前記昇圧キャ
パシタの第１の電極に結合されていて、それに対して前
記電圧源レベルを印加する第１の回路と、前記昇圧キャ
パシタの第１の電極の電圧を容量結合によって電圧源レ
ベルより高く昇圧する為に、前記昇圧キャパシタの第２
の電極を前記電圧源レベルまで選択的に充電すると共
に、前記昇圧キャパシタの第１の電極を前記電圧源レベ
ル近くの電圧レベルに容量結合する為に、前記昇圧キャ
パシタの第２の電極を放電する第２の回路と、前記第２
のキャパシタの第２の電極を前記電圧源まで選択的に充
電して、前記第２のキャパシタの第１の電極を前記電圧
源レベルより高い電圧レベルに容量結合すると共に、前
記電圧源レベルより高く結合される前に、最後に述べた
第２の電極をアースに放電して前記第２のキャパシタの
第１の電極をそのレベル近くのレベルに容量結合する第
３の回路と、第２のキャパシタの第１の電極を電圧源レ
ベルまで選択的に充電すると共に第２のキャパシタの第
１の電極をアースに放電する第４の回路と、リセット動
作段階では、前記昇圧キャパシタの第２の電極が前記ゲ
ートの放電より前に放電する様に、そして前記トランジ
スタの電流通路を介して前記節から前記昇圧キャパシタ
の第１の電極に電荷が引出されて、前記トランジスタの
ゲートが放電した後、前記昇圧キャパシタが前記電圧源
レベル近くの電圧レベルを保持する様に、前記第2,第３
及び第４の回路を作動する制御器とを有する装置。
得る昇圧キャパシタに、リセット動作段階の間、略一杯
の電圧源レベルを保つ為に集積回路に用いられる装置に
於いて、電流通路を持っていて、昇圧キャパシタの第１
の電極を前記節に選択的に結合して、該節を電圧源レベ
ルより高く昇圧するトランジスタと、第１及び第２の電
極を持っていて、該第１の電極が前記トランジスタのゲ
ートに結合され、前記ゲートを前記電圧源レベルより高
く選択的に昇圧する第２のキャパシタと、前記昇圧キャ
パシタの第１の電極に結合されていて、それに対して前
記電圧源レベルを印加する第１の回路と、前記昇圧キャ
パシタの第１の電極の電圧を容量結合によって電圧源レ
ベルより高く昇圧する為に、前記昇圧キャパシタの第２
の電極を前記電圧源レベルまで選択的に充電すると共
に、前記昇圧キャパシタの第１の電極を前記電圧源レベ
ル近くの電圧レベルに容量結合する為に、前記昇圧キャ
パシタの第２の電極を放電する第２の回路と、前記第２
のキャパシタの第２の電極を前記電圧源まで選択的に充
電して、前記第２のキャパシタの第１の電極を前記電圧
源レベルより高い電圧レベルに容量結合すると共に、前
記電圧源レベルより高く結合される前に、最後に述べた
第２の電極をアースに放電して前記第２のキャパシタの
第１の電極をそのレベル近くのレベルに容量結合する第
３の回路と、第２のキャパシタの第１の電極を電圧源レ
ベルまで選択的に充電すると共に第２のキャパシタの第
１の電極をアースに放電する第４の回路と、リセット動
作段階では、前記昇圧キャパシタの第２の電極が前記ゲ
ートの放電より前に放電する様に、そして前記トランジ
スタの電流通路を介して前記節から前記昇圧キャパシタ
の第１の電極に電荷が引出されて、前記トランジスタの
ゲートが放電した後、前記昇圧キャパシタが前記電圧源
レベル近くの電圧レベルを保持する様に、前記第2,第３
及び第４の回路を作動する制御器とを有する装置。
（15） （14）項に記載した装置に於いて、前記集積回
路がダイナミック・ランダムアクセス・メモリである装
置。
路がダイナミック・ランダムアクセス・メモリである装
置。
（16） （15）項に記載した装置に於いて、前記節が複
数個のメモリ・セルに結合された行線に結合されている
装置。
数個のメモリ・セルに結合された行線に結合されている
装置。
（17） （16）項に記載した装置に於いて、前記一杯の
電圧源レベルが約５ボルトであり、前記昇圧キャパシタ
は、前記トランジスタのゲートがリセット動作段階で放
電した後、約4.5ボルトの電圧レベルを保つ様に作用し
得る装置。
電圧源レベルが約５ボルトであり、前記昇圧キャパシタ
は、前記トランジスタのゲートがリセット動作段階で放
電した後、約4.5ボルトの電圧レベルを保つ様に作用し
得る装置。
（18） （16）項に記載した装置に於いて、装置の動作
サイクルが能動段階及びリセット段階を含み、リセット
動作段階の間、前記トランジスタのゲートが放電した後
に、前記昇圧キャパシタが電圧レベルを保持し、該電圧
レベルは、次の動作サイクルの能動段階の間、前記第１
及び第２の回路が前記昇圧キャパシタの電圧キャパシタ
を上昇するまで持続する装置。
サイクルが能動段階及びリセット段階を含み、リセット
動作段階の間、前記トランジスタのゲートが放電した後
に、前記昇圧キャパシタが電圧レベルを保持し、該電圧
レベルは、次の動作サイクルの能動段階の間、前記第１
及び第２の回路が前記昇圧キャパシタの電圧キャパシタ
を上昇するまで持続する装置。
（19） 節を昇圧する為に昇圧キャパシタに電圧源レベ
ル近くの予定の電圧レベルを保つ方法に於いて、前記節
を電圧源レベルより実質的に高い昇圧レベルに昇圧し、
前記キャパシタの第２の電極を第１の電圧レベルに放電
し、該第２の電極を放電する工程に応答して、前記節か
らトランジスタを介して前記昇圧キャパシタの第１の電
極に電荷を取出して、該第１の電極に第２の電圧レベル
を設定し、前記第１の電圧レベルは、第１の電圧レベル
と第２の電圧レベルの間の差が予定の電圧レベルに等し
いか、又はそれより若干大きくなる様に選ばれ、その後
前記トランジスタのゲートを該トランジスタの閾値電圧
より低い電圧レベルに放電して、前記昇圧キャパシタを
前記節から隔離し、前記昇圧キャパシタの両端に長期
間、前記予定の電圧レベルが保たれる様にする工程を含
む方法。
ル近くの予定の電圧レベルを保つ方法に於いて、前記節
を電圧源レベルより実質的に高い昇圧レベルに昇圧し、
前記キャパシタの第２の電極を第１の電圧レベルに放電
し、該第２の電極を放電する工程に応答して、前記節か
らトランジスタを介して前記昇圧キャパシタの第１の電
極に電荷を取出して、該第１の電極に第２の電圧レベル
を設定し、前記第１の電圧レベルは、第１の電圧レベル
と第２の電圧レベルの間の差が予定の電圧レベルに等し
いか、又はそれより若干大きくなる様に選ばれ、その後
前記トランジスタのゲートを該トランジスタの閾値電圧
より低い電圧レベルに放電して、前記昇圧キャパシタを
前記節から隔離し、前記昇圧キャパシタの両端に長期
間、前記予定の電圧レベルが保たれる様にする工程を含
む方法。
（20） （19）項に記載した方法に於いて、第２のキャ
パシタの第２の電極を電圧源レベルまで上昇させ、該第
２の電極を上昇させる工程に応答して、第２のキャパシ
タの第１の電極の電圧レベルを電圧源レベルより高い昇
圧レベルまで昇圧し、該第２のキャパシタの第１の電源
からの昇圧レベルをトランジスタのゲートに伝達して、
昇圧キャパシタから節へ電流が流れることができる様に
する工程を含む方法。
パシタの第２の電極を電圧源レベルまで上昇させ、該第
２の電極を上昇させる工程に応答して、第２のキャパシ
タの第１の電極の電圧レベルを電圧源レベルより高い昇
圧レベルまで昇圧し、該第２のキャパシタの第１の電源
からの昇圧レベルをトランジスタのゲートに伝達して、
昇圧キャパシタから節へ電流が流れることができる様に
する工程を含む方法。
（21） （20）項に記載した方法に於いて、前記ゲート
を昇圧する工程の前に、前記ゲートの電圧レベルを電圧
源レベルに持ってくる工程を含む方法。
を昇圧する工程の前に、前記ゲートの電圧レベルを電圧
源レベルに持ってくる工程を含む方法。
（22） （19）項に記載した方法に於いて、前記節を昇
圧する工程が、第１の電極の電圧レベルを電圧源レベル
より高く昇圧する為に、昇圧キャパシタの第２の電極の
電圧レベルを電圧源レベルに上昇させる工程を含む方
法。
圧する工程が、第１の電極の電圧レベルを電圧源レベル
より高く昇圧する為に、昇圧キャパシタの第２の電極の
電圧レベルを電圧源レベルに上昇させる工程を含む方
法。
（23） （19）項に記載した方法に於いて、節を電圧源
レベルに持ってきて、その後トランジスタのゲートを昇
圧して、昇圧レベルを節に伝達することができる様にす
る工程を含む方法。
レベルに持ってきて、その後トランジスタのゲートを昇
圧して、昇圧レベルを節に伝達することができる様にす
る工程を含む方法。
（24） （19）項に記載した方法に於いて、節を昇圧す
る工程の前に、昇圧キャパシタの第１の電極を電圧源レ
ベルに持ってくる工程を含む方法。
る工程の前に、昇圧キャパシタの第１の電極を電圧源レ
ベルに持ってくる工程を含む方法。
（25） （19）項に記載した方法に於いて、トランジス
タのゲートを放電する工程の後に、節を放電する工程を
含む方法。
タのゲートを放電する工程の後に、節を放電する工程を
含む方法。
（26） 集積回路で節を電圧源レベルより高い第１の電
圧レベルに昇圧する方法に於いて、能動動作段階の間、
トランジスタのゲートの電位を第１の時刻に電圧源レベ
ルにし、昇圧キャパシタの第１の電極の電位を第２の時
刻に電圧源レベルにし、前記第１の時刻より後の第３の
時刻に、第１の電極がゲートに結合されている第２のキ
ャパシタの第２の電極の電位を電圧源レベルにし、第２
の電極の電位を電圧源レベルにする工程に応答して、第
２のキャパシタの第１の電極並びにゲートの電位を第１
の電圧レベルに近い電圧レベルに昇圧し、該ゲートの電
位を昇圧する工程に応答して、昇圧キャパシタの第１の
電極をトランジスタの電流通路を介して節に全部結合
し、前記第２の時刻より後、昇圧キャパシタの第２の電
極の電位を電圧源レベルまで上昇させ、昇圧キャパシタ
の第２の電極の電位を電圧源レベルにする工程に応答し
て、昇圧キャパシタの第１の電極の電位を大体第１の電
圧レベルに昇圧し、昇圧キャパシタの第１の電極を全部
結合すると共に昇圧する工程に応答して、節を第１のレ
ベルに昇圧し、該節を昇圧する工程より後のリセット動
作段階の間、昇圧キャパシタの第２の電極を電圧源レベ
ルより実質的に低い第２の電圧レベルに放電し、昇圧キ
ャパシタの第２の電極を放電する工程に応答して、昇圧
キャパシタの第１の電極の電圧を前記第２の電圧レベル
より実質的に高く、前記電圧源レベルに近い第３の電圧
レベルに下げ、該電圧を下げる工程に応答して、前記節
からトランジスタの電流通路を介して昇圧キャパシタの
第１の電極に電荷を取出し、該電荷を取出す工程の後、
第２のキャパシタの第１及び第２の電極をトランジスタ
の動作閾値より低い電圧レベルに放電して、昇圧キャパ
シタを節から切離し、実質的に第２の電圧レベルと第３
の電圧レベルの間の差が、次の能動動作段階まで、昇圧
キャパシタに保持される様にする構成を含む方法。
圧レベルに昇圧する方法に於いて、能動動作段階の間、
トランジスタのゲートの電位を第１の時刻に電圧源レベ
ルにし、昇圧キャパシタの第１の電極の電位を第２の時
刻に電圧源レベルにし、前記第１の時刻より後の第３の
時刻に、第１の電極がゲートに結合されている第２のキ
ャパシタの第２の電極の電位を電圧源レベルにし、第２
の電極の電位を電圧源レベルにする工程に応答して、第
２のキャパシタの第１の電極並びにゲートの電位を第１
の電圧レベルに近い電圧レベルに昇圧し、該ゲートの電
位を昇圧する工程に応答して、昇圧キャパシタの第１の
電極をトランジスタの電流通路を介して節に全部結合
し、前記第２の時刻より後、昇圧キャパシタの第２の電
極の電位を電圧源レベルまで上昇させ、昇圧キャパシタ
の第２の電極の電位を電圧源レベルにする工程に応答し
て、昇圧キャパシタの第１の電極の電位を大体第１の電
圧レベルに昇圧し、昇圧キャパシタの第１の電極を全部
結合すると共に昇圧する工程に応答して、節を第１のレ
ベルに昇圧し、該節を昇圧する工程より後のリセット動
作段階の間、昇圧キャパシタの第２の電極を電圧源レベ
ルより実質的に低い第２の電圧レベルに放電し、昇圧キ
ャパシタの第２の電極を放電する工程に応答して、昇圧
キャパシタの第１の電極の電圧を前記第２の電圧レベル
より実質的に高く、前記電圧源レベルに近い第３の電圧
レベルに下げ、該電圧を下げる工程に応答して、前記節
からトランジスタの電流通路を介して昇圧キャパシタの
第１の電極に電荷を取出し、該電荷を取出す工程の後、
第２のキャパシタの第１及び第２の電極をトランジスタ
の動作閾値より低い電圧レベルに放電して、昇圧キャパ
シタを節から切離し、実質的に第２の電圧レベルと第３
の電圧レベルの間の差が、次の能動動作段階まで、昇圧
キャパシタに保持される様にする構成を含む方法。
（27） 回路（70）の能動動作段階の間、トランジスタ
（14）のゲート（38）を電圧源レベル（Vdd）より実質
的に高い第１の電圧レベルに昇圧する。ゲート（38）が
昇圧された後、昇圧キャパシタ（18）の第１の電極（1
6）からトランジスタ（14）の電流通路を介して電流を
伝達することにより、信号節（12）を昇圧する。回路
（70）のリセット動作段階の間、キャパシタ（18）の第
２の電極（26）を放電する。これによって信号節（12）
からトランジスタ（14）の電流通路を介して昇圧キャパ
シタ（18）の第１の電極（16）に電荷が取出される。こ
れに応答して、昇圧キャパシタ（18）の電極（16,26）
の両端には、電圧源レベルに近い予定の電電圧レベルが
設定される。最後に、トランジスタのゲート（38）を放
電して、昇圧キャパシタ（18）を節（12）から切離し、
長期間の間、昇圧キャパシタ（18）の両端に所望の電圧
レベルが保たれる様にする。
（14）のゲート（38）を電圧源レベル（Vdd）より実質
的に高い第１の電圧レベルに昇圧する。ゲート（38）が
昇圧された後、昇圧キャパシタ（18）の第１の電極（1
6）からトランジスタ（14）の電流通路を介して電流を
伝達することにより、信号節（12）を昇圧する。回路
（70）のリセット動作段階の間、キャパシタ（18）の第
２の電極（26）を放電する。これによって信号節（12）
からトランジスタ（14）の電流通路を介して昇圧キャパ
シタ（18）の第１の電極（16）に電荷が取出される。こ
れに応答して、昇圧キャパシタ（18）の電極（16,26）
の両端には、電圧源レベルに近い予定の電電圧レベルが
設定される。最後に、トランジスタのゲート（38）を放
電して、昇圧キャパシタ（18）を節（12）から切離し、
長期間の間、昇圧キャパシタ（18）の両端に所望の電圧
レベルが保たれる様にする。
第１図は従来の信号節昇圧回路の回路図、第2a図乃至第
2d図は第１図に示した回路内の種類の節の時間線図で、
その動作を示す。第３図はこの発明の信号節昇圧回路の
回路図、第4a図乃至第4e図は第３図の回路の能動及びリ
セット動作サイクルの間のその中の種々の節に於ける電
圧レベルを示す時間線図である。 主な符号の説明 12:節 14:トランジスタ 16,26:電極 18:昇圧キャパシタ 20:スイッチング・トランジスタ 38:ゲート 72:信号節
2d図は第１図に示した回路内の種類の節の時間線図で、
その動作を示す。第３図はこの発明の信号節昇圧回路の
回路図、第4a図乃至第4e図は第３図の回路の能動及びリ
セット動作サイクルの間のその中の種々の節に於ける電
圧レベルを示す時間線図である。 主な符号の説明 12:節 14:トランジスタ 16,26:電極 18:昇圧キャパシタ 20:スイッチング・トランジスタ 38:ゲート 72:信号節
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−114192（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (1)
- 【請求項１】節を昇圧する為に昇圧キャパシタに電圧源
レベル近くの予定の電圧レベルを保つ方法に於いて、前
記節を電圧源レベルより実質的に高い昇圧レベルに昇圧
し、前記キャパシタの第２の電極を第１の電圧レベルに
放電し、該第２の電極を放電する工程に応答して、前記
節からトランジスタを介して前記昇圧キャパシタの第１
の電極に電荷を取出して、該第１の電極に第２の電圧レ
ベルを設定し、前記第１の電圧レベルは、第１の電圧レ
ベルと第２の電圧レベルの間の差が予定の電圧レベルに
等しいか、又はそれより若干大きくなる様に選ばれ、そ
の後前記トランジスタのゲートを該トランジスタの閾値
電圧より低い電圧レベルに放電して、前記昇圧キャパシ
タを前記節から隔離し、前記昇圧キャパシタの両端に長
時間、前記予定の電圧レベルが保たれる様にする工程を
含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26536688A | 1988-10-31 | 1988-10-31 | |
| US265366 | 1988-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210689A JPH02210689A (ja) | 1990-08-22 |
| JP2831058B2 true JP2831058B2 (ja) | 1998-12-02 |
Family
ID=23010137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284639A Expired - Fee Related JP2831058B2 (ja) | 1988-10-31 | 1989-10-31 | 予定の電圧レベルを保つ方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0367450B1 (ja) |
| JP (1) | JP2831058B2 (ja) |
| DE (1) | DE68920122T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812754B2 (ja) * | 1990-08-20 | 1996-02-07 | 富士通株式会社 | 昇圧回路 |
| DE4115294C2 (de) * | 1991-05-10 | 1995-03-16 | Telefunken Microelectron | Schaltung zur Spannungsüberhöhung |
| JPH04336536A (ja) * | 1991-05-14 | 1992-11-24 | Konica Corp | ハロゲン化銀写真乳剤 |
| GB9423035D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Voltage boost circuit for a memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS6185699A (ja) * | 1984-10-03 | 1986-05-01 | Mitsubishi Electric Corp | Ｍｏｓランダムアクセスメモリ |
| JPS62114192A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | ブ−トストラツプ回路 |
| US4769792A (en) * | 1986-10-28 | 1988-09-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device with voltage bootstrap |
-
1989
- 1989-10-19 DE DE1989620122 patent/DE68920122T2/de not_active Expired - Fee Related
- 1989-10-19 EP EP19890310759 patent/EP0367450B1/en not_active Expired - Lifetime
- 1989-10-31 JP JP1284639A patent/JP2831058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0367450A2 (en) | 1990-05-09 |
| EP0367450A3 (en) | 1990-08-08 |
| DE68920122D1 (de) | 1995-02-02 |
| DE68920122T2 (de) | 1995-05-11 |
| EP0367450B1 (en) | 1994-12-21 |
| JPH02210689A (ja) | 1990-08-22 |
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