JPS6185699A - Ｍｏｓランダムアクセスメモリ - Google Patents
ＭｏｓランダムアクセスメモリInfo
- Publication number
- JPS6185699A JPS6185699A JP59208817A JP20881784A JPS6185699A JP S6185699 A JPS6185699 A JP S6185699A JP 59208817 A JP59208817 A JP 59208817A JP 20881784 A JP20881784 A JP 20881784A JP S6185699 A JPS6185699 A JP S6185699A
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- JP
- Japan
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- voltage
- time
- signal
- random access
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- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、センスアンプを有するＭＯＳランダムアク
セスメモリ（関するものである。
セスメモリ（関するものである。
第４図は従来のＭＯＳランダムアクセスメモリを説明す
るためのセンス７ンブの基本曲回ｒ６図であり、第５図
はこの第４図の回１Δの動作を説明するだめの波形図で
ある。
るためのセンス７ンブの基本曲回ｒ６図であり、第５図
はこの第４図の回１Δの動作を説明するだめの波形図で
ある。
第４図において、１，２はビットライン、３゜４は前記
ピントライン１，２の電圧をセンス７ンブに伝えるため
のトランジスタ、５，６はセンス７ンブの入出力端であ
るセンスノード、７．８は前記センスノード５，６の電
圧をセンス増幅するためのクロスカンプルされたトラン
ジスタ、９゜１０は前記ビットライン１．２の電圧を工
１０＠に伝えるためのトランジスタ、１１．１２はｌ１
０ｆｆ１．１３．１４は前記Ｉ１０線１１．１２の電圧
をセンス増幅するだめのクロスカップルされたトランジ
スタ、１５．１６はそれぞれｌ！＋］記ピン上ピントラ
イン１寄生容量、１７．１８はそれぞれ前記Ｉ１０線１
１，１２の寄生谷址、１９は前記トランジスタ３．４の
ｆｕｌｌ鉤信号φ、が加わる端子、２０は前記トランジ
スタ７．８で構成されるセンスアンプのセンス信号φ２
が加わるメ１子、２１は禮ｕ個あるピントラインを選択
するだめの（ｇ号φ、が加わる端子、２２は前記トラン
ジスタ１３．１４で４４成される出力センス７／プのセ
ンス信号φ４が加わる端子である。
ピントライン１，２の電圧をセンス７ンブに伝えるため
のトランジスタ、５，６はセンス７ンブの入出力端であ
るセンスノード、７．８は前記センスノード５，６の電
圧をセンス増幅するためのクロスカンプルされたトラン
ジスタ、９゜１０は前記ビットライン１．２の電圧を工
１０＠に伝えるためのトランジスタ、１１．１２はｌ１
０ｆｆ１．１３．１４は前記Ｉ１０線１１．１２の電圧
をセンス増幅するだめのクロスカップルされたトランジ
スタ、１５．１６はそれぞれｌ！＋］記ピン上ピントラ
イン１寄生容量、１７．１８はそれぞれ前記Ｉ１０線１
１，１２の寄生谷址、１９は前記トランジスタ３．４の
ｆｕｌｌ鉤信号φ、が加わる端子、２０は前記トランジ
スタ７．８で構成されるセンスアンプのセンス信号φ２
が加わるメ１子、２１は禮ｕ個あるピントラインを選択
するだめの（ｇ号φ、が加わる端子、２２は前記トラン
ジスタ１３．１４で４４成される出力センス７／プのセ
ンス信号φ４が加わる端子である。
なお、実際のランタムアクセスメモリは、仮数のビット
ライン、仮数のセンス７ンブから構成されている。
ライン、仮数のセンス７ンブから構成されている。
次に従来のＭＯ，Ｓランダムアクセスメモリの動作につ
いて説明する。
いて説明する。
第５図において、時刻ｔ。の前の状態で、ビットライン
２の電圧はビットライン１よりも砿小電位差ΔＶ、たけ
低く、ビットライン１の電圧は高レベル電位Ｖであるも
のとする。制御信号φ、の電位は、 Ｖ、、（＞Ｖ＋Ｖ□） （但しｖ？ＩＩはトランジスタ３．４のしきい値電圧で
ある） まで昇圧されており、トランジスタ３，４のソース・ド
レイン間抵抗を光分圧低くしているので、センスノード
５．６の電位はピントライン１．２０′亀位とけとんと
等しい。
２の電圧はビットライン１よりも砿小電位差ΔＶ、たけ
低く、ビットライン１の電圧は高レベル電位Ｖであるも
のとする。制御信号φ、の電位は、 Ｖ、、（＞Ｖ＋Ｖ□） （但しｖ？ＩＩはトランジスタ３．４のしきい値電圧で
ある） まで昇圧されており、トランジスタ３，４のソース・ド
レイン間抵抗を光分圧低くしているので、センスノード
５．６の電位はピントライン１．２０′亀位とけとんと
等しい。
時刻１（、において、１ｔＩＩＪ＠信号φ１の電位をＶ
、、 ｌ！ｌ’らＶまで下げて読出準備をして、トラン
ジスタ３゜４のソース・ドレイン間抵抗を高くてる。
、、 ｌ！ｌ’らＶまで下げて読出準備をして、トラン
ジスタ３゜４のソース・ドレイン間抵抗を高くてる。
時刻ｔ、において、センス信号φ、の′電圧が高レベル
から低レベルに低下し、センスノード５．６間の電位差
Δｖ２をセンス増幅する。このときセンスノード６の電
圧はトランジスタ８を通して放電されるが、トランジス
タ４０ンース・ドレイン間抵抗が高くなっているために
ピントライン２の寄生容量１６の影響を分離することか
できるので、センスノード６の放電速度はピントライン
２の放電速度よりも速くなる。
から低レベルに低下し、センスノード５．６間の電位差
Δｖ２をセンス増幅する。このときセンスノード６の電
圧はトランジスタ８を通して放電されるが、トランジス
タ４０ンース・ドレイン間抵抗が高くなっているために
ピントライン２の寄生容量１６の影響を分離することか
できるので、センスノード６の放電速度はピントライン
２の放電速度よりも速くなる。
時刻ｔ、において、信号φ３の電圧が低レベルから高レ
ベルになることＫより、トランジスタ９゜１０を通じて
Ｉ１０線１１．１２とピントライン１゜２がそれぞれ接
続される。時刻ｔ、以前に、 Ｉ１０線１１．１２の寄
生容量１７．１８は高レベルまでプリチャージされてお
り、時刻【２以後寄生容値１８に蓄積された電荷はトラ
ンジスタ１０．４゜８を通じて放電される。
ベルになることＫより、トランジスタ９゜１０を通じて
Ｉ１０線１１．１２とピントライン１゜２がそれぞれ接
続される。時刻ｔ、以前に、 Ｉ１０線１１．１２の寄
生容量１７．１８は高レベルまでプリチャージされてお
り、時刻【２以後寄生容値１８に蓄積された電荷はトラ
ンジスタ１０．４゜８を通じて放電される。
時刻ｔ、ＶＣおいて、センス４８号φ、が高レベルから
低レベルになることによりＩ１０線１１．１２間の電位
差ΔＶ、をセンス増幅する。
低レベルになることによりＩ１０線１１．１２間の電位
差ΔＶ、をセンス増幅する。
時刻ｔ４において、読出し動作を児了し、各信号電位は
Ｗ期状６に戻る。なお、実際のランダムアクセスメモリ
では初期状ｄＫ戻る時刻は各信号によって異なる場合が
多い。
Ｗ期状６に戻る。なお、実際のランダムアクセスメモリ
では初期状ｄＫ戻る時刻は各信号によって異なる場合が
多い。
上記のような従来のＭＯＳランダムアクセスメモリのセ
ンスアンプでは、時刻ｔ２からｔ、の間において、工１
０線１１．１２に蓄積された電荷を放電するのに、ソー
ス・ドレイン間抵抗の旨いトランジスタ４を経由しなけ
ればならず、放電速度を低下させていた。このために、
時刻ｔ３を速めることができず、メモリ続出しの高速化
がしくくいという問題点があった。
ンスアンプでは、時刻ｔ２からｔ、の間において、工１
０線１１．１２に蓄積された電荷を放電するのに、ソー
ス・ドレイン間抵抗の旨いトランジスタ４を経由しなけ
ればならず、放電速度を低下させていた。このために、
時刻ｔ３を速めることができず、メモリ続出しの高速化
がしくくいという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ＩｌｏＩＭｌｌ、１２の放′亀速度を速めてメモ
リ読出しを高速化できるＭＯＳランダムアクセスメモリ
を得ることを目的とする。
ので、ＩｌｏＩＭｌｌ、１２の放′亀速度を速めてメモ
リ読出しを高速化できるＭＯＳランダムアクセスメモリ
を得ることを目的とする。
この発明に係る５ＶｉＯｓランダムアクセスメモリは、
ビット線とセンスアンプを分離しているトランジスタの
ゲー）′に極Ｋかかつている市ＩＪ台υ１百〇を。
ビット線とセンスアンプを分離しているトランジスタの
ゲー）′に極Ｋかかつている市ＩＪ台υ１百〇を。
ビット線選択後でｌ１０４１ｉの放電が始まるまでに昇
圧する＠路を設けたものである。
圧する＠路を設けたものである。
この発明においては、メモリ続出しのためのセンス７ン
ブの動作を改善して、ビット線とセンスアンプを分離し
ているトランジスタのゲート［極にかかつている制御信
号を、ビット線選択後で、Ｉｌｏ 線の放電が始まるま
でに昇圧することにより、Ｉｌｏ Ｎの放電速度を速め
て、メモリの読出しを高速化する。
ブの動作を改善して、ビット線とセンスアンプを分離し
ているトランジスタのゲート［極にかかつている制御信
号を、ビット線選択後で、Ｉｌｏ 線の放電が始まるま
でに昇圧することにより、Ｉｌｏ Ｎの放電速度を速め
て、メモリの読出しを高速化する。
第１図はこの発明の要部である昇圧回１Δを示すもので
、他の部分は第４図と全く同じであるので図示は省略し
である。
、他の部分は第４図と全く同じであるので図示は省略し
である。
この図において、２３は１糺２４，２５はトランジスタ
、 Ｃ＋ 、 Ｃｚはギヤノ（シクンス、２ｆＮ！イン
バータ、２７は前記トランジスタ２５のグート電憔、２
８は前記イノか−タ２６の出力点、２９はノード、Ｃ５
は前記ノード２９における寄生容量、Ｃ４は制御（＆号
φ１の負荷容量、３０は信号φ、が加わる端子、３１は
信号φ６が加わる端子、３２は制御信号φ１が出力され
る端子である。
、 Ｃ＋ 、 Ｃｚはギヤノ（シクンス、２ｆＮ！イン
バータ、２７は前記トランジスタ２５のグート電憔、２
８は前記イノか−タ２６の出力点、２９はノード、Ｃ５
は前記ノード２９における寄生容量、Ｃ４は制御（＆号
φ１の負荷容量、３０は信号φ、が加わる端子、３１は
信号φ６が加わる端子、３２は制御信号φ１が出力され
る端子である。
なお、Ｖをノード２９の電位ｅ ＶＴＮをトランジスタ
２５のしきい１ｍｍ正圧して、 とする。
２５のしきい１ｍｍ正圧して、 とする。
第２図は第１図の昇圧回路の動作氏明の波形図である。
第２図の波形に基づいて第１図を説明する。時刻ｔ０よ
り前の時刻ｔ０゜において、信号φ、は昇圧レベル電圧
Ｖｐｘ ＞ Ｖ ＋ Ｖ□から低レベルに低下する。時
刻１０において、信号φ６は低レベルから高レベルにな
る。これにより、ノード２９の電圧はカンプリング作用
で、 まで昇圧され、トランジスタ２５をＯＮ状悪にして、信
号φ１の電位な昇圧レベルからレベル電圧Ｖまで低下さ
せる。また、インバータ２６の出力点２８は高レベルか
ら低レベルに低下する。
り前の時刻ｔ０゜において、信号φ、は昇圧レベル電圧
Ｖｐｘ ＞ Ｖ ＋ Ｖ□から低レベルに低下する。時
刻１０において、信号φ６は低レベルから高レベルにな
る。これにより、ノード２９の電圧はカンプリング作用
で、 まで昇圧され、トランジスタ２５をＯＮ状悪にして、信
号φ１の電位な昇圧レベルからレベル電圧Ｖまで低下さ
せる。また、インバータ２６の出力点２８は高レベルか
ら低レベルに低下する。
時刻ｔ、において、信号φ６は高レベルから低レベルに
なる。これ九より、７−ド２９の電圧は昇圧レベルから
レベル電圧Ｖまで低下する。インバータ２６の出力点２
８はレベルを圧Ｖになり、制御４ｇ号φ、の電圧はカン
プリング作用で、まで昇圧されて、Ｖ、、＞Ｖ＋Ｖ□の
電圧を出力する。この制御信号φ、は第４図に示−ｆＭ
Ｏｓランダムアクセスメモリの１１子１９１Ｃ加えられ
る。
なる。これ九より、７−ド２９の電圧は昇圧レベルから
レベル電圧Ｖまで低下する。インバータ２６の出力点２
８はレベルを圧Ｖになり、制御４ｇ号φ、の電圧はカン
プリング作用で、まで昇圧されて、Ｖ、、＞Ｖ＋Ｖ□の
電圧を出力する。この制御信号φ、は第４図に示−ｆＭ
Ｏｓランダムアクセスメモリの１１子１９１Ｃ加えられ
る。
第３図はこの発明のＭＯ８ランダムアクセスメモリの動
作波形図で、８１４２図の動作波形図と第５図に示す動
作波形図とを合わせた形のものである。
作波形図で、８１４２図の動作波形図と第５図に示す動
作波形図とを合わせた形のものである。
したがって、横軸のタイミングも数字の順になっていな
い。
い。
第３図において、時刻ｔ１までは第２図の説明部分を除
いて琳５図の従来の動作列と同じである。
いて琳５図の従来の動作列と同じである。
信号φ、が高レベルになる時刻ｔ２より前の時刻ｔ、で
制御信号φ、をＶ、１＞ Ｖ ＋ Ｖ□ まで昇圧する
。これにより、第４図のトランジスタ３，４のソース・
ドレイン間抵抗が低くなり、時刻 ｔ２から始まるＩ１
０線１１．１２の放電速度が速くなる。
制御信号φ、をＶ、１＞ Ｖ ＋ Ｖ□ まで昇圧する
。これにより、第４図のトランジスタ３，４のソース・
ドレイン間抵抗が低くなり、時刻 ｔ２から始まるＩ１
０線１１．１２の放電速度が速くなる。
この結果、Ｉ１０線１１．１２間の電位差がΔＶ、にな
る時刻ｔ６は第２図の従来の動作における時刻家、より
も速くなり、メモリ続出しを高速化することができる。
る時刻ｔ６は第２図の従来の動作における時刻家、より
も速くなり、メモリ続出しを高速化することができる。
この発明は以上説明したとおり、Ｍｏｓランダムアクセ
スメモリの続出し動作時に、ビット線とセンスアンプを
分離するトランジスタのゲート電極に加わる信号電圧を
、ビン）ｉｉ４択後Ｉ１０ ＆ｌの放電が始まる時点以
前に昇圧する昇圧回路を設けたので、Ｉ１０＆ｌの放電
速度を速めることができるととも罠、メモリを縄速化で
きる効果がある。
スメモリの続出し動作時に、ビット線とセンスアンプを
分離するトランジスタのゲート電極に加わる信号電圧を
、ビン）ｉｉ４択後Ｉ１０ ＆ｌの放電が始まる時点以
前に昇圧する昇圧回路を設けたので、Ｉ１０＆ｌの放電
速度を速めることができるととも罠、メモリを縄速化で
きる効果がある。
４１図はこの発明のｔｅｌ ＯＳランタムアクセスメそ
りの要部である昇圧回路を示す図、第２図は昇圧回路の
動作波形図、第３図はこの発明の一実厖例の全体の動作
波形図、第４図は従来のＭ Ｏ３ランダムアクセスメモ
リの一例を示す回ｉ６図、第５図は第４図の動作を説明
するだめの波形図である。 図中、１，２はピントライン、３，４はトランジスタ、
５２６はセンスノード、７． ８．９． １０はトラン
ジスタ、１１．１２はＩ１０蝉、１３．１４はトランジ
スタ、Ｉｓ、１６．１７．１８は寄生６址、ｔ９，２０
．２１，２ｚは端子、２３は電体、２４．２５はトラン
ジスタ、２６はインバータ、２７はゲート′ＴＪＬ極、
２８は出力点、２９はノード、３０．３１．３２は端子
、Ｃ，、Ｃ，はキャパシタンス、Ｃ１は寄生谷ｉ、Ｃ＋
は負荷存意である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増姫 （外２名〕 第 １ 図 第２２ ｂｅｔｏ！ｓ：を 竿 ３ 図 ｔｏｂ １５１２ ｔ６ｔ４第 ４
ｑ
りの要部である昇圧回路を示す図、第２図は昇圧回路の
動作波形図、第３図はこの発明の一実厖例の全体の動作
波形図、第４図は従来のＭ Ｏ３ランダムアクセスメモ
リの一例を示す回ｉ６図、第５図は第４図の動作を説明
するだめの波形図である。 図中、１，２はピントライン、３，４はトランジスタ、
５２６はセンスノード、７． ８．９． １０はトラン
ジスタ、１１．１２はＩ１０蝉、１３．１４はトランジ
スタ、Ｉｓ、１６．１７．１８は寄生６址、ｔ９，２０
．２１，２ｚは端子、２３は電体、２４．２５はトラン
ジスタ、２６はインバータ、２７はゲート′ＴＪＬ極、
２８は出力点、２９はノード、３０．３１．３２は端子
、Ｃ，、Ｃ，はキャパシタンス、Ｃ１は寄生谷ｉ、Ｃ＋
は負荷存意である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増姫 （外２名〕 第 １ 図 第２２ ｂｅｔｏ！ｓ：を 竿 ３ 図 ｔｏｂ １５１２ ｔ６ｔ４第 ４
ｑ
Claims (1)
- ビット線、Ｉ／Ｏ線、センスアンプおよび前記ビット
線とセンスアンプを分離するトランジスタを備えたＭＯ
Ｓランダムアクセスメモリにおいて、前記ＭＯＳランダ
ムアクセスメモリ読出時に、前記各ビット線と前記各セ
ンスアンプを分離するトランジスタのゲート電極に加わ
る信号電圧を前記ビット線選択後の前記Ｉ／Ｏ線の放電
が始まる時点以前に昇圧する昇圧回路を設けたことを特
徴とするＭＯＳランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208817A JPS6185699A (ja) | 1984-10-03 | 1984-10-03 | Ｍｏｓランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208817A JPS6185699A (ja) | 1984-10-03 | 1984-10-03 | Ｍｏｓランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185699A true JPS6185699A (ja) | 1986-05-01 |
Family
ID=16562614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208817A Pending JPS6185699A (ja) | 1984-10-03 | 1984-10-03 | Ｍｏｓランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0367450A2 (en) * | 1988-10-31 | 1990-05-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
-
1984
- 1984-10-03 JP JP59208817A patent/JPS6185699A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0367450A2 (en) * | 1988-10-31 | 1990-05-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
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