JPH02210689A - 予定の電圧レベルを保つ方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 創ｌ上立１■１１ この発明は全般的に集積回路の節を電圧源レベルより＾
い電圧レベルに昇圧すること、更に具体的に云えば、Ｄ
ＲＡＭの節昇圧キャパシタに実質的な量の電荷を保つ方
法と装置に関する。

来の技術及び問題点 今日ダイナミックφランダムアクセス・メモリ（ＤＲＡ
Ｍ）では、ＤＲＡＭの「能動回復」動作段階の間、昇圧
するワード線に関連するメモリ・セルに一杯のメモリ電
荷を記憶する為に、ワード線をＶｄｄより高く昇圧する
ことが普通性なわれていることである。こう云う集積回
路並びにその他の集積回路では、他の節もＶｄｄ又は電
圧源レベルより高く昇圧することが望ましい場合が多い
。

然し、重い負荷を持つ信号線の駆動及び昇圧作用には、
大量の電力が必要である。普通の昇圧方式では、昇圧し
ようとする節と、ゼロ・ボルトからＶｄｄまで変化する
内部信号の様な切換えられる電圧供給源との間に、昇圧
キャパシタを接続する。

昇圧しようとする信号節を最初にＶｄｄに駆動する。

その後、昇圧キャパシタの一方の電極に電圧源を印加し
、こうして容量結合により、キャパシタの他方の電極を
Ｖｄｄより昇圧された電圧レベルにする。この第２の電
極が信号節に直結になっているから、この信号節もｖｄ
ｄレベルより高く昇圧される。

この方法の１つの欠点は、−殻内に要求される大きな昇
圧キャパシタが、動作サイクル毎に完全に充電及び放電
し、こうして大量の電力を消費することである。もう１
つの欠点は、昇圧キャパシタがそれに対して永久的に接
続されていて、ＲＣ時定数を長くするので、信号節の充
電が遅くなることである。

上に述べた問題に対する従来の１つの解決策は、トラン
ジスタを介して昇圧キャパシタを信号節に接続し、トラ
ンジスタのゲートを適当な時刻に第２のキャパシタによ
って昇圧することである。詳しいことは後で説明するが
、この従来の解決策では、動作サイクルのリセット段階
の間、昇圧キャパシタに記憶される電圧レベルが最適と
云うに至らない。その為、従来、節がＶｄｄに充電する
間、信号節から昇圧キャパシタを切離すと同時に、動作
サイクルのリセット段階の間、昇圧キャパシタの両端に
一層高い電圧レベルを貯蔵することができる様にする節
昇圧口路に対する要望がある。

問題　を　決する　の　　　び この発明の一面は、節を電圧源レベルより実質的に高い
第１の電圧レベルに昇圧するＶｔ１ｌにある。

トランジスタの電流通路を使って、昇圧キャパシタの第
１の電極を選択的に節に結合する。トランジスタの制御
電極を、電圧源レベルよりやはり実質的に高い電圧レベ
ルに昇圧する第１の回路を設ける。昇圧キャパシタを含
む第２の回路が、第１の回路がトランジスタの制御電極
を昇圧してから少し後、昇圧キャパシタの第２の電極を
電圧源レベルに近い電圧に＾めることにより、節を昇圧
された第１の電圧レベルに昇圧する。第３の回路が、節
が昇圧された後の時刻に、昇圧キャパシタの第２の電極
を電圧源レベルより実質的に低い電圧レベルに放電する
。これによって節から１！流通路を介して昇圧キャパシ
タの第１の電極に電荷が取出され、昇圧キャパシタの両
端には、電圧源レベルに近い第２の電圧レベルが保たれ
る。次に第４の回路がトランジスタの制御電極をトラン
ジスタの閾値動作電圧より低い電圧レベルに放電し、長
期間の間、昇圧キャパシタの電極の間に第３の電圧レベ
ルが保たれる様にする。

この発明の別の一面では、トランジスタの制御電極を昇
圧する第１の回路が第２のキャパシタを含む。トランジ
スタの制御電極の昇圧作用は、第２のキャパシタの一方
の電極に課電圧レベルを印加し、第２のキャパシタの第
２の電極を容量結合によって高いレベルに昇圧すること
によって行なわれる。この高いレベルがトランジスタの
制御電極に印加される。トランジスタの制御電極が放電
した時、第２のキャパシタの両方のｔｔｉが放電する。

この発明の主な利点は、第２のキャパシタ及び昇圧キャ
パシタを独立に制御することである。昇圧キャパシタの
一方の電極が放電する間、通過トランジスタの制御電極
、即ち、ゲートに昇圧レベルを保つことができる様にす
る。これが信号節がら電荷を引出し、トランジスタの電
流通路を介して昇圧キャパシタに送り込む。この電荷の
転送が信号節を放電させるのを助けると同時に、昇圧キ
ャパシタに殆ど一杯のＶ　、ｄＭ荷を保管することがで
きる様にする。その後、トランジスタのゲート電極を放
電し、こうして昇圧キャパシタを節から切離し、次の動
作サイクルまで、この電荷を保つ。

この発明の上記の特徴並びにその他の利点は、以下図面
について詳しく説明するところから明らかになろう。

実　　施　　例 従来の昇圧回路が全体的に第１図の１０に示されている
。回路１０が信号節１２に結合される。

これは例えば信号線であってよい。更に具体的に云うと
、信号節１２はダイナミック・ランダムアクセス・メモ
リ（ＤＲＡＭ）の行線に行ｍ号通過ゲート（図面に示し
てない）を介して接続することができる。この打線には
複数個のメモリ・セル（図面に示してない）が結合され
ている。今述べた場合、メモリ・セルの成るキャパシタ
（図面に示してない）内にＶｄｄを一杯貯蔵される様に
保証する為、行線１２の電圧を源電圧、即ち、Ｖｄｄよ
り高く昇圧することが重要である。

ｎチャンネル形電界効果トランジスタ１４の電流通路が
、信号節１２を昇圧キャパシタ１８の第１の電極１６に
接続する様に作用し得る。電極１６はスイッチング・ト
ランジスタ２０を介してＶｄｄの様な電圧源２２にも接
続されている。スイッチング・トランジスタ２０のゲー
ト２４が制御信号源（図面に示してない）に接続される
。

昇圧キャパシタ１８の第２の電極２６が制御信号節２８
に接続される。制御回路（図面に示してない）が、相異
なる予定の時刻に、節２８を介して１！？１２６にＶｄ
ｄを印加することができると共に、電極２６をアースに
放電することができる。この制御回路の構成は普通のも
のであって、従ってここでは詳しく説明しない。

更に制御信号節２８が第２のキャパシタ３２の電極３０
に接続されている。キャパシタ３２の反対の電極３４が
節３６に接続される。節３６がトランジスタ１４のゲー
ト３８に接続され、ＮＭＯＳトランジスタ４２を介して
Ｖｄｄに接続されると共に、別のＮＭＯＳトランジスタ
４４を介して７−スに接続される。トランジスタ４２の
ゲート４６が、実質的にｖｄｄを越える電圧レベルをゲ
ート４６に選択的に印加することができる信号源（図面
に示してない）に接続される。トランジスタ４４のゲー
ト４８が、トランジスタ４４を作動して節３６をアース
に引張ることのできる信号源（図面に示してない）によ
って制御される。

従来のこの昇圧回路の動作は、ＤＲＡＭの動作サイクル
のプリチャージ、能動及びリセット部分の間、第１図の
回路の中にある信号節１２、昇圧節１５、制御節２８及
びゲートｌ５３６の時間線図を示した第２ａ図乃至第２
ｄ図について説明するのが一番よい。これらの線図は、
電圧を時間に対して示しており、共形的にはＶｄｄは約
５ボルトである。動作サイクル全体の時間は典、形的に
は約１００ナノ秒である。

プリチャージ動作段階の間、トランジスタ１４はオフで
あり、Ｖｄｄの大体半分の電荷がキャパシタ１８の電極
１６．２６の間に存在する。プリチャージ段階に続く能
動段階では、端子２４のＶｄｄより高い制御信号によっ
て、トランジスタ２０を作動することにより、節１５が
ゆっくりとＶｄｄに駆動される。大体同じ時刻に、トラ
ンジスタ４２のゲート４６に対する昇圧信号の作用によ
り、ゲート節３６がｖｄｄに上昇し、信号節１２がｖｄ
ｄに駆動される。

時刻５０に、ＩＩ　１８節２８がゼロ・ボルトからｖｄ
評上昇し、従って電極２６．３０にｖｄｄが存在する。

これによって、容量結合により、夫々キャパシタ１８．
３２の電極１６．３４には高い電圧が現れる。

従って、ｖｄｄより高くなった電圧が節１５．３６に現
れる。トランジスタ１４のゲート３８に印加されたこの
高い電圧が、この高い電圧レベルを信号節１２に伝達す
ることができる様にする。

Ｖｄｄが例えば５ボルトである場合、高い電圧は約７．
５ボルトであることがある。

次に信号節１２及びゲート節３６が夫々時刻５２，５４
にアースに放電する。これより後の時刻５６に、節２８
の電圧がＶｄｄからゼロ・ボルトに下がり、これによっ
て電極２６．３０をアースに放電する。キャパシタ１８
は、節１２に存在した昇圧電圧レベルとＶｄｄの間の差
に等しい電圧に充電されたま）でいることができる。こ
れは大体Ｖｄｄの半分に等しい。従って、節１５のアー
スに対する電圧が、５８に示す様に、Ｖｄｄの半分に下
がる。従来の方法の欠点は、電圧源レベルの大体半分し
か、昇圧キャパシタ１８の電極１６．２６の間に貯蔵す
ることができないことである。

第３図には、この発明の昇圧回路７０の詳しい回路図が
示されている。第３図の回路は第１図の回路と似ている
所が多く、従って該当する場合には同様な参照数字を用
いている。第１図及び第３図に示す回路の主な構成上の
違いを説明すれば十分であろう。

第３図では、第１の制御信号が制御信号節７２から印加
され、第２のυ１１１１信号が信号節７４から印加され
る。普通の設計の制御信号発生回路（図面に示してない
）が節２４、ゲート４６．４８、及び節７２．７４と！
１Ｉ１１１回路７６に接続され、予め選ばれた時刻に異
なる制御ｍ信号を印加する。この発生回路は、複数個の
駆動信号を発生すると共に、駆動信号によって作動され
る夫々の節２４゜４６．４８．７２．７４．１２に接続
された複数個のスイッチング・トランジスタを制御する
制御器を含んでいてよい。制御信号節７２は昇圧キャパ
シタ１８の第２の電極２６だけに接続され、制御信号節
７４は第２のキャパシタ３２の第２の電極３０だけに接
続される。節７２．７４から伝達される制御信号は独立
に作用するが、これは後で第４ａ図乃至第４ｅ図につい
て更に説明する。

第４ａ図乃至第４ｅ図は、回路のリセット及び能動動作
サイクルの間の節１２，１５．７２，３６．７４に於け
る電圧レベルを示す一連の時間線図である。節１５の電
圧は、前のサイクルの昇圧キャパシタ１８の充電の効果
として、約４．５ボルトから開始する。節１２は放電状
態でゼロ・ボルトから開始し、節７２．３６．７４も同
じである。

時刻８０に信号節１２の電圧レベルが、節１２に接続さ
れた駆動信号源７６を通じて、５ボルト又はｖｄｄに上
昇し始める。節３６の電圧が、時刻８０か又はそれより
若干遅い時刻８２に上昇し始める。節３６の電圧レベル
がトランジスタのゲート３８及び電極３４に現れる。ト
ランジスタ４２のゲート４６に昇圧電圧レベルが印加さ
れたことにより、ｖｄｄが節３６に現れる。

訓−信号２４は時刻８４（第４ｂ図参照）にＶｄｄより
高い電圧に昇圧され、これによって節１５は一杯のＶｄ
ｄレベルまで上昇し始める。−杯のＶｄｄまでの充電が
時刻８６に完了する。

時刻８８（第４ｅ図）より前の時刻に、トランジスタ４
２のゲート４６及びトランジスタ２０のゲート２４が昇
圧状態からｖｄｄ、又は更に好ましくはアースに放電す
る。その後、時刻８６の直後の時刻８８に制御信号節７
４の電圧が０ボルトから５ボルトへ上昇し、これによっ
て時刻９０に、容量結合によって節３６に昇圧電圧が発
生する。

時刻８８と同時であってもよいが、時刻９２に、節７２
の電圧がＯボルトから５ボルトに上昇し始め、これによ
って時刻９４に、容量結合により、節１５に＾いレベル
が現れる。−旦時刻９０．９４の両方に達すると、昇圧
電圧レベルが信号節１２に伝達され始め、時刻９６まで
に昇圧電圧レベルが完全に達成される。

サイクルのリセット部分は時刻９８又はその前に開始す
る。この時、制御信号節７２が５ボルトからアースに引
張られ始める。キャパシタの電極２６の放電により、時
刻１００までに、節１５の電圧レベルが、容量結合によ
り、Ｖｄｄより若千低いレベルに下がる。これによって
信号節１２からトランジスタ１４の電流通路を介して節
１５に電荷が取出される。従って、信号節１２は時刻１
０２までに人体ｖｄｄに戻る。然し、信号節１２から電
荷が取出されたことにより、昇圧キャパシタ１８の電極
１６．２６の間に殆ど一杯のＶｄｄ電圧レベルを保つこ
とができる。別の実施例では、節７２をアース以外の電
圧まで引下げて、貯蔵される電圧が■ｄｄ以外になる様
にしてもよい。

次に節３６の電圧が、時刻１０４にアース・トランジス
タ４４を介してアースに放電する。時刻１０４は時刻１
０２より遅い。これによって第２のキャパシタ３２の第
１の電極３４及びトランジスタ１４のゲート３８が放電
する。時刻１０２より後の時刻１０６（これは時刻１０
４と同時であってもよい）に、節７４が放電し、キャパ
シタの電極３０を放電する。第２のキャパシタ３２の充
電及び放電は、それが主な昇圧キャパシタ１８よりずっ
と小さいから、電力の点では問題にならない。

ゲート節３６が放電することにより、トランジスタ１４
がターンオフになり、こうして節１５が信号節１２から
切離される。従って、時刻１０８に、節１２がゼロに放
電して戻っても、昇圧キャパシタ１８の両端に存在する
電圧レベルには影響がない。電極１６，２６の間に現れ
る電圧は、この時点では節１５のアースに対する電圧と
同じであるが、約４．５ボルトである。時刻９８及び時
刻１０３の間で、サイクルに５乃至１０ナノ秒を追加す
れば、昇圧キャパシタ１８に一杯のＶｄｄを貯蔵するこ
とができる。

昇圧キャパシタ１８の充電及び再充電に大量の電力が消
費されることが避けられたことが理解されよう。昇圧キ
ャパシタ１８が信号節１２から切離されるから、信号節
１２は一層高速に駆動することができる。

別の実施例（図面に示してない）では、１つではなく、
２つ又は更に多くの回路７０を節１２に結合することが
できる。例えば、第１のサイクルの間、１番目の回路７
０を使って節１２を昇圧し、２番目の回路７０がその昇
圧キャパシタ１６に対する電荷を節１２から取出す。第
２のサイクルでは、その役割が逆になる。

要約すれば、昇圧キャパシタを信号節に接続する通過ゲ
ート・トランジスタのゲートの昇圧制御を独立に行なう
ことにより、昇圧キャパシタの両端に略−杯のＶｄｄを
保つことができる様にする有利な昇圧回路を説明した。

この発明は、集積回路の電圧源レベルよりも轟く昇Ｈづ
る必要のある任意の節に用いることができる。従って、
これまで図示の一実施例を説明すると共にその利点を述
べたが、この発明がそれに制限されず、特許請求の範囲
のみによって限定されることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　昇圧キャパシタに電圧源レベル近くの予定の
電圧レベルを保つ装置に於いて、電流通路及びゲートを
持ち、該電流通路が昇圧キャパシタの第１の電極を信号
節に結合する様に作用し得るトランジスタと、前記節を
電圧源レベルより高い昇圧レベルにあげる第１の回路と
、前記昇圧キャパシタの第２の電極を第１の電圧レベル
に放電して、該トランジスタを介して前記第１の電極に
電荷が取出され、該第１の電極に第２の電圧レベルが存
在する様にし、前記第１及び第２の電圧レベルの間の差
に略相当する予定の電圧レベルを前記キャパシタが記憶
する様にする第２の回路と、前記ゲートを前記トランジ
スタのｍＩｔｉ電圧より低く放電させて、前記キャパシ
タが前記節から隔離される様にすると共に、前記予定の
電圧レベルが長期間前記キャパシタに保たれる様にする
第３の回路とを有する装置。

（２）　　電圧源レベルより実質的に＾い第１の電圧レ
ベルに節を昇圧する装置に於いて、制御電極を持つトラ
ンジスタと、該トランジスタに結合される昇圧キャパシ
タと、第１の時刻に前記制ｍ電極を電圧源レベルより高
い電圧レベルに昇圧する第１の回路と、前記昇圧キャパ
シタの第１の電極の電圧レベルを、前記第１の時刻より
後の第２の時刻に、第２の電圧レベルに上昇することに
より、前記節を前記第１の電圧レベルに昇圧する様に前
。

記昇圧キャパシタと一緒に作用し得る第２の回路と、前
記第２の時刻より後の第３の時刻に、前記第１の電極を
前記第２の電圧レベルより低い電圧レベルに放電して、
前記節から前記トランジスタを介して電荷を取出して、
前記昇圧キャパシタの電極の間に、前記電圧源レベルに
近い第３の電圧レベルを設定する第３の回路と、前記第
３の時刻より後の第４の時刻に、前記トランジスタの制
御電極を該トランジスタのＷａｉｆｉ電圧より低い電圧
レベルに放電して、長期間の問、前記昇圧キャパシタの
両端に前記第３の電圧υベルに近いレベルが保たれる様
にする第４の回路とを有する装置。

（３）　　（２）項に記載した装置に於いて、前記第１
の回路が第２のキャパシタで構成され、該第２のキャパ
シタのＩＩの電極が前記トランジスタの制御ｌｉｌ極に
結合され、前記第２のキャパシタの第２の電極が電比源
に選択的に結合され、前記第１の回路は前記第１の時刻
に、前記電圧源を前記第２のキャパシタの第２の電極に
接続して、前記第２のキャパシタの第１の電極及び制御
ｌｌ電極が前記電圧源レベルより高い電圧レベルに容量
結合される様に作用し得る装置。

（４）　　（３）項に記載した装置に於いて、前記第１
の回路が更に前記第４の時刻より後でない時刻に、前記
第２のキャパシタの第２の電極を放電する放電回路を有
し、この為、前記トランジスタの制御電極及び前記第２
のキャパシタの第１の電極が前記電圧源レベルに近い電
圧レベルに容量結合によって下がる様にした装置。

（５）　　（２）項に記載した装置に於いて、装置の動
作サイクルが、能動段階及びリセット段階を含み、リセ
ット段階の間、前記トランジスタの制御電極が第４の回
路によって放電された後、前記昇圧キャパシタが電圧レ
ベルを保持し、該電圧レベルは、第２の回路が次の動作
サイクルの能動段階の間、昇圧キャパシタの電圧レベル
を上昇するまで持続する装置。

（６）　　（２）項に記載した装置に於いて、第２の回
路が、電圧源と、該電圧源を昇圧キャパシタの第１の電
極に選択的に結合するスイッチとを有し、該スイッチは
前記第２の時刻以後の時刻に前記電圧源を昇圧キャパシ
タの第１の電極に接続して、昇圧キャパシタの第２の電
極が前記電圧源レベルより高く昇圧される様に作用し得
る装置。

（７）　　（２）項に記載した装置に於いて、昇圧キャ
パシタの第１の電極が約ゼロ・ボルトに放電する装置。

（８）　　（２）項に記載した装置に於いて、第１の電
圧レベルが電圧源レベルの大きさの約１．５倍である装
置。

（９）　　（２）項に記載した装置に於いて、前記節が
駆動／ブート信号を複数個の打線回路に接続する導体で
ある装置。

（１０）　　（２）項に記載した装置に於いて、前記第
２の時刻より前に、前記昇圧キャパシタの第２の電極を
電圧源レベルまで充電する第５の回路を有する装置。

（１１）　　（２）項に記載した装置に於いて、前記節
を電圧源レベルまで充電する第６の回路を有する装置。

（１２）　　（２）項に記載した装置に於いて、第１の
回路がその昇圧より前に、前記トランジスタの制御電極
を電圧源レベルに持つてくる様に作用し得るｉｕｔ。

（１３）　　（２）項に記載した＠ｌに於いて、前記第
４の時刻より後、前記節を放電させる回路を有する装置
。

（１４）節を電圧源レベルより高く昇圧する様に作用し
得る昇圧キャパシタに、リセット動作段階の問、略−杯
の電圧源レベルを保つ為に集積回路に用いられる装置に
於いて、電流通路を持っていて、昇圧キャパシタの第１
の電極を前記節に選択的に結合して、該第を電圧源レベ
ルより高く昇圧するトランジスタと、第１及び第２の電
極を持っていて、該第１の電極が前記トランジスタのゲ
ートに結合され、前記ゲートを前記電圧源レベルより高
く選択的に昇圧する第２のキャパシタと、前記昇圧キャ
パシタの第１の電極に結合されていて、それに対して前
記電圧源レベルを印加する第１の回路と、前記昇圧キャ
パシタの第１の電極の電圧を容量結合によって電圧源レ
ベルより高（昇Ｈ−する為に、前記昇圧キャパシタの第
２の電極を前記電圧源レベルまで選択的に充電すると共
に、前記昇圧キャパシタの第１の電極を前記電圧源レベ
ル近くの電圧レベルに容量結合する為に、前記昇圧キャ
パシタの第２の電極を放電する第２の回路と、前記第２
のキャパシタの第２の電極を前記電圧源まで選択的に充
電して、前記第２のキャパシタの第１の電極を前記電圧
源レベルより高い電圧レベルに容量結合すると共に、前
記電圧源レベルより高く結合される前に、最後に述べた
第２の電極をアースに放電して前記第２のキャパシタの
第１の電極をそのレベル近（のレベルに容量結合する第
３の回路と、第２のキャパシタの第１の電極を電圧源レ
ベルまで選択的に充電すると共に第２のキャパシタの第
１の電極をアースに放電する第４の回路と、リセット動
作段階では、−１記昇圧キヤパシタの第２の電極が前記
ゲートの放電より前に放電する様に、そして前記トラン
ジスタの電流通路を介して前記節から前記昇圧キャパシ
タの第１の電極に電荷が引出されて、前記トランジスタ
のゲートが放電した後、前記昇圧キャパシタが前記電圧
源レベル近くの電圧レベルを保持する様に、前記第２．
第３及び第４の回路を作動する制御器とを有する装置。

（１５）　　（１４）項に記載した装置に於いて、前記
集積回路がダイナミック・ランダムアクセス・メモリで
ある装置。

（１６）　　（１５）項に記載した装置に於いて、前記
節が複数個のメモリ・セルに結合された行線に結合され
ている装置。

（１７）　　（１６）項に記載した装置に於いて、前記
−杯の電圧源レベルが約５ボルトであり、前記昇圧キャ
パシタは、前記トランジスタのゲートがリセット動作段
階で放電した後、約４．５ボルトの電圧レベルを保つ様
に作用し得る装置。

（１８）　　（１６）項に記載した装置に於いて、装置
の動作サイクルが能動段階及びリセット段階を含み、リ
セット動作段階の間、前記トランジスタのゲートが放電
した後に、前記昇圧キャパシタが電圧レベルを保持し、
該電圧レベルは、次の動作サイクルの能動段階の間、前
記第１及び第２の回路が前記昇圧キャパシタの電圧レベ
ルを上昇するまで持続する装置。

（１９）　　節を昇圧する為に昇圧キャパシタに電圧源
レベル近くの予定の電圧レベルを保つ方法に於いて、前
記節を電圧源レベルより実質的に高い昇圧レベルに昇圧
し、前記キャパシタの第２の電極を第１の電圧レベルに
放電し、該第２の電極を放電する工程に応答して、前記
節からトランジスタを介して前記昇圧キャパシタの第１
の電極に電荷を取出して、該第１の電極に第２の電圧レ
ベルを設定し、前記第１の電圧レベルは、第１の電圧レ
ベルと第２の電圧レベルの間の差が予定の電圧レベルに
等しいか、又はそれより若干大きくなる様に選ばれ、そ
の後前記トランジスタのゲートを該トランジスタの閾値
電圧より低い電圧レベルに放電して、前記昇圧キャパシ
タを前記節から隔離し、前記昇圧キャパシタの両端に長
期間、前記予定の電圧レベルが保たれる様にする工程を
含む方法。

（２Ｇ）　　（１９）項に記載した方法に於いて、第２
のキャパシタの第２の電極を電圧源レベルまで上昇させ
、該第２の電極を上昇させる工程に応答して、第２のキ
ャパシタの第１の電極の１！辻レベルを電圧源レベルよ
り高い昇圧レベルまで昇圧し、該第２のキャパシタの第
１の電極からの昇圧レベルをトランジスタのゲートに伝
達して、昇圧キャパシタから節へ電流が流れることがで
きる様にする工程を含む方法。

（２１）　　（２Ｇ）項に記載した方法に於いて、前記
ゲートを昇圧する工程の前に、前記ゲートの電圧レベル
を電圧源レベルに持ってくる工程を含む方法。

（２２）　　（１９）項に記載した方法に於いて、前記
節を昇圧する工程が、第１の電極の電圧レベルを電圧源
レベルより高く昇圧する為に、昇圧キ１７パシタの第２
の電極の電圧レベルをｍ比源レベルに上昇させる工程を
含む方法。

（２３）　　（１９）項に記載した方法に於いて、節を
電圧源レベルに持つてきて、その後トランジスタのゲー
トを昇圧して、昇圧レベルを節に伝達することができる
様にする工程を含む方法。

（２４）　　（１９）項に記載した方法に於いて、節を
昇圧する工程の前に、昇圧キャパシタの第１の電極を電
圧源レベルに持ってくる工程を含む方法。

（２５）　　（１９）項に記載した方法に於いて、トラ
ンジスタのゲートを放電する工程の後に、節を放電する
工程を含む方法。

（２６）集積回路で節を電圧源レベルより高い第１の電
圧レベルに昇圧する方法に於いて、能動動作段階の間、
トランジスタのゲートの電位を第１の時刻に電圧源レベ
ルにし、”昇圧キャパシタの第１の電極の電位を第２の
時刻に電圧源レベルにし、前記第１の時刻より後の第３
の時刻に、第１の電極がゲートに結合されている第２の
キャパシタの第２の電極の電位を電圧源レベルにし、第
２の電極の電位を電圧源レベルにする工程に応答して、
第２のキャパシタの第１の電極並びにゲートの電位を第
１の電圧レベルに近い電圧レベルに昇圧し、該ゲートの
電位を昇圧する工程に応答して、昇圧キャパシタの第１
の電極をトランジスタの電流通路を介して節に全部結合
し、前記第２の時刻より後、昇圧キャパシタの第２の電
極の電位を電圧源レベルまで上昇させ、昇圧キャパシタ
の第２の電極の電位を電圧源レベルにする工程に応答し
て、昇圧キャパシタの第１の電極の電位を大体用１の電
圧レベルに昇圧し、昇圧キャパシタの第１の電極を全部
結合すると共に昇圧する工程に応答して、節を第１のレ
ベルに昇圧し、該第を昇圧する工程より後のリセット動
作段階の問、昇圧キャパシタの第２の電極を電圧源レベ
ルより実質的に低い第２の電圧レベルに放電し、昇圧キ
ャパシタの第２の電極を放電する工程に応答して、昇圧
キャパシタの第１の電極の電圧を前記第２の電圧レベル
より実質的に高く、前記電圧源レベルに近い第３の電圧
レベルに下げ、該電圧を下げる工程に応答して、前記節
からトランジスタの′ＩＩｉ流通路を介して昇圧キャパ
シタの第１の電極に電荷を取出し、該電荷を取出す工程
の後、第２のキャパシタのＭｌ及び第２の電極をトラン
ジスタの動作量１ａより低い電圧レベルに放電して、昇
圧キャパシタを節から切離し、実質的に第２の電圧レベ
ルと第３の電圧レベルの間の差が、次の能動動作段階ま
で、昇圧キャパシタに保持される様にする構成を含む方
法。

（２１）回路（７０）の能動動作段階の間、トランジス
タ（１４）のゲート（３８）を電圧源レベル（Ｖｄｄ）
より実質的に高い第１の電圧レベルに４゜ 昇圧する。ゲート（３８）が昇圧された後、昇圧キャパ
シタ（１８）の第１の電極（１６）からトランジスタ（
１４）の電流通路を介して電流を伝達することにより、
信号節（１２）を昇圧する。

回路（７０）のリセット動作段階の間、キャパシタ（１
８）の第２の電極（２６）を放電する。これによって信
号節（１２）からトランジスタ（１４）の電流通路を介
して昇圧キャパシタ（１８）の第１の電極（１６）に電
荷が取出される。これに応答して、昇圧キャパシタ（１
８）の電極（１６，２６）の両端には、電圧源レベルに
近い予定の電電圧レベルが設定される。最後に、トラン
ジスタのゲート（３８）を放電して、昇圧キャパシタ（
１８）を節（１２）から切離し、長期間の間、昇圧キャ
パシタ（１８）の両端に所望の電圧レベルが保たれる様
にする。

【図面の簡単な説明】

第１図は従来の信号部昇圧回路の回路図、第２ａｆｆｉ
！！Ｉ乃至第２ｄ図は第１図に示した回路内の種種の節
の時間線図で、その動作を示す。第３図はこの発明の信
号部昇圧回路の回路図、第４ａ図乃至第４ｅ図は第３図
の回路の能動及びリセット動作サイクルの間のその中の
種々の節に於ける電圧レベルを示す時間線図である。 主な符号の説明 １２：節 １４：トランジスタ １６．２６：電極 １８：昇圧キャパシタ ２０ニスイツチング・トランジスタ ３８ニゲ−ド ア２：信号節

Claims (1)

1. 【特許請求の範囲】 １、昇圧キャパシタに電圧源レベル近くの予定の電圧レ
   ベルを保つ装置に於いて、電流通路及びゲートを持ち、
   該電流通路が昇圧キャパシタの第１の電極を信号節に結
   合する様に作用し得るトランジスタと、前記節を電圧源
   レベルより高い昇圧レベルにあげる第１の回路と、前記
   昇圧キャパシタの第２の電極を第１の電圧レベルに放電
   して該トランジスタを介して前記第１の電極に電荷が取
   出され、該第１の電極に第２の電圧レベルが存在する様
   にし、前記第１及び第２の電圧レベルの間の差に略相当
   する予定の電圧レベルを前記キャパシタが記憶する様に
   する第２の回路と、前記ゲートを前記トランジスタの閾
   値電圧より低く放電させて、前記キャパシタが前記節か
   ら隔離される様にすると共に、前記予定の電圧レベルが
   長期間前記キャパシタに保たれる様にする第３の回路と
   を有する装置。 ２、節を昇圧する為に昇圧キャパシタに電圧源レベル近
   くの予定の電圧レベルを保つ方法に於いて、前記節を電
   圧源レベルより実質的に高い昇圧レベルに昇圧し、前記
   キャパシタの第２の電極を第１の電圧レベルに放電し、
   該第２の電極を放電する工程に応答して、前記節からト
   ランジスタを介して前記昇圧キャパシタの第１の電極に
   電荷を取出して、該第１の電極に第２の電圧レベルを設
   定し、前記第１の電圧レベルは、第１の電圧レベルと第
   ２の電圧レベルの間の差が予定の電圧レベルに等しいか
   、又はそれより若干大きくなる様に選ばれ、その後前記
   トランジスタのゲートを該トランジスタの閾値電圧より
   低い電圧レベルに放電して、前記昇圧キャパシタを前記
   節から隔離し、前記昇圧キャパシタの両端に長期間、前
   記予定の電圧レベルが保たれる様にする工程を含む方法
   。