CN103117089B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，包括：存储体，被配置为储存数据；缓冲单元，包括多个缓冲器，所述多个缓冲器被设置成沿存储体的X轴延伸以储存从存储体传送的数据；多个数据传输线，被配置为传送储存在多个缓冲器中的数据；以及路径多路复用单元，被配置为响应于地址而选择多个数据传输路径中的一个，并且经由选中的数据传输路径来传送数据。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2011年10月27日提交的韩国专利申请No.10-2011-0110493的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种设置有数据传输线的半导体存储器件。
背景技术
通常，将半导体存储器件分类为易失性存储器件或非易失性存储器件。动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）为代表性的易失性存储器件。可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）和快闪存储器件为非易失性存储器件。用于区分易失性存储器件与非易失性存储器件的最重要特性是储存在存储器单元中的数据在无供电条件下是否保持。
换言之，在易失性存储器件中，储存在存储器单元中的数据在无供电条件下不保持，而在非易失性存储器件中，储存在存储器单元中的数据在无供电条件下保持。尤其是，在DRAM的情况下，需要刷新操作以便保持数据，而这样的刷新操作在非易失性存储器件中不是必需的。由于非易失性存储器件的这种特性适合低功率和高集成，近年来非易失性存储器件已被广泛地用作便携式设备的存储媒体。
图1是用于解释现有半导体存储器件的内部配置的图。为便于描述，将描述与一个存储体（memory bank）110相对应的配置作为实例。
参见图1，半导体存储器件包括存储体110、设置在缓冲区120中的多个缓冲器PB[0:7]、以及多个列选择单元CS[0:4K-1]。
存储体110被配置为储存期望的数据，并且响应于包括预定数目的比特的地址（未示出）而被访问。缓冲器PB[0:7]中的每个在读取操作中储存在多个存储器单元中所储存的数据，并且响应于多个选择信号S[0:4K-1]中的被激活的一个而将储存的数据传送至位线BL[0:7]和取反位线/BL[0:7]。多个列选择单元CS[0:4K-1]将输入地址译码并且基于被译码的输入地址来激活相对应的选择信号。
在下文中，将描述半导体存储器件的读取操作。
首先，在读取操作中，将储存在存储体110中的数据加载至多个缓冲器PB[0:7]。多个列选择单元CS[0:4K-1]响应于输入地址而激活多个选择信号S[0:4K-1]中的一个，并且相对应的缓冲器响应于激活的选择信号而被激活。接着，储存在激活的缓冲器中的数据被传送至位线BL[0:7]和取反位线/BL[0:7]。被传送的数据通过感测放大器（未示出）放大并输出。
图2是用于解释图1的多个缓冲器PB[0:7]的详细结构的电路图。
仅供参考，将耦接至第零位线BL[0]和第零取反位线/BL[0]的一组缓冲器PB[0]称为第零缓冲单元200。
参见图2，第零缓冲单元200中的响应于第零选择信号S[0]而被激活的缓冲器PB[0]包括：响应于控制信号（未示出）而储存数据的锁存部210，以及响应于第零选择信号S[0]而将储存在锁存部210中的数据传送至第零位线BL[0]和第零取反位线/BL[0]的传送部220。缓冲器PB[0]响应于第零选择信号S[0]的激活表示传送部220的NMOS晶体管响应于第零选择信号S[0]而导通，并且储存在锁存部210中的数据被传送至第零位线BL[0]和第零取反位线/BL[0]。
另外，在现有结构中，第零位线BL[0]和第零取反位线/BL[0]与第零缓冲单元200的多个缓冲器PB[0]连接。即，与相对应的位线连接的所有晶体管的结电容都被反映在第零位线BL[0]和第零取反位线/BL[0]中。换言之，第零位线BL[0]和第零取反位线/BL[0]的电容是通过将8K个晶体管的结电容与第零位线BL[0]和第零取反位线/BL[0]的固有电容（self-capacitance）（与第零缓冲单元200的长度LOB相对应）相加而获得的，其中每个缓冲器有两个晶体管彼此连接。第零缓冲单元200的长度LOB表示与缓冲区120相对应的长度（参见图1）。换言之，第零缓冲单元的长度LOB表示与设置在第零缓冲单元200中的缓冲器PB[0]的数目相对应的长度。在图2中，由于设置在第零缓冲单元200中的缓冲器PB[0]的数目为4K，故第零位线BL[0]和第零取反位线/BL[0]具有与4K个缓冲器相对应的长度。
前述的第零位线BL[0]和第零取反位线/BL[0]的电容以相同方式反映在除了第零位线BL[0]和第零取反位线/BL[0]以外的其它位线和取反位线中。此处，反映在位线和取反位线中的电容增加表示对位线和取反位线预充电的时间增加，因此，表示感测经由位线和取反位线所传送的数据的时间增加。因此，感测数据的时间增加可能降低半导体存储器件的数据处理速度。
发明内容
本发明的示例性实施例针对一种具有比缓冲器的长度更短的数据传输线的半导体存储器件。
根据本发明的一个实施例，一种半导体存储器件包括：存储体，所述存储体被配置为储存数据；缓冲单元，所述缓冲单元包括多个缓冲器，所述多个缓冲器被设置成沿存储体的X轴延伸以储存从存储体传送的数据；多个数据传输线，所述多个数据传输线被配置为传送储存在多个缓冲器中的数据；以及路径多路复用单元，所述路径多路复用单元被配置为响应于地址而选择多个数据传输路径中的一个，并且经由选中的数据传输路径来传送数据。
根据本发明的另一个实施例，一种半导体存储器件包括：多个子缓冲单元，所述多个子缓冲单元被配置为与一个存储体相对应，并且通过将基于预定数目的多个缓冲器分组而获得；多个数据传输线，所述多个数据传输线中的每个被配置为接收储存在设置于子缓冲单元中的缓冲器内的相应的数据，并且具有与子缓冲单元中的每个的长度相对应的长度；以及路径多路复用单元，所述路径多路复用单元被配置为响应于地址而选择数据传输路径中的一个，并且输出经由多个数据传输线传送的数据中的一个。
根据本发明的另一个实施例，一种半导体存储器件包括：第一缓冲单元，所述第一缓冲单元被配置为包括与第一位线相对应的多个缓冲器；第二缓冲单元，所述第二缓冲单元被配置为包括与第二位线相对应的多个缓冲器；以及第一路径多路复用单元，所述第一路径多路复用单元被配置为设置在所述第一缓冲单元与所述第二缓冲单元之间，并且选择在设置于所述第一缓冲单元中的缓冲器与所述第一位线之间的数据传输路径中的一个。
在根据本发明实施例的半导体存储器件中，设置了具有比缓冲器的长度更短的长度的数据传输线，使得可以减小影响数据传输线的电容。
设置在半导体存储器件中的数据传输线的长度被设置成比缓冲器的长度短，从而可以减小影响数据传输线的电容，由此改善半导体存储器件的数据处理速度。
此外，可以仅对执行数据传输操作的传输线执行预充电操作。这还可以带来预充电时间的减少。
附图说明
图1是用于解释现有半导体存储器件的内部配置的图。
图2是用于解释图1的多个缓冲器的详细结构的电路图。
图3是用于解释根据本发明一个实施例的半导体存储器件的内部配置的图。
图4是用于更详细地解释图3的每个元件的图。
图5是用于解释图3和图4的第零路径多路复用单元的图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
图3是用于解释根据本发明一个实施例的半导体存储器件的内部配置的图。将描述与一个存储体310相对应的配置作为实例。
参见图3，半导体存储器件包括存储体310、多个缓冲器PB[0:7]、以及多个列选择单元CS[0:4K-1]。
存储体310被配置为储存期望的数据，并且响应于包括预定数目的比特的地址（未示出）而被访问。缓冲器PB[0:7]中的每个被配置为在读取操作中储存在多个存储器单元中所储存的数据，并且响应于多个选择信号S[0:4K-1]中的被激活的选择信号而将储存的数据传送至多个路径多路复用单元MUX[0:7]。这里，缓冲器PB[0]被设置成沿存储体310的X轴延伸，并且其它的缓冲器PB[1]、PB[2]、…、PB[7]也被设置成沿存储体310的X轴线延伸。多个路径多路复用单元MUX[0:7]被配置为选择在多个缓冲器PB[0:7]与位线BL[0:7]或取反位线/BL[0:7]之间的数据传输路径中的数据传输路径。多个列选择单元CS[0:4K-1]被配置为将输入地址译码，并且响应于被译码的输入地址而激活多个选择信号S[0:4K-1]中的与输入地址相对应的一个。
在根据本发明的本实施例的半导体存储器件中，第一至第二百五十六缓冲区320、…、330与一个存储体310相对应，并且每个缓冲区包括多个缓冲器PB[0:7]。这里，将耦接至第零位线BL[0]和第零取反位线/BL[0]的一组缓冲器PB[0]称为第零缓冲单元340，以及将耦接至第一位线BL[1]和第一取反位线/BL[1]的一组缓冲器PB[1]称为第一缓冲单元350。第零路径多路复用单元MUX[0]设置在第零缓冲单元340与第一缓冲单元350之间。此外，第零缓冲单元340以及与第零缓冲单元340相对应的第零路径多路复用单元MUX[0]在被包括在缓冲区中的同时以彼此相邻的方式配置，并且除了第零路径多路复用单元MUX[0]以外的其它路径多路复用单元MUX[1:7]也被包括在缓冲区中。
在下文中，将描述半导体存储器件的读取操作。
首先，将储存在存储体310中的数据加载至多个缓冲器PB[0:7]。多个列选择单元CS[0:4K-1]响应于输入地址而激活多个选择信号S[0:4K-1]中的一个。多个缓冲器PB[0:7]中的一些响应于多个选择信号S[0:4K-1]中的激活的选择信号而被激活。此时，路径多路复用单元MUX[0:7]中的每个选择在激活的缓冲器PB[0:7]与位线BL[0:7]或取反位线/BL[0:7]之间的多个数据传输路径中的一个以保证传输路径对应于输入地址，并且储存在激活的缓冲器中的数据经由所述传输路径被传送至位线BL[0:7]和取反位线/BL[0:7]。
图4是用于更详细地解释图3的每个元件的图，相同的参考标号用以指示与图3相同的元件。
分别说明图3的第零缓冲单元340和第零路径多路复用单元360（MUX[0]）。将描述如下的结构作为实例，所述结构包括用于将一个缓冲区中的16个缓冲器分组的子缓冲单元。
如图4所示，在根据本发明的本实施例的半导体存储器件中，设置在第一缓冲区320中的第一子缓冲单元410连接至第零数据传输线IO[0]和第零取反数据传输线/IO[0]，设置在第二百五十六缓冲区330中的第二百五十六子缓冲单元420连接至第二百五十五数据传输线IO[255]和第二百五十五取反数据传输线/IO[255]。第零路径多路复用单元360（MUX[0]）将经由第一至第二百五十六缓冲区320、…、330的数据传输线IO[0:255]和取反数据传输线/IO[0:255]传送的数据传送至第零位线BL[0]和第零取反位线/BL[0]。
即，根据本发明的本实施例的半导体存储器件包括第一至第二百五十六子缓冲单元410、…、420，所述第一至第二百五十六子缓冲单元410、…、420是通过将基于与一个存储体相对应的预定数目的多个缓冲器分组而获得的，其中第一至第二百五十六子缓冲单元410、…、420分别与第零至第二百五十五数据传输线IO[0:255]和第零至第二百五十五取反数据传输线/IO[0:255]连接。第零至第二百五十五数据传输线IO[0:255]和第零至第二百五十五取反数据传输线/IO[0:255]具有与第一至第二百五十六子缓冲单元410、…、420相对应的长度。举例而言，第零数据传输线IO[0]和第零取反数据传输线/IO[0]具有与设置在第一缓冲区320中的第一子缓冲单元410所提供的缓冲器的总长度相对应的长度。在本说明书中，将此长度称为“子缓冲单元的长度S_LOB”，子缓冲单元的长度S_LOB比第零缓冲单元340的长度LOB短。
图5是用于说明图3和图4的第零路径多路复用单元360（MUX[0]）的图。
参见图5，第零路径多路复用单元360（MUX[0]）包括第一路径选择部510、第二路径选择部520以及位线预充电部530。第一路径选择部510被配置为响应于通过将输入地址的一部分译码所获得的第一译码信号DEC_ADD1<0:15>而选择在第零至第十五数据传输线IO[0:15]或第零至第十五取反数据传输线/IO[0:15]与第二路径选择部520之间的传输路径中的一个。第二路径选择部520被配置为响应于通过将输入地址的剩余部分译码所获得的第二译码信号DEC_ADD2<0:15>而选择在第一路径选择部510与第零位线BL[0]和第零取反位线/BL[0]之间的传输路径中的一个。位线预充电部530被配置为响应于预充电控制信号CTR_PRE而将第零位线BL[0]和第零取反位线/BL[0]预充电。
根据本发明的本实施例的第零路径多路复用单元360响应于第一译码信号DEC_ADD1<0:15>来选择传输路径的一部分，以及响应于第二译码信号DEC_ADD2<0:15>来选择传输路径的剩余部分。在本发明的本示例性实施例中，第零路径多路复用单元360具有两级配置。然而，可以根据不同的设计考量来改变级数。结果，在第零路径多路复用单元360中，第一路径选择部510和第二路径选择部520响应于地址而选择传输路径，经由第零至第二百五十五数据传输线IO[0:255]和第零至第二百五十五取反数据传输线/IO[0:255]所传送的数据中的一个经由第一路径选择部510和第二路径选择部520选中的传输路径被传送至第零位线BL[0]和第零取反位线/BL[0]。
另外，如图4中所示，第零至第二百五十五数据传输线IO[0:255]和第零至第二百五十五取反数据传输线/IO[0:255]分别与设置在一个子缓冲单元中的16个缓冲器连接。如图5中所示，第零至第二百五十五数据传输线IO[0:255]和第零至第二百五十五取反数据传输线/IO[0:255]被分组成16个数据传输线并连接至第一路径选择部510。第一路径选择部510的16个输出信号连接至第二路径选择部520，并且第二路径选择部520连接至第零位线BL[0]和第零取反位线/BL[0]。
因此，在读取操作中，传送数据的传输线的电容与图4中所示的子缓冲单元的长度S_LOB相对应。更详细地，除了与子缓冲单元的长度S_LOB相对应的电容外，还反映第零路径多路复用单元360的30个晶体管的结电容。然而，与现有结构的电容相比，本发明的本实施例的电容可以小得多。
以下的表1说明现有结构的操作速度与根据本发明的本实施例的结构的操作速度的比较。
表1
现有 本发明
预充电时间 5.2ns 2.5ns
数据感测时间 11ns 3.1ns
数据保持时间 2.5ns 2ns
总和 18.7ns 7.6ns
在以上的表1中，数据预充电时间指示将位线和取反位线预充电所需的时间。数据感测时间指示感测经由位线和取反位线传送的数据所需的时间，数据保持时间指示感测放大器传送数据时所需的时间。结果，可以将经由数据传输线或取反数据传输线以及位线或取反位线传送储存在缓冲器中的数据至感测放大器并从感测放大器输出所需的时间减少至7.6ns。
如上所述，根据本发明的本实施例的半导体存储器件减小了要反映在位线和取反位线中的电容，由此获得改进半导体存储器件的数据处理速度的效果。此外，如从以上的表1明显可以看出的，可以仅对执行数据传输操作的传输线执行预充电操作，由此带来预充电时间的减少。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
此外，可以根据输入信号的极性来改变前述实施例中的逻辑门和晶体管的位置和类型。

Claims (14)

1.一种半导体存储器件，包括：
存储体，所述存储体被配置为储存数据；
缓冲单元，所述缓冲单元包括多个缓冲器，所述多个缓冲器被设置成沿所述存储体的X轴延伸并且经由路径多路复用单元与所述存储体的同一位线对耦接以储存从所述存储体传送的数据；
多个数据传输线，所述多个数据传输线被配置为传送储存在所述多个缓冲器中的数据；以及
路径多路复用单元，所述路径多路复用单元被配置为响应于地址而选择多个数据传输路径中的一个，并且经由选中的数据传输路径来将储存在所述多个缓冲器中的数据传送至所述同一位线对。
2.如权利要求1所述的半导体存储器件，其中，所述数据传输线中的每个具有比设置在所述缓冲单元中的缓冲器的总长度更短的长度。
3.如权利要求1所述的半导体存储器件，还包括：
列选择单元，所述列选择单元被配置为响应于所述地址而产生用于激活所述缓冲器的选择信号。
4.如权利要求1所述的半导体存储器件，其中，所述路径多路复用单元被配置为响应于所述地址中的一部分地址而选择所述数据传输路径中的一部分数据传输路径，以及响应于所述地址中的剩余部分地址而选择所述数据传输路径中的剩余部分数据传输路径。
5.一种半导体存储器件，包括：
多个子缓冲单元，所述多个子缓冲单元被配置为与一个存储体相对应，并且通过将基于预定数目的多个缓冲器分组而获得；
多个数据传输线，所述多个数据传输线中的每个被配置为接收储存在设置于所述子缓冲单元中的缓冲器内的相应的数据，并且具有与所述子缓冲单元中的每个的长度相对应的长度；以及
路径多路复用单元，所述路径多路复用单元被配置为响应于地址而选择数据传输路径中的一个，并且输出经由所述多个数据传输线传送的数据中的一个。
6.如权利要求5所述的半导体存储器件，其中，所述数据传输线中的每个的长度与设置在所述子缓冲单元的每个中的缓冲器的总长度相对应。
7.如权利要求5所述的半导体存储器件，其中，所述数据传输线中的每个的长度与包括在所述子缓冲单元的每个中的缓冲器的数目相对应。
8.如权利要求5所述的半导体存储器件，还包括：
列选择单元，所述列选择单元被配置为响应于所述地址而产生用于激活所述缓冲器的选择信号。
9.如权利要求5所述的半导体存储器件，其中，所述路径多路复用单元被配置为响应于所述地址中的一部分地址而选择所述数据传输路径中的一部分数据传输路径，以及响应于所述地址中的剩余部分地址而选择所述数据传输路径中的剩余部分数据传输路径。
10.一种半导体存储器件，包括：
第一缓冲单元，所述第一缓冲单元被配置为包括与第一位线相对应的多个缓冲器；
第二缓冲单元，所述第二缓冲单元被配置为包括与第二位线相对应的多个缓冲器；以及
第一路径多路复用单元，所述第一路径多路复用单元被配置为设置在所述第一缓冲单元与所述第二缓冲单元之间，响应于地址而选择在设置于所述第一缓冲单元中的缓冲器与所述第一位线之间的数据传输路径中的一个，以及经由选中的数据传输路径来将储存在缓冲器中的数据传送到所述第一位线。
11.如权利要求10所述的半导体存储器件，其中，所述第一缓冲单元、所述第二缓冲单元以及所述第一路径多路复用单元设置在缓冲区中。
12.如权利要求10所述的半导体存储器件，其中，所述第一缓冲单元与所述第一路径多路复用单元以及第一数据传输线连接，所述第二缓冲单元与不同于所述第一路径多路复用单元的第二路径多路复用单元以及第二数据传输线连接。
13.如权利要求12所述的半导体存储器件，其中，所述第一数据传输线具有与设置在所述第一缓冲单元中的缓冲器的数目相对应的长度，所述第二数据传输线具有与设置在所述第二缓冲单元中的缓冲器的数目相对应的长度。
14.如权利要求10所述的半导体存储器件，其中，所述第一路径多路复用单元被配置为响应于地址中的一部分地址而选择所述数据传输路径中的一部分数据传输路径，以及响应于所述地址中的剩余部分地址而选择所述数据传输路径中的剩余部分数据传输路径。
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