TWI571878B - 半導體記憶體裝置 - Google Patents

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TWI571878B
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金旻秀
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Description

半導體記憶體裝置
本發明之例示性實施例係關於半導體設計技術，且更特定言之，係關於具備資料傳輸線之半導體記憶體裝置。
本申請案主張2011年10月27日申請之韓國專利申請案第10-2011-0110493號之優先權，該案係以全文引用的方式併入本文中。
通常，將半導體記憶體裝置分類為揮發性記憶體裝置或非揮發性記憶體裝置。動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)為代表性的揮發性記憶體裝置。可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體裝置為非揮發性記憶體裝置。用於區分揮發性記憶體裝置與非揮發性記憶體裝置之最重要特性為儲存於記憶體胞中之資料在無供電條件下是否被保存。
換言之，在揮發性記憶體裝置中，儲存於記憶體胞中之資料在非供電條件下不被保存，而在非揮發性記憶體裝置中，儲存於記憶體胞中之資料在非供電條件下被保存。尤其在DRAM之情況下，需要再新操作以便保存資料，且此再新操作在非揮發性記憶體裝置中並非必需的。由於非揮發性記憶體裝置之此特性適合於低功率及高整合度，故近年來，非揮發性記憶體裝置已被廣泛地用作攜帶型設備之 儲存媒體。
圖1為用於解釋習知半導體記憶體裝置之內部組態之圖。為便於描述，將描述對應於一個記憶體庫110之組態作為實例。
參看圖1，半導體記憶體裝置包括記憶體庫110、配置於緩衝區120中的複數個緩衝器PB[0：7]及複數個行選擇單元CS[0：4K-1]。
記憶體庫110經組態以儲存所要資料，且回應於包括預定數目個位元之一位址(圖中未繪示)而被存取。緩衝器PB[0：7]中之每一者儲存在讀取操作中儲存於複數個記憶體胞中之資料，且回應於複數個選擇信號S[0：4K-1]中之已啟動選擇信號將儲存之資料傳送至位元線BL[0：7]及反相位元線(bit bar line)/BL[0：7]。複數個行選擇單元CS[0：4K-1]解碼輸入位址且基於該等已解碼輸入位址啟動對應之選擇信號。
在下文中，將描述半導體記憶體裝置之讀取操作。
首先，在讀取操作中，將儲存於記憶體庫110中之資料載入至複數個緩衝器PB[0：7]。複數個行選擇單元CS[0：4K-1]回應於該等輸入位址而啟動複數個選擇信號S[0：4K-1]中之一者，且對應緩衝器係回應於該已啟動選擇信號而啟動。接著，將儲存於已啟動緩衝器中之資料傳送至位元線BL[0：7]及反相位元線/BL[0：7]。藉由一感測放大器(圖中未繪示)放大並輸出所傳送資料。
圖2為用於解釋圖1之複數個緩衝器PB[0：7]之詳細結構 之電路圖。
僅供參考，將緩衝器PB[0]之群組(其耦接至第0位元線BL[0]及第0反相位元線/BL[0])稱為第0緩衝單元200。
參看圖2，第0緩衝單元200之緩衝器PB[0](該緩衝器回應於第0選擇信號S[0]而啟動)包括用於回應於一控制信號(圖中未繪示)而儲存資料之鎖存區段210及用於回應於第0選擇信號S[0]將儲存於鎖存區段210中之資料傳送至第0位元線BL[0]及第0反相位元線/BL[0]之傳送區段220。緩衝器PB[0]之回應於第0選擇信號S[0]之啟動表示：傳送區段220之NMOS電晶體係回應於第0選擇信號S[0]而接通，且儲存於鎖存區段210中之資料被傳送至第0位元線BL[0]及第0反相位元線/BL[0]。
同時，在習知結構中，第0位元線BL[0]及第0反相位元線/BL[0]連接至第0緩衝單元200之複數個緩衝器PB[0]。亦即，連接至對應位元線之所有電晶體之接面電容將反映在第0位元線BL[0]及第0反相位元線/BL[0]中。換言之，第0位元線BL[0]及第0反相位元線/BL[0]之電容係藉由將8K個電晶體之接面電容加至第0位元線BL[0]及第0反相位元線/BL[0]之自電容而獲得，該自電容對應於第0緩衝單元200之長度LOB，其中兩個電晶體係經由一個緩衝器彼此連接。第0緩衝單元200之長度LOB表示對應於緩衝區120之長度(參看圖1)。換言之，第0緩衝單元之長度LOB表示對應於設置於第0緩衝單元200中之緩衝器PB[0]之數目之長度。在圖2中，由於設置於第0緩衝單元200中之緩衝器 PB[0]之數目為4K，故第0位元線BL[0]及第0反相位元線/BL[0]具有對應於4K個緩衝器之長度。
第0位元線BL[0]及第0反相位元線/BL[0]之前述電容將以相同方式反映在除第0位元線BL[0]及第0反相位元線/BL[0]外的其他位元線及反相位元線中。此處，反映在位元線及反相位元線中之電容的增加表示用於對位元線及反相位元線預充電之時間的增加，且因此，表示用於感測經由位元線及反相位元線傳送之資料之時間的增加。因此，用於感測資料之時間的增加可減小半導體記憶體裝置之資料處理速度。
本發明之例示性實施例係針對具有比緩衝器之長度短的資料傳輸線之半導體記憶體裝置。
根據本發明之一實施例，一種半導體記憶體裝置包括：一記憶體庫，其經組態以儲存資料；一緩衝單元，其包括複數個緩衝器，該複數個緩衝器經安置以延伸至該記憶體庫之一X軸線以儲存自該記憶體庫傳送之資料；複數條資料傳輸線，該複數條資料傳輸線經組態以傳送儲存於該複數個緩衝器中之資料；及一路徑多工單元，其經組態以回應於位址而選擇複數個資料傳輸路徑中之一者且經由該選定之資料傳輸路徑傳送該資料。
根據本發明之另一實施例，一種半導體記憶體裝置包括：複數個子緩衝單元，該複數個子緩衝單元經組態以對應於一個記憶體庫且藉由基於一預定數目將複數個緩衝器 分組而獲得；複數條資料傳輸線，每一資料傳輸線經組態以接收儲存於設置於該等子緩衝單元中之緩衝器中的各別資料，且具有對應於該等緩衝單元中之每一者之一長度的一長度；及一路徑多工單元，其經組態以回應於位址而選擇資料傳輸路徑中之一者，且輸出經由該複數條資料傳輸線傳送之資料中之一者。
根據本發明之另一實施例，一種半導體記憶體裝置包括：一第一緩衝單元，其經組態以包含對應於一第一位元線之複數個緩衝器；一第二緩衝單元，其經組態以包含對應於一第二位元線之複數個緩衝器；及一第一路徑多工單元，其經組態以配置於該第一緩衝單元與該第二緩衝單元之間，且選擇在設置於該第一緩衝單元中之緩衝器與該第一位元線之間的資料傳輸路徑中之一者。
在根據本發明之實施例之半導體記憶體裝置中，配置有長度比多個緩衝器之長度短的資料傳輸線，使得有可能減小影響資料傳輸線之電容。
使配置於半導體記憶體裝置中之資料傳輸線之長度比該多個緩衝器之長度短，使得影響資料傳輸線之電容可減小，藉此改良半導體記憶體裝置之資料處理速度。
此外，有可能僅針對執行了資料傳輸操作之傳輸線執行一預充電操作。此亦可導致預充電時間之減少。
下文將參看隨附圖式較詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應被解釋為限於 本文中所陳述之實施例。實情為，提供此等實施例以使得本發明將澈底且完整，且將向熟習此項技術者充分傳達本發明之範疇。在本發明中，相似參考數字在本發明之多個圖及實施例中指代相似部分。
圖3為用於解釋根據本發明之一實施例之半導體記憶體裝置之內部組態的圖。將描述對應於一個記憶體庫310之組態作為實例。
參看圖3，半導體記憶體裝置包括記憶體庫310、複數個緩衝器PB[0：7]及複數個行選擇單元CS[0：4K-1]。
記憶體庫310經組態以儲存所要資料，且回應於包括預定數目個位元之一位址(圖中未繪示)而被存取。緩衝器PB[0：7]中之每一者經組態以儲存在讀取操作中儲存於複數個記憶體胞中之資料，且回應於複數個選擇信號S[0：4K-1]中之一已啟動選擇信號將儲存之資料傳送至複數個路徑多工單元MUX[0：7]。此處，緩衝器PB[0]經安置以延伸至記憶體庫310之X軸線，且其他緩衝器PB[1]、PB[2]、...、PB[7]亦經安置以延伸至記憶體庫310之X軸線。複數個路徑多工單元MUX[0：7]經組態以選擇複數個緩衝器PB[0：7]與位元線BL[0：7]或反相位元線/BL[0：7]之間的資料傳輸路徑中之多個資料傳輸路徑。複數個行選擇單元CS[0：4K-1]經組態以解碼輸入位址且回應於該等已解碼輸入位址而啟動複數個選擇信號S[0：4K-1]中之對應於輸入位址之選擇信號。
在根據本發明之實施例之半導體記憶體裝置中，第一至 第256個緩衝區320、...、330對應於一個記憶體庫310，且每一緩衝區包括複數個緩衝器PB[0：7]。此處，將緩衝器PB[0]之一群組(該群組耦接至第0位元線BL[0]及第0反相位元線/BL[0])稱為第0緩衝單元340，且將緩衝器PB[1]之一群組(該群組耦接至第一位元線BL[1]及第一反相位元線/BL[1])稱為第一緩衝單元350。第0路徑多工單元MUX[0]係配置於第0緩衝單元340與第一緩衝單元350之間。此外，第0緩衝單元340及對應於第0緩衝單元340的第0路徑多工單元MUX[0]在包括於該緩衝區中之同時以彼此鄰近之方式配置，且除第0路徑多工單元MUX[0]以外的其他路徑多工單元MUX[1：7]亦包括於該緩衝區中。
在下文中，將描述半導體記憶體裝置之讀取操作。
首先，將儲存於記憶體庫310中之資料載入至複數個緩衝器PB[0：7]中。複數個行選擇單元CS[0：4K-1]回應於輸入位址而啟動複數個選擇信號S[0：4K-1]中之一者。複數個緩衝器PB[0：7]中之一些係回應於複數個選擇信號S[0：4K-1]中之已啟動選擇信號而啟動。此時，路徑多工單元MUX[0：7]中之每一者選擇已啟動緩衝器PB[0：7]與位元線BL[0：7]或反相位元線/BL[0：7]之間的複數個資料傳輸路徑中之一者以保證傳輸路徑對應於該等輸入位址，且儲存於已啟動緩衝器中之資料經由該等傳輸路徑傳送至位元線BL[0：7]及反相位元線/BL[0：7]。
圖4為用於較詳細地解釋圖3之每一元件之圖，且相同參考數字用以指示與圖3之元件相同的元件。
分別說明圖3之第0緩衝單元340及第0路徑多工單元360(MUX[0])。將描述包括用於將16個緩衝器分組在一個緩衝區中之子緩衝單元的結構作為實例。
如圖4所示，在根據本發明之實施例之半導體記憶體裝置中，配置於第一緩衝區320中之第一子緩衝單元410連接至第0資料傳輸線IO[0]及第0反相資料傳輸線/IO[0]，且配置於第256個緩衝區330中之第256個子緩衝單元420連接至第256條資料傳輸線IO[255]及第256條反相資料傳輸線/IO[255]。第0路徑多工單元360(MUX[0])將經由第一至第256個緩衝區320、...、330之資料傳輸線IO[0：255]及反相資料傳輸線/IO[0：255]傳送之資料傳送至第0位元線BL[0]及第0反相位元線/BL[0]。
亦即，根據本發明之實施例之半導體記憶體裝置包括第一至第256個子緩衝單元410、...、420，該等子緩衝單元係藉由基於與一個記憶體庫一致的一預定數目將複數個緩衝器分組而獲得，其中第一至第256個子緩衝單元410、...、420分別連接至第0至第255條資料傳輸線IO[0：255]及第0至第255條反相資料傳輸線/IO[0：255]。第0至第255條資料傳輸線IO[0：255]及第0至第255條反相資料傳輸線/IO[0：255]具有對應於第一至第256個子緩衝單元410、...、420之長度。舉例而言，第0資料傳輸線IO[0]及第0反相資料傳輸線/IO[0]的長度對應於設置於配置於第一緩衝區320中之第一子緩衝單元410中之緩衝器之總長度。在本說明書中，將此長度稱為「子緩衝單元之長度S_LOB」，且子緩衝單 元之長度S_LOB比第0緩衝單元340之長度LOB短。
圖5為用於說明圖3及圖4之第0路徑多工單元360(MUX[0])之圖。
參看圖5，第0路徑多工單元360(MUX[0])包括第一路徑選擇區段510、第二路徑選擇區段520及位元線預充電區段530。第一路徑選擇區段510經組態以回應於藉由解碼輸入位址之一部分獲得之第一已解碼信號DEC_ADD1<0：15>而選擇第0至第15條資料傳輸線IO[0：15]或第0至第15條反相資料傳輸線/IO[0：15]與第二路徑選擇區段520之間的傳輸路徑中之一者。第二路徑選擇區段520經組態以回應於藉由解碼輸入位址之剩餘部分獲得之第二已解碼信號DEC_ADD2<0：15>而選擇第一路徑選擇區段510與第0位元線BL[0]及第0反相位元線/BL[0]之間的傳輸路徑中之一者。位元線預充電區段530經組態以回應於預充電控制信號CTR_PRE而對第0位元線BL[0]及第0反相位元線/BL[0]預充電。
根據本發明之實施例之第0路徑多工單元360回應於該等第一已解碼信號DEC_ADD1<0：15>選擇該等傳輸路徑之一部分且回應於該等第二已解碼信號DEC_ADD2<0：15>選擇該等傳輸路徑之剩餘部分。在本發明之例示性實施例中，第0路徑多工單元360具有兩級組態。然而，有可能根據不同的設計考慮因素來改變級數。結果，在第0路徑多工單元360中，第一路徑選擇區段510及第二路徑選擇區段520回應於位址而選擇傳輸路徑，且經由第0至第255條資料傳 輸線IO[0：255]及第0至第255條反相資料傳輸線/IO[0：255]傳送之資料中之一者係經由藉由第一路徑選擇區段510及第二路徑選擇區段520所選擇之傳輸路徑傳送至第0位元線BL[0]及第0反相位元線/BL[0]。
同時，如圖4中所說明，第0至第255條資料傳輸線IO[0：255]及第0至第255條反相資料傳輸線/IO[0：255]分別連接至設置於一個子緩衝單元中之16個緩衝器。如圖5中所說明，第0至第255條資料傳輸線IO[0：255]及第0至第255條反相資料傳輸線/IO[0：255]被分組成16條資料傳輸線且連接至第一路徑選擇區段510。第一路徑選擇區段510之16個輸出信號連接至第二路徑選擇區段520，且第二路徑選擇區段520連接至第0位元線BL[0]及第0反相位元線/BL[0]。
因此，在讀取操作中，藉以傳送資料之傳輸線的電容對應於圖4中所說明的子緩衝單元之長度S_LOB。較詳細地，除對應於子緩衝單元之長度S_LOB的電容外，亦反映第0路徑多工單元360之30電晶體之接面電容。然而，與習知結構之電容相比，本發明之實施例之電容可小得多。
下表1說明習知結構及根據本發明之實施例之結構的操作速度之比較。
在上表1中，資料預充電時間指示對位元線及反相位元線預充電所需之時間。資料感測時間指示感測經由位元線及反相位元線傳送之資料所需之時間，且資料保持時間指示感測放大器傳送資料時所需之時間。結果，有可能將儲存於緩衝器中之資料經由資料傳輸線或反相資料傳輸線及位元線或反相位元線傳送至感測放大器且將資料自感測放大器輸出時所需的時間減少至7.6 ns。
如上所述，根據本發明之實施例之半導體記憶體裝置減小將反映在位元線及反相位元線中之電容，藉此獲得改良半導體記憶體裝置之資料處理速度之效應。此外，如自上表1顯而易見，有可能僅針對執行了資料傳輸操作之傳輸線執行預充電操作，此導致預充電時間之減少。
儘管已相對於特定實施例描述了本發明，但熟習此項技術者將易於瞭解，在不脫離如在以下申請專利範圍中所界定的本發明之精神及範疇的情況下，可做出各種改變及修改。
此外，前述實施例中之邏輯閘及電晶體之位置及類型可根據輸入信號之極性而改變。
110‧‧‧記憶體庫
120‧‧‧緩衝區
200‧‧‧第0緩衝單元
210‧‧‧鎖存區段
220‧‧‧傳送區段
310‧‧‧記憶體庫
320‧‧‧第一緩衝區
330‧‧‧第256個緩衝區
340‧‧‧第0緩衝單元
350‧‧‧第一緩衝單元
360‧‧‧第0路徑多工單元(MUX[0])
410‧‧‧第一子緩衝單元
420‧‧‧第256個子緩衝單元
510‧‧‧第一路徑選擇區段
520‧‧‧第二路徑選擇區段
530‧‧‧位元線預充電區段
/BL[0：7]‧‧‧反相位元線
/BL[0]‧‧‧第0反相位元線
/IO[0：15]‧‧‧反相資料傳輸線
/IO[0：255]‧‧‧反相資料傳輸線
BL[0：7]‧‧‧位元線
BL[0]‧‧‧第0位元線
CS[0：4K-1]‧‧‧行選擇單元
CTR_PRE‧‧‧預充電控制信號
DEC_ADD1<0：15>‧‧‧第一已解碼信號
DEC_ADD2<0：15>‧‧‧第二已解碼信號
IO[0：15]‧‧‧資料傳輸線
IO[0：255]‧‧‧資料傳輸線
MUX[0：7]‧‧‧路徑多工單元
PB[0：7]‧‧‧緩衝器
S[0：4K-1]‧‧‧選擇信號
圖1為用於解釋習知半導體記憶體裝置之內部組態之圖。
圖2為用於解釋圖1之複數個緩衝器之詳細結構之電路圖。
圖3為用於解釋根據本發明之一實施例之半導體記憶體 裝置之內部組態的圖。
圖4為用於較詳細地解釋圖3之每一元件之圖。
圖5為用於解釋圖3及圖4之第0路徑多工單元之圖。
310‧‧‧記憶體庫
320‧‧‧第一緩衝區
330‧‧‧第256個緩衝區
340‧‧‧第0緩衝單元
350‧‧‧第一緩衝單元
360‧‧‧第0路徑多工單元(MUX[0])

Claims (14)

  1. 一種半導體記憶體裝置，其包含：一記憶體庫，其經組態以儲存資料；一緩衝單元，其包括複數個緩衝器，該複數個緩衝器經安置以延伸至該記憶體庫之一X軸線並耦合至該記憶體庫之一位元線以儲存自該記憶體庫傳送之資料；複數條資料傳輸線，該複數條資料傳輸線經組態以傳送儲存於該複數個緩衝器中之該資料；及一路徑多工單元，其經組態以回應於位址而選擇複數個資料傳輸路徑中之一者且經由該選定之資料傳輸路徑將儲存於該複數個緩衝器中之該資料傳送至該位元線。
  2. 如請求項1之半導體記憶體裝置，其中該等資料傳輸線中之每一者具有比設置於該緩衝單元中之該等緩衝器之一總長度短的一長度。
  3. 如請求項1之半導體記憶體裝置，其進一步包含：一行選擇單元，其經組態以回應於該等位址而產生用於啟動該等緩衝器之一選擇信號。
  4. 如請求項1之半導體記憶體裝置，其中該路徑多工單元經組態以回應於該等位址之一部分而選擇該等資料傳輸路徑之一部分，且回應於該等位址之一剩餘部分而選擇該等資料傳輸路徑之一剩餘部分。
  5. 一種半導體記憶體裝置，其包含：複數個子緩衝單元，該複數個子緩衝單元經組態以對應於一個記憶體庫且藉由基於一預定數目將耦合至該記 憶體庫之一位元線之複數個緩衝器分組而獲得；複數條資料傳輸線，每一資料傳輸線經組態以接收儲存於設置於該等子緩衝單元之一者中之緩衝器中的各別資料，且具有對應於該等子緩衝單元中之該者之一長度的一長度；及一路徑多工單元，其經組態以回應於位址而選擇資料傳輸路徑中之一者，且經由該經選擇之資料傳輸線將儲存於該複數個緩衝器中之資料輸出至該位元線。
  6. 如請求項5之半導體記憶體裝置，其中該等資料傳輸線中之每一者之該長度對應於設置於該等子緩衝單元中之每一者中的該等緩衝器之一總長度。
  7. 如請求項5之半導體記憶體裝置，其中該等資料傳輸線中之每一者之該長度對應於包括於該等子緩衝單元中之每一者中的該等緩衝器之數目。
  8. 如請求項5之半導體記憶體裝置，其進一步包含：一行選擇單元，其經組態以回應於該等位址而產生用於啟動該等緩衝器之一選擇信號。
  9. 如請求項5之半導體記憶體裝置，其中該路徑多工單元經組態以回應於該等位址之一部分而選擇該等資料傳輸路徑之一部分，且回應於該等位址之一剩餘部分而選擇該等資料傳輸路徑之一剩餘部分。
  10. 一種半導體記憶體裝置，其包含：一第一緩衝單元，其經組態以包含對應於一第一位元線之複數個緩衝器； 一第二緩衝單元，其經組態以包含對應於一第二位元線之複數個緩衝器；及一第一路徑多工單元，其經組態以配置於該第一緩衝單元與該第二緩衝單元之間，且回應於位址而選擇在設置於該第一緩衝單元中之該等緩衝器與該第一位元線之間的第一資料傳輸線中之一者。
  11. 如請求項10之半導體記憶體裝置，其中該第一緩衝單元、該第二緩衝單元及該第一路徑多工單元係配置於一緩衝區中。
  12. 如請求項10之半導體記憶體裝置，其進一步包含：一第二路徑多工單元，其經組態以選擇在設置於該第二緩衝單元中之該等緩衝器與該第二位元線之間的第二資料傳輸線中之一者。
  13. 如請求項12之半導體記憶體裝置，其中該等第一資料傳輸線具有對應於設置於該第一緩衝單元中的該等緩衝器之數目的一長度，且該等第二資料傳輸線具有對應於設置於該第二緩衝單元中的該等緩衝器之數目的一長度。
  14. 如請求項10之半導體記憶體裝置，其中該第一路徑多工單元經組態以回應於該等位址之一部分而選擇該等第一資料傳輸線之一部分，且回應於該等位址之一剩餘部分而選擇該等第一資料傳輸線之一剩餘部分。
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