WO2006112006A1 - 不揮発性半導体記憶装置 - Google Patents

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data
latch
main amplifier
memory device
semiconductor memory
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PCT/JP2005/007118
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Jiro Kishimoto
Takayuki Yoshitake
Tsutomu Nakajima
Hideo Kasai
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Renesas Technology Corp.
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Definitions

  • Nonvolatile semiconductor memory device includes
  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly to a technique effective when applied to a reduction in chip layout area and a high access speed in a multi-level flash memory.
  • Multi-level flash memory that uses multi-level storage technology to set multiple thresholds at a certain voltage level in one memory cell and store two or more bits of data as a technology that supports this new large-capacity memory Is widely known.
  • a sense latch is provided on the long side direction (word line direction) side of each bank, and Some have reduced the chip layout area by providing a data latch on the short side (bit line direction) side (see Patent Document 1).
  • Patent Literature l WO03Z073429 A1 Publication
  • An object of the present invention is to optimize the layout of peripheral circuits such as sense latches and main amplifiers, thereby reducing the layout area of wiring in the chip layout while increasing the data transfer rate. It is to provide a nonvolatile semiconductor memory device.
  • a nonvolatile semiconductor memory device of the present invention includes a plurality of memory banks, which are memory arrays in which memory cells are arranged in an array, a sense latch that holds information on a sense operation and a memory cell to be written, and Sense latch power A main amplifier that amplifies input / output signals and a data latch that temporarily stores write Z read data.
  • the sense latch, main amplifier, and data latch are arranged in the direction of the word line in the memory bank. They are sequentially arranged in the bit line direction from one edge to the indirect peripheral circuit.
  • the nonvolatile semiconductor memory device of the present invention is arranged so as to be sandwiched between two memory banks, the sense latch, the main amplifier, and the data latch force.
  • the nonvolatile semiconductor memory device of the present invention has a shape force that is substantially the same length as the main amplifier, the data latch force, and the length of the sense latch in the word line direction.
  • the sense latch, the main amplifier, and the data latch are each divided and divided into units having a common arbitrary data range. Are arranged on a straight line in the bit line direction so that the unit of the divided main amplifier and the unit of the divided data latch correspond to each other. It is what has been.
  • the nonvolatile semiconductor memory device of the present invention comprises a multi-level memory cell that sets a plurality of threshold values of the memory cell power with a certain voltage level and stores data of 2 bits or more in one memory cell. Is.
  • the chip area of the nonvolatile semiconductor memory device can be reduced.
  • FIG. 1 is a chip layout diagram of a flash memory according to an embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing a layout of a memory mat bank, a sense latch, and a main amplifier Z data latch Z selector provided in the flash memory of FIG. 1 and a data transfer wiring at the time of data reading.
  • FIG. 3 is an explanatory diagram of a data flow at the time of data reading in FIG.
  • FIG. 4 is an explanatory diagram showing a layout of a memory mat bank, a sense latch, and a main amplifier Z data latch Z selector provided in the flash memory of FIG. 1 and a data transfer wiring at the time of data writing.
  • FIG. 5 is an explanatory diagram of a data flow at the time of data writing in FIG.
  • a flash memory (nonvolatile semiconductor memory device) 1 which is one of nonvolatile semiconductor devices sets a plurality of thresholds at a certain voltage level in one memory cell.
  • This is a multi-level flash memory that uses multi-level storage technology to store information of 2 bits or more.
  • the flash memory 1 includes a memory array 2, an X-system direct peripheral circuit 3, sense latches 4 to 4, a main amplifier Z data latch Z selectors 5 to 5, and an indirect peripheral circuit.
  • the memory array 2 has four banks (memory banks) 2a to 2d formed from the upper left of the semiconductor chip CH in a clockwise direction. Each of these banks 2a to 2d operates independently, and has a so-called multi-bank configuration! /.
  • the X-system direct peripheral circuit 3 includes a main decoder 3a and a sub-decoder 3b.
  • the main decoder 3a selects an arbitrary block from the memory cell array divided into blocks in each of the banks 2a to 2d.
  • the sub decoder 3b selects a specific word line in the block selected by the main decoder 3a.
  • the sense latches 4 to 4 hold the sensing operation and information on the write target cell.
  • Main amplifier Z data latch Z selectors 5 to 5 are input / output from sense latches 4 to 4
  • SRAM Static Random Access Memory
  • the indirect peripheral circuit 6 includes a logic control 6a, a power supply circuit 6b, a power supply switching unit 6c, and an input / output system control unit 6d.
  • the logic control 6a performs internal control of operation logic in accordance with a control signal input from a host such as a microcomputer to be connected.
  • the power supply circuit 6b generates a verify voltage used for the verify operation and various boosted voltages and step-down voltages used for writing data and supplies them to the banks 2a to 2d of the memory array 2, respectively. .
  • the power supply switching unit 6c switches the power supply voltage generated by the power supply circuit 6b.
  • the input / output system controller 6d controls input / output of signals such as column addresses and data input / output from the host.
  • Sub-decoders 3b are formed in the short side direction of the semiconductor chip CH on the left and right sides and in the center of each of the banks 2a to 2d. Between bank 2a and bank 2b, and A main decoder 3a is formed between the bank 2c and the bank 2d so as to be sandwiched between the sub-decoders 3b.
  • sense latches 4 and 4 are provided below the banks 2a and 2b.
  • sense latches 4 and 4 are also provided above the banks 2c and 2d.
  • an indirect peripheral circuit 6 is formed in the longitudinal direction of the semiconductor chip CH so as to be sandwiched between the main amplifier Z data latch Z selectors 5 to 5 at the center of the semiconductor chip CH.
  • the power supply circuit 6b, the input / output system control unit 6d, the power supply switching unit 6c, the logic control 6a, the power supply circuit 6b, and the logic control 6a are sequentially formed from the left side to the right side. Has been.
  • a plurality of IZO (Input / Output) pads are respectively formed in the left and right peripheral portions of the semiconductor chip CH in the short side direction of the semiconductor chip!
  • the wiring length connecting the input / output system controller 6d and the main amplifier / data latch / selector 5 to 5 is minimized.
  • a sense latch 4 is provided below the bank 2a.
  • the main amplifier (MA) 5a in the main amplifier Z data latch Z selector 5 is connected via, for example, a 64-bit data width wiring. Has been.
  • a data latch (SRAM) 5b in the main amplifier Z data latch Z selector 5 is provided below the main amplifier 5a.
  • the data latch 5b also has a bus width of 32 bits.
  • the selector 5c is connected via the data wiring.
  • the sense latch 4, the main amplifier 5a, and the data latch 5b are divided into units having a common arbitrary data range.
  • bank 2a for example, a 32k-bit memory cell is physically connected to one word line, and this becomes one block, which is an erase unit (in the case of a 2-bit Z cell as a data unit 64k bit).
  • This block is divided into four pages (pages), which are the units for writing Z reading, and the number of memory cells per page is 8k bits.
  • the sense latch 4 shared between the pages is divided into 512 sense latches 4 as one unit (total of 8k pieces).
  • the main amplifier 5a four main amplifiers 5a corresponding to 512 sense latches 4 as one unit are divided as one unit.
  • the sense latch 4, the main amplifier 5a, and the data latch 5b are laid out so as to be substantially adjacent to each other in the unit force bit line direction. As a result, it is possible to lay out a 64-bit bus width data line on a straight line almost only in the bit line direction.
  • a selector 5c in the main amplifier Z data latch Z selector 5 is connected to the data latch 5b via a data wiring having a 32-bit bus width.
  • the selector 5c is connected with wirings connected to the I / O pads.
  • FIG. 3 is an explanatory diagram of a data flow at the time of reading in FIG.
  • the upper bit data is read from the bank 2a, and the data latch (SR) is sent via the sense latch (SL) 41 and the main amplifier (MA) 5a. AM) stored in 5b.
  • the data read out from the IZO pad via the selector 5c is output.
  • FIGS. 4 and 5 are explanatory diagrams showing a data flow when data is written in the data input / output system circuit (from the IZO pad to the sense latch 4) of FIG. FIG. 4 focuses on, for example, the bank 2a, the sense latch (S. L.) 4 and the main amplifier Z data latch Z selector 5 in the flash memory 1.
  • the data to be written is transferred from the IZO pad via the selector 5c to the left and right data latches 5b.
  • the data stored in the data latch 5b is output to the main amplifier 5a via the data wiring having a 128-bit bus width. Then, after quaternary / binary conversion is performed in the main amplifier 5a, it is stored in the bank 2a via the sense latch 4.
  • the chip area of the flash memory 1 can be reduced, so that the flash memory 1 can be reduced in size and the production cost can be reduced.
  • the parasitic resistance and parasitic capacitance of the data wiring can be greatly reduced, the data access speed in the flash memory 1 can be increased.
  • the nonvolatile semiconductor memory device is suitable for a technique for reducing the layout area of a semiconductor chip and a technique for speeding up data access in a multi-level flash memory.

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Abstract

　フラッシュメモリ１は、半導体チップＣＨの右上方から時計回りに４つのバンク（メモリバンク）２ａ～２ｄが形成されている。バンク２ａ，２ｂの下方、およびバンク２ｃ，２ｄの上方には、センスラッチ４１　～４４　が半導体チップＣＨの長手方向にそれぞれ形成されており、センスラッチ４１　，４２　の下方、およびセンスラッチ４３　，４４　の上方には、メインアンプ／データラッチ／セレクタ５１　～５４　がそれぞれ形成されている。メインアンプ／データラッチ／セレクタ５１　～５４　に挟まれるように、半導体チップＣＨの長手方向に間接周辺回路６が形成されている。このように、メインアンプ／データラッチ／セレクタ５１　～５４　を、センスラッチ４１　～４４　と間接周辺回路６との間に半導体チップＣＨの長辺方向に配置することによって入出力系制御部６ｄとメインアンプ／データラッチ／セレクタ５１　～５４　とを接続する配線長を最小限に抑えることが可能となる。

Description

明 細 書
不揮発性半導体記憶装置
技術分野
[0001] 本発明は、不揮発性半導体記憶装置に関し、特に、多値フラッシュメモリにおける チップレイアウト面積の縮小化、およびアクセス速度の高速ィ匕に適用して有効な技術 に関するものである。
技術背景
[0002] 近年、フラッシュメモリなどの半導体メモリにおいては、データの大容量、低コストィ匕 が急激に進む傾向にある。この新たな大容量ィ匕に対応する技術として、 1つのメモリ セルに、ある電圧レベルのしきい値を複数設定し、 2ビット以上のデータを記憶させる 多値記憶技術を用いた多値フラッシュメモリが広く知られて 、る。
[0003] この多値フラッシュメモリにおいては、たとえば、メモリアレイが 4つのバンクに分割さ れた構成において、各々のバンクの長辺方向（ワード線方向）側にセンスラッチを設 け、該バンクの短辺方向（ビット線方向）側にデータラッチを設けることにより、チップ レイアウト面積を縮小するものがある（特許文献 1参照)。
特許文献 l :WO03Z073429 A1公報
発明の開示
発明が解決しょうとする課題
[0004] ところが、上記のような多値フラッシュメモリにおけるレイアウト技術では、次のような 問題点があることが本発明者により見い出された。
[0005] すなわち、フラッシュメモリにおけるアクセス時間の高速ィ匕の要求を満たすためにバ スが増加した場合、バンクの短辺方向側にデータラッチを設けたレイアウトでは、該 データラッチに接続される配線がワード線方向に大きく配線面積をとつてしまうことに なり、またバス幅増加に伴う bit線方向の配線領域増加により、チップレイアウトに占め る配線のレイアウト面積が増加してしまうという問題がある。
[0006] また、該データラッチに接続される配線のレイアウト面積が大きくなることによって、 該配線の配線長が増加し、配線の寄生容量などが増加してアクセス速度が低下して しまうという問題がある。
[0007] 本発明の目的は、センスラッチやメインアンプなどの周辺回路のレイアウトを最適化 することにより、データ転送レートを高速ィ匕させながらチップレイアウトに占める配線の レイアウト面積を低減することのできる不揮発性半導体記憶装置を提供することにあ る。
[0008] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0009] 本願発明において開示される発明のうち、代表的なものの概要を簡単に説明すれ ば、次のとおりである。
[0010] 本発明の不揮発性半導体記憶装置は、メモリセルがアレイ状に並べられたメモリア レイカ なる複数のメモリバンクと、センス動作、および書き込み対象のメモリセルの 情報を保持するセンスラッチと、該センスラッチ力 入出力される信号を増幅するメイ ンアンプと、書き込み Z読み出しデータを一時的に格納するデータラッチとを備え、 センスラッチ、メインアンプ、およびデータラッチは、メモリバンクにおけるワード線方 向の一方の辺端から間接周辺回路にかけて、順次ビット線方向に配置されたもので ある。
[0011] また、本願のその他の発明の概要を簡単に示す。
[0012] 本発明の不揮発性半導体記憶装置は、前記センスラッチ、前記メインアンプ、およ び前記データラッチ力 2つのメモリバンクに挟まれるようにそれぞれ配置されている ものである。
[0013] また、本発明の不揮発性半導体記憶装置は、前記メインアンプ、および前記データ ラッチ力、センスラッチにおけるワード線方向の長さと略同じ長さの形状力もなるもの である。
[0014] さらに、本発明の不揮発性半導体記憶装置は、前記センスラッチ、前記メインアン プ、および前記データラッチが、任意のデータ範囲を共通とする単位にそれぞれ分 割され、分割されたセンスラッチの単位、分割されたメインアンプの単位、および分割 されたデータラッチの単位がそれぞれ対応するようにビット線方向に直線上に配置さ れているものである。
[0015] また、本発明の不揮発性半導体記憶装置は、前記メモリセル力 ある電圧レベルの しきい値を複数設定し、 2ビット以上のデータを 1つのメモリセルに記憶する多値メモリ セルよりなるものである。
発明の効果
[0016] (1)不揮発性半導体記憶装置のチップ面積を縮小することができる。
[0017] (2)データ配線の寄生抵抗や寄生容量などを大幅に低減することができる。
[0018] (3)上記（1)、（2)により、不揮発性半導体記憶装置の小型化、ならびに生産コスト の軽減するとともに、該不揮発性半導体記憶装置におけるデータアクセスの高速ィ匕 を実現することができる。
図面の簡単な説明
[0019] [図 1]本発明の一実施の形態によるフラッシュメモリのチップレイアウト図である。
[図 2]図 1のフラッシュメモリに設けられたメモリマットのバンク、センスラッチ、およびメ インアンプ Zデータラッチ Zセレクタのレイアウトおよびデータ読み出し時のデータ転 送配線を示した説明図である。
[図 3]図 2におけるデータ読み出し時のデータフローの説明図である。
[図 4]図 1のフラッシュメモリに設けられたメモリマットのバンク、センスラッチ、およびメ インアンプ Zデータラッチ Zセレクタのレイアウトおよびデータ書き込み時のデータ転 送配線を示した説明図である。
[図 5]図 4におけるデータ書き込み時のデータフローの説明図である。
発明を実施するための最良の形態
[0020] 本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実 施例を説明するための全図において、同一機能を有するものは同一符号を付け、そ の繰り返しの説明は省略する。
[0021] 本実施の形態において、不揮発性半導体装置の 1つであるフラッシュメモリ（不揮 発性半導体記憶装置） 1は、 1つのメモリセルに、ある電圧レベルのしきい値を複数設 定し、 2ビット以上の情報を記憶させる多値記憶技術を用いた多値フラッシュメモリで ある。 [0022] フラッシュメモリ 1は、図 1に示すように、メモリアレイ 2、 X系直接周辺回路 3、センス ラッチ 4 〜4 、メインアンプ Zデータラッチ Zセレクタ 5 〜5 、および間接周辺回
1 4 1 4
路 6など力も構成されており、これらが半導体チップ CH上に形成されている。
[0023] このフラッシュメモリ 1にお!/、て、メモリアレイ 2は、半導体チップ CHの左上方から時 計回りに 4つのバンク（メモリバンク） 2a〜2dが形成されて!、る。これら各々のバンク 2 a〜2dは独立して動作する、 V、わゆるマルチバンク構成となって!/、る。
[0024] また、 X系直接周辺回路 3は、メインデコーダ 3a、およびサブデコーダ 3bから構成さ れている。メインデコーダ 3aは、各々のバンク 2a〜2dにおけるブロックに分割された メモリセルアレイのうち、任意のブロックを選択する。サブデコーダ 3bは、メインデコー ダ 3aによって選択されたブロック内の特定のワード線を選択する。
[0025] センスラッチ 4 〜4 は、センス動作、ならびに書き込み対象セルの情報を保持す
1 4
る。メインアンプ Zデータラッチ Zセレクタ 5 〜5 は、センスラッチ 4 〜4 から入出
1 4 1 4 力される信号の増幅、読み出しデータ、および書き込みデータの一時的な格納、なら びに入出力データの切り替え出力などを行う。
[0026] このメインアンプ Zデータラッチ Zセレクタ 5 〜5 におけるデータラッチは、たとえ
1 4
ば、 SRAM (Static Random Access Memory)などの半導体メモリからなる。
[0027] 間接周辺回路 6は、ロジックコントロール 6a、電源回路 6b、電源切り替え部 6c、なら びに入出力系制御部 6dなど力も構成される。
[0028] ロジックコントロール 6aは、接続先となるマイクロコンピュータなどのホストから入力さ れる制御用信号により、動作ロジックの内部制御を行う。
[0029] 電源回路 6bは、ベリファイ動作に用いられるベリファイ電圧、ならびにデータの書き 込みなどに用いられる各種の昇圧電圧や降圧電圧などを生成し、メモリアレイ 2の各 バンク 2a〜2dにそれぞれ供給する。
[0030] 電源切り替え部 6cは、電源回路 6bが生成した電源電圧の切り替えを行う。 入出 力系制御部 6dは、ホストから入出力されるカラムアドレス、データなどの信号の入出 力を制御する。
[0031] 各々のバンク 2a〜2dにおける左右、および中央部には、半導体チップ CHの短辺 方向にサブデコーダ 3bが形成されている。また、バンク 2aとバンク 2bとの間、および バンク 2cとバンク 2dとの間には、サブデコーダ 3bに挟まれるようにメインデコーダ 3a がそれぞれ形成されている。
[0032] バンク 2a, 2bの下方には、センスラッチ 4 , 4 が該バンク 2a, 2bの長辺に沿って
1 2
それぞれ形成されている。同様に、バンク 2c, 2dの上方にも、センスラッチ 4 , 4 が
3 4 該バンク 2c, 2dの長辺に沿ってそれぞれ形成されている。
[0033] また、センスラッチ 4 , 4 の下方には、メインアンプ
1 2 Zデータラッチ Zセレクタ 5 ,
1
5 がそれぞれ形成されており、センスラッチ 4 , 4 の上方には、メインアンプ Zデ
2 3 4
一タラツチ Zセレクタ 5 , 5 がそれぞれ形成されている。
3 4
[0034] そして、半導体チップ CHの中央部には、メインアンプ Zデータラッチ Zセレクタ 5 〜5 〖こ挟まれるように該半導体チップ CHの長手方向に間接周辺回路 6が形成され
4
ている。
[0035] この場合、間接周辺回路 6においては、左側から右側にかけて、電源回路 6b、入 出力系制御部 6d、電源切り替え部 6c、ロジックコントロール 6a、電源回路 6b、および ロジックコントロール 6aがそれぞれ順次形成されている。
[0036] また、半導体チップ CHの左右の周辺部には、該半導体チップの短辺方向に複数 の IZO (Input/Output)パッドがそれぞれ开成されて!/、る。
[0037] このように、メインアンプ Zデータラッチ Zセレクタ 5 タ入出力系
1〜5 などのデー
4
の回路を、センスラッチ 4
1〜4 と間接周辺回路 6との間に半導体チップ CHの長辺 4
方向（メモリアレイ 2におけるワード線方向）に配置することによって、入出力系制御部 6dとメインアンプ/データラッチ/セレクタ 5 〜5 とを接続する配線長を最小限に
1 4
抑えることが可能となる。
[0038] 図 2は、図 1のデータ入出力系回路のレイアウトとデータの読み出し時 (センスラッチ 4 から IZOパッドまで)のデータ転送配線の詳細な説明図である。この図 2は、たと えば、フラッシュメモリ 1におけるバンク 2a、センスラッチ（S. L. ) 4 、およびメインァ ンプ Zデータラッチ Zセレクタ 5 に注目した図となっている。
[0039] 図示するように、バンク 2aの下方には、センスラッチ 4 が設けられている。そして、 センスラッチ 4 の下方には、メインアンプ Zデータラッチ Zセレクタ 5 におけるメイン アンプ (M. A. ) 5aが、たとえば、 64ビットのノ ス幅力 なるデータ配線を介して接続 されている。
[0040] メインアンプ 5aの下方には、メインアンプ Zデータラッチ Zセレクタ 5 におけるデー タラツチ（SRAM) 5bが設けられており、該データラッチ 5bには、同じく 32ビットのバ ス幅カゝらなるデータ配線を介してセレクタ 5cが接続されている。
[0041] これらセンスラッチ 4 、メインアンプ 5a、およびデータラッチ 5bは、任意のデータ範 囲を共通とする単位に分割されている。バンク 2aには、たとえば、 1本のワード線に物 理的に 32kビットのメモリセルが接続されており、これが 1ブロックとなり、消去単位とな つている（データ単位としては 2ビット Zセルの場合 64kビット）。このブロックは、書き 込み Z読み出しの単位となる 4つのページ (Page)に分割されており、 1ページあたり メモリセル数は 8kビットとなる。
[0042] Page間で共有されるセンスラッチ 4 は、図示するように、 512個のセンスラッチ 4 を 1つの単位として分割（合計 8k個）されている。メインアンプ 5aにおいては、 1単位 である 512個のセンスラッチ 4 に対応する 4つのメインアンプ 5aが 1つの単位として 分割されている。
[0043] 同様に、データラッチ 5bは、 4つのメインアンプ 5aに対応するように、データラッチ 5 bに設けられた 4つのライトバッファ/センスアンプが 1つの単位として分割されている
[0044] そして、これらセンスラッチ 4 、メインアンプ 5a、ならびにデータラッチ 5bにおいて 分割された各々の単位力 ビット線方向に略隣接するようにレイアウトされている。そ れによって、 64ビットのバス幅のデータ配線を概ねビット線方向のみに直線上にレイ ゥ卜することが可會 となる。
[0045] また、データラッチ 5bの下方には、メインアンプ Zデータラッチ Zセレクタ 5 におけ るセレクタ 5cが 32ビットのバス幅からなるデータ配線を介してデータラッチ 5bと接続 されている。そして、セレクタ 5cには、 I/Oパッドに接続される配線がそれぞれ接続 されている。
[0046] 図 3は、図 2における読み出し時のデータフローの説明図である。
[0047] まず、ファーストアクセスにおいて、上位ビットのデータがバンク 2aから読み出され、 センスラッチ（S. L. ) 41、およびメインアンプ（M. A. ) 5aを介してデータラッチ（SR AM) 5bに格納される。
[0048] 続いて、下位ビットのデータがバンク 2aから読み出され、センスラッチ 4 、およびメ インアンプ 5aを介してデータラッチ 5bに格納される。
[0049] その後、セカンドアクセスにおいて、データラッチ 5bに格納されたデータがセレクタ
5cに出力され、該セレクタ 5cを介して IZOパッドから読み出されたデータが出力され る。
[0050] 図 4、および図 5は、図 1のデータ入出力系回路（IZOパッドからセンスラッチ 4 ま で）におけるデータの書き込み時のデータフローを示す説明図である。この図 4は、 たとえば、フラッシュメモリ 1におけるバンク 2a、センスラッチ（S. L. ) 4 、およびメイ ンアンプ Zデータラッチ Zセレクタ 5 に注目した図となっている。
[0051] 書き込まれるデータは、 IZOパッドからセレクタ 5cを介して、左右のデータラッチ 5b
(図 4の SRAM (Left)、 SRAM (Right) )に格納される。
[0052] データラッチ 5bに格納されたデータは、 128ビットのバス幅力もなるデータ配線を介 してメインアンプ 5aに出力される。そして、メインアンプ 5aにおいて 4値 / 2値変換が 行われた後、センスラッチ 4 を介してバンク 2aに格納される。
[0053] このように、ファーストアクセスを高速化させるために、センスラッチ 4 からデータラ ツチ 5bへのデータ転送用のバス幅を 64ビットとしても、データ配線の弓 Iき回しは概ね ビット線方向のみとなり該 64ビットのバス幅のデータ配線の配線長を短くすることがで きる。
[0054] また、配線長が短くなることによって、該データ配線の寄生抵抗や寄生容量などを 抑えることができ、かつデータ配線に必要なレイアウト面積を大幅に縮小することがで きる。
[0055] それにより、本実施の形態によれば、フラッシュメモリ 1のチップ面積を縮小すること ができるので、該フラッシュメモリ 1の小型化、ならびに生産コストの軽減を実現するこ とがでさる。
[0056] また、データ配線の寄生抵抗や寄生容量などを大幅に低減することができるので、 フラッシュメモリ 1におけるデータアクセスの高速ィ匕することができる。
[0057] 以上、本発明者によってなされた発明を実施例に基づき具体的に説明した力 本 発明は前記実施例に限定されるものではなぐその要旨を逸脱しない範囲で種々変 更可能であることは 、うまでもな 、。
産業上の利用可能性
以上のように、本発明に力かる不揮発性半導体記憶装置は、多値フラッシュメモリ における半導体チップのレイアウト面積の縮小化技術、およびデータアクセスの高速 化技術に適している。

Claims

請求の範囲
[1] メモリセルがアレイ状に並べられたメモリアレイ力もなる複数のメモリバンクと、
センス動作、および書き込み対象の前記メモリセルの情報を保持するセンスラッチ と、
前記センスラッチ力 入出力される信号を増幅するメインアンプと、
書き込み Z読み出しデータを一時的に格納するデータラッチとを備え、 前記センスラッチ、前記メインアンプ、および前記データラッチは、
前記メモリバンクにおけるワード線方向の一方の辺端から間接周辺回路にかけて、 順次ビット線方向に配置されたことを特徴とする不揮発性半導体記憶装置。
[2] 請求項 1記載の不揮発性半導体記憶装置にお!、て、
前記センスラッチ、前記メインアンプ、および前記データラッチは、
2つの前記メモリバンクに挟まれるようにそれぞれ配置されていることを特徴とする 不揮発性半導体記憶装置。
[3] 請求項 1または 2記載の不揮発性半導体記憶装置にお 、て、
前記メインアンプ、および前記データラッチは、
前記センスラッチにおけるワード線方向の長さと略同じ長さの形状力 なることを特 徴とする不揮発性半導体記憶装置。
[4] 請求項 1〜3のいずれか 1項に記載の不揮発性半導体記憶装置において、
前記センスラッチ、前記メインアンプ、および前記データラッチは、
任意のデータ範囲を共通とする単位にそれぞれ分割され、
分割された前記センスラッチの単位、分割された前記メインアンプの単位、および 分割された前記データラッチの単位がそれぞれ対応するようにビット線方向に直線上 に配置されていることを特徴とする不揮発性半導体記憶装置。
[5] 請求項 1〜4のいずれか 1項に記載の不揮発性半導体記憶装置において、
前記メモリセルは、
ある電圧レベルのしきい値を複数設定し、 2ビット以上のデータを 1つのメモリセルに 記憶する多値メモリセルであることを特徴とする不揮発性半導体記憶装置。
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