KR20070082999A - 내구성을 테스트하기 위한 패스 및 페일 신호의 발생기능을 가지는 플래시 메모리 소자 및 그것의 내구성테스트 방법 - Google Patents

내구성을 테스트하기 위한 패스 및 페일 신호의 발생기능을 가지는 플래시 메모리 소자 및 그것의 내구성테스트 방법 Download PDF

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Abstract

본 발명은 내구성을 테스트하기 위한 패스 및 페일 신호의 발생 기능을 가지는 플래시 메모리 소자 및 그것의 내구성 테스트 방법에 관한 것으로, 플래시 메모리 소자의 내구성 테스트 시, 동일한 데이터가 각각 프로그램된 적어도 두개의 메모리 셀들로부터 각각 독출된 데이터들을 서로 비교하고, 그 비교 결과에 따라 패스/페일 신호를 생성함으로써, 메모리 셀의 내구성 테스트 시간을 줄일 수 있는 플래시 메모리 소자 및 그것의 내구성 테스트 방법에 관한 것이다.
플래시, 페이지 버퍼, 내구성 테스트, 패스/페일 신호 발생기

Description

내구성을 테스트하기 위한 패스 및 페일 신호의 발생 기능을 가지는 플래시 메모리 소자 및 그것의 내구성 테스트 방법{Flash memory device with a function for generating pass and fail signal for endurance test and endurance test method thereof}
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 소자의 구성도이다.
도 2는 도 1의 페이지 버퍼 회로를 상세히 나타내는 도면이다.
도 3은 도 1의 패스/페일 신호 발생기를 상세히 나타내는 도면이다.
도 4는 도 1에 도시된 플래시 메모리 소자의 내구성 테스트 과정을 나타내는 순서도이다.
도 5는 도 4의 제1, 2 메모리 셀들의 패스/페일 결정 단계를 더욱 상세히 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 설명>
100 : 플래시 메모리 소자 101 : 메모리 셀 어레이
102 : 패스/페일 신호 발생기 110 : 비트라인 선택부
120 : 프리차지부 130 : 메인 레지스터
140 : 캐쉬 레지스터 150 : 비교 신호 생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플래시 메모리 소자 및 그것의 내구성 테스트 방법에 관한 것이다.
일반적인 플래시 메모리 소자는 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있어 여러 가지 반도체 메모리 소자에 응용되고 있다.
플래시 메모리 소자는 실제 사용하는 과정에서 프로그램 및 소거 동작을 반복하게 된다. 이 과정에서 고전압을 인가하게 되는데, 이러한 과정이 반복되면 소자의 특성이 악화되어 메모리 소자의 불량을 발생시키게 된다. 이러한 프로그램 및 소거의 반복 과정에서 발생하는 불량을 예방하기 위해 플래시 메모리 소자의 가장 중요한 신뢰성 특성 중에 하나인 프로그램 및 소거 반복 내구성(program/erase cycling endurance) 테스트를 약 10만회 내지 100만회 정도 실시하여 제품의 신뢰성을 판단하게 된다.
플래시 메모리 소자의 프로그램 및 소거 반복 내구성 테스트를 간략히 설명하면 다음과 같다.
일반적인 플래시 메모리 셀들은 적어도 한 쌍의 비트라인을 통해 페이지 버퍼에 연결되어 있다. 따라서, 한 쌍의 비트라인에 연결된 메모리 셀에 설정된 데이 터를 프로그램한 후, 하나의 비트라인에 연결된 메모리 셀에 프로그램된 데이터를 독출하여 설정된 데이터와 독출된 데이터를 비교함으로써, 프로그램 동작의 패스/ 페일을 판정한다. 그 후에 다른 하나의 비트라인에 연결된 메모리 셀에 프로그램된 데이터를 독출하여 외부의 테스트 장치가 설정된 데이터와 독출된 데이터를 비교함으로써, 프로그램 동작의 패스/ 페일을 판정한다. 이후, 페일 판정될 때까지 소거 동작, 프로그램 동작, 독출 동작, 및 패스 페일 판정 동작을 반복함으로써, 플래시 메모리 소자의 내구성이 테스트 된다. 이러한 테스트 방법은 플래시 메모리 소자가 점차 대용량화되면서 메모리 셀의 수가 증가하여 메모리 셀의 내구성 테스트 시간을 점차 증가시키게 되었다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 내구성 테스트 시, 동일한 데이터가 각각 프로그램된 적어도 두 개의 메모리 셀들로부터 각각 독출된 데이터들을 서로 비교하고, 그 비교 결과에 따라 패스/페일 신호를 생성함으로써, 메모리 셀의 내구성 테스트 시간을 줄일 수 있는 플래시 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 플래시 메모리 소자의 내구성 테스트 시, 동일한 데이터가 각각 프로그램된 적어도 두 개의 메모리 셀들로부터 각각 독출된 데이터들을 서로 비교하고, 그 비교 결과에 따라 패스/페일 신호를 생성함으로써, 메모리 셀의 내구성 테스트 시간을 줄일 수 있는 플래시 메모리 소자 의 내구성 테스트 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는 메모리 셀 어레이와, 적어도 하나의 페이지 버퍼, 및 패스/페일 신호 발생기를 포함한다. 메모리 셀 어레이는 적어도 한쌍의 비트라인에 연결된 다수의 메모리 셀을 포함한다. 페이지 버퍼는 한쌍의 비트라인에 연결되며, 독출 동작시 한쌍의 비트라인 중 제1 비트라인에 연결된 제1 메모리 셀의 프로그램 데이터와, 제2 비트라인에 연결된 제2 메모리 셀의 프로그램 데이터를 각각 센싱하여 두 개의 제1 센싱 데이터와 제2 센싱 데이터를 저장하며, 테스트 동작시 제1 및 제2 센싱 데이터를 비교하여 패스 페일 신호를 생성하며, 프로그램 동작시 입력 데이터를 제1, 2 메모리 셀에 전송한다. 패스/페일 신호 발생기는 테스트 동작시 패스/페일 신호와 테스트 신호에 응답하여 제1 및 제2 메모리 셀의 프로그램 동작 성공 여부를 판단할 수 있는 패스/페일 신호를 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 내구성 테스트 방법은 한 쌍의 비트라인에 각각 연결된 제1 및 제2 메모리 셀을 포함한 메모리 셀 블럭의 데이터를 소거하는 단계와, 제1 및 제2 메모리 셀에 동일한 데이터를 프로그램하는 단계와, 제1 및 제2 메모리 셀들의 패스/페일을 결정하는 단계, 및 제1 및 제2 메모리 셀이 모두 패스로 판단될 경우 소거 단계, 프로그램 단계, 및 패스/페일 상태을 결정하는 단계를 반복하여 프로그램 카운팅을 증가시키고, 제1 및 제2 메모리 셀 중 어느 하나라도 페일로 판단될 경우 누적된 프로그램 카운팅을 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 소자의 구성도이다.
도 1을 참조하면, 플래시 메모리 소자(100)는 메모리 셀 어레이(101)와, 다수의 페이지 버퍼(PB1 내지 PBn)(n은 정수), 및 패스/페일 신호 발생기(102)를 포함한다. 메모리 셀 어레이(101)는 다수의 메모리 셀들로 구성된다. 다수의 페이지 버퍼(PB1 내지 PBn)는 메모리 셀 어레이(101)의 다수의 비트라인 쌍(BLe1와 BLo1 내지 BLen와 BLon)에 각각 연결된다. 패스/페일 신호 발생기(102)는 다수의 페이지 버퍼(PB1 내지 PBn)에서 출력된 다수의 비교 신호(PF1 내지 PFn)를 조합하여 패스/페일 신호(PASS_OK)를 생성한다.
한편, 플래시 메모리 소자(100)의 노멀 프로그램 검증 동작시, 다수의 페이지 버퍼(PB1 내지 PBn)는 메모리 셀들로부터의 독출 데이터들을 입출력 단자(YA<1> 내지 YA<n>)에 출력한다. 이 후, 입출력 단자(YA<1> 내지 YA<n>)에 출력된 독출 데이터들이 플래시 메모리 소자(100)의 외부로 출력되어 외부 테스트 장치에 입력된다. 그 결과, 외부 테스트 장치가 독출 데이터들에 기초하여 플래시 메모리 소자 (100)의 노멀 프로그램 동작의 성공 여부를 검증하게 된다.
도 2는 플래시 메모리 소자의 페이지 버퍼(PB1) 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB1 내지 PBn) 각각은 비트라인 선택부(110)와, 프리차지부(120)와, 메인 레지스터(130)와 캐쉬(cache) 레지스터(140), 비교 신호 생성부(150), 메인 데이터 입력 회로(160), 캐쉬 데이터 입력 회로(170), 프로그램 제어 회로(180), 및 데이터 출력 회로(190)를 포함한다.
이들 구성을 좀더 상세히 설명하면, 비트라인 선택부(110)는 다수의 NMOS 트랜지스터(N111 내지 N114)를 포함한다. NMOS 트랜지스터(N113)는 비트 라인(BLe)과 감지 노드(SO) 사이에 연결된다. NMOS 트랜지스터(N113)는 비트 라인 선택 신호(BSLe)에 응답하여 턴온되어 비트 라인(BLe)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N114)는 비트 라인(BLo)과 감지 노드(SO) 사이에 연결된다. NMOS 트랜지스터(N114)는 비트 라인 선택 신호(BSLo)에 응답하여 턴온되어 비트 라인(BLo)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N111)는 비트 라인(BLe)에 연결된다. NMOS 트랜지스터(N111)는 디스차지 신호(DISCHe)에 응답하여 턴온되어 비트 라인(BLe)에 전압(VIRPWR)을 인가한다. NMOS 트랜지스터(N112)는 비트 라인(BLo)에 연결된다. NMOS 트랜지스터(N112)는 디스차지 신호(DISCHo)에 응답하여 턴온되어 비트 라인(BLo)에 전압(VIRPWR)을 인가한다.
프리차지부(120)는 전원 전압(Vdd)과 감지 노드(SO) 사이에 연결되고 로우 레벨의 프리 차지 신호(PRECHb)에 응답하여 전원 전압(Vdd)을 감지 노드(SO)에 인가한다. 프리차지부(120)는 PMOS 트랜지스터로 구현될 수 있다.
메인 레지스터(130)는 래치(131), 센싱 회로(312), 및 초기화 회로(133)를 포함한다.
래치(131)는 노드(QAb)와 노드(QA) 사이에 역방향 병렬 연결된 두개의 인버터(IV101 및 IV102)를 포함한다.
센싱 회로(132)는 NMOS 트랜지스터(N132)와 NMOS 트랜지스터(N133)을 포함한다. NMOS 트랜지스터(N132)와 NMOS 트랜지스터(N133)는 노드(QAb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N132)는 감지 노드(SO)의 전위에 따라 턴온되고, NMOS 트랜지스터(N133)는 메인 레지스터 읽기 신호(READ_L)에 응답하여 턴온되어 노드(QAb)와 접지 전원(Vss)을 연결한다. NMOS 트랜지스터(N132)와 NMOS 트랜지스터(N133)가 모두 턴온될 때 노드(QAb)와 접지 전원(Vss)이 연결된다. 따라서, 감지 노드(SO)에 전송된 독출 데이터(RD1)에 대응하는 제1 센싱 데이터(SD1b)가 노드(QAb)에서 발생된다.
초기화 회로(133)는 노드(QA)와 접지 전원(Vss) 사이에 연결되고, 메인 레지스터 리셋 신호(RESET_L)에 응답하여 노드(QA)와 접지 전원(Vss)을 연결한다. 초기화 회로(133)는 NMOS 트랜지스터로 구현될 수 있다.
캐쉬 레지스터(140)는 래치(141)와, 센싱 회로(142), 및 초기화 회로(143)를 포함한다.
래치(141)는 노드(QBb)와 노드(QB) 사이에 역방향 병렬 연결된 두 개의 인버터(I103 및 I104)로 구성된다.
센싱 회로(142)는 NMOS 트랜지스터(N142)와 NMOS 트랜지스터(N143)를 포함한 다. NMOS 트랜지스터(N142)와 NMOS 트랜지스터(N143)는 노드(QBb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N142)는 감지 노드(SO)의 전위에 따라 턴온되고, NMOS 트랜지스터(N143)는 캐쉬 레지스터 읽기 신호(READ_R)에 응답하여 턴온된다. NMOS 트랜지스터(N142)와 NMOS 트랜지스터(N143)가 모두 턴온될 때 노드(QBb)와 접지 전원(Vss)이 연결된다. 따라서, 감지 노드(SO)에 전송된 독출 데이터(RD2)에 대응하는 제2 센싱 데이터(SD2b)가 노드(QBb)에서 발생된다.
초기화 회로(143)는 노드(QB)와 접지 전원(Vss) 사이에 연결되고, 캐쉬 레지스터 리셋 신호(RESET_R)에 응답하여 노드(QB)와 접지 전원(Vss)을 연결한다. 초기화 회로(143)는 NMOS 트랜지스터로 구현될 수 있다.
비교 신호 생성부(150)는 감지 노드(SO)에 전송된 제2 센싱 데이터(SD2)와 입출력 단자(YA)에 전송된 제1 센싱 데이터(SD1)에 응답하여 비교 신호(PF)를 생성하는 익스클러시브 노어 게이트(Exclusive NOR; 이하 XNOR 게이트)를 포함한다. 이하, 비교 신호 생성부(150)는 XNOR 게이트로써 참조된다. XNOR 게이트(150)는 제1 센싱 데이터(SD1)와 제2 센싱 데이터(SD2)가 동일할 논리값을 갖을 경우 로우 레벨의 비교 신호(PF)를 생성하고, 제1 센싱 데이터(SD1)와 제2 센싱 데이터(SD2)가 서로 다른 논리값을 갖을 경우 하이 레벨의 비교 신호(PF)를 생성한다.
메인 데이터 입력 회로(160)는 NMOS 트랜지스터(N161) 및 NMOS 트랜지스터(N162)를 포함한다. NMOS 트랜지스터(N161)는 입출력 단자(YA)와 노드(QAb) 사이에 연결된다. NMOS 트랜지스터(N161)는 데이터 입력 신호(DI_L)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QAb)를 연결한다. NMOS 트랜지스터(N162)는 입출력 단자 (YA)와 노드(QA) 사이에 연결된다. NMOS 트랜지스터(N162)는 데이터 입력 신호(nDI_L)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QA)를 연결한다. 따라서, 메인 데이터 입력 회로(160)는 입력 데이터(ID)를 래치(131)에 전송한다.
캐쉬 데이터 입력 회로(170)는 NMOS 트랜지스터(N171) 및 NMOS 트랜지스터(N172)를 포함한다. NMOS 트랜지스터(N171)는 입출력 단자(YA)와 노드(QB) 사이에 연결된다. NMOS 트랜지스터(N171)는 데이터 입력 신호(nDI_R)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QB)를 연결한다. NMOS 트랜지스터(N172)는 입출력 단자(YA)와 노드(QBb) 사이에 연결된다. NMOS 트랜지스터(N164)는 데이터 입력 신호(DI_R)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QBb)를 연결한다. 따라서, 캐쉬 데이터 입력 회로(170)는 프로그램 동작시 입력 데이터를 래치(141)에 전송한다.
프로그램 제어 회로(180)는 노멀 프로그램 동작시 메인 레지스터(130) 또는 캐쉬 레지스터(140)에 저장된 입력 데이터를 감지 노드(SO)에 전송한다. 프로그램 제어 회로(180)는 NMOS 트랜지스터(N181) 및 NMOS 트랜지스터(N182)를 포함한다. NMOS 트랜지스터(N181)는 노드(QA)와 감지 노드(SO) 사이에 연결된다. NMOS 트랜지스터(N181)는 메인 레지스터 프로그램 신호(PGM_L)에 응답하여 턴온되어 노드(QA)와 감지 노드(SO)를 연결한다. 따라서, 래치(131)에 저장된 입력 데이터(ID)가 감지 노드(SO)에 전송된다. NMOS 트랜지스터(N182)는 노드(QB)와 감지 노드(SO) 사이에 연결된다. NMOS 트랜지스터(N182)는 캐쉬 레지스터 프로그램 신호(PGM_R)에 응답하여 턴온되어 노드(NB)와 감지 노드(SO)를 연결한다. 래치(141)에 저장된 입력 데이터(미도시)가 감지 노드(SO)에 전송된다.
데이터 출력 회로(190)는 독출 동작시 메인 레지스터(130) 또는 캐쉬 레지스터(140)에 저장된 제1 또는 제2 센싱 데이터(SD1 또는 SD2)를 입출력 단자(YA)에 전송한다. 데이터 출력 회로(190)는 NMOS 트랜지스터(N191) 및 NMOS 트랜지스터(N192)를 포함한다. NMOS 트랜지스터(N191)는 노드(QA)와 입출력 단자(YA) 사이에 연결된다. 따라서, 래치(131)에 저장된 제1 센싱 데이터(SD1)가 입출력 단자(YA)에 전송된다. NMOS 트랜지스터(N191)는 메인 레지스터 독출 신호(PBDO_L)에 응답하여 턴온되어 노드(QA)와 입출력 단자(YA)를 연결한다. NMOS 트랜지스터(N192)는 노드(QB)와 입출력 단자(YA) 사이에 연결된다. NMOS 트랜지스터(N192)는 캐쉬 레지스터 독출 신호(PBDO_R)에 응답하여 턴온되어 노드(QB)와 입출력 단자(YA)를 연결한다. 따라서, 래치(141)에 저장된 제2 센싱 데이터(SD1)가 입출력 단자(YA)에 전송된다.
도 3은 본 발명에 따른 패스/페일 신호 발생기(102)이다.
도 3을 참조하면, 패스/페일 신호 발생기(102)는 다수 개의 페이지 버퍼(도1의 PB1 내지 PBn)로부터 각각 수신되는 다수개의 비교 신호(PF1 내지 PFn)를 논리 조합하여 패스/페일 신호(PASS_OK)를 생성한다.
패스/페일 신호 발생기(102)는 제1 내지 제4 논리 회로(102A 내지 102D)를 포함한다.
제1 논리 회로(102A)는 다수개의 낸드 게이트(NDA1 내지 NDA(n/2))를 포함하며 다수개의 비교 신호(PF1 내지 PFn)를 논리 조합하여 제1 조합 신호들(PFA1 내지 PFA(n/2))을 출력한다.
제2 논리 회로(102B)는 다수개의 노어 게이트(NOR1 내지 NOR(n/4))를 포함하며 제1 조합 신호들(PFA1 내지 PFA(n/2))을 논리 조합하여 제2 조합 신호들(PFB1 내지 PFB(n/4))을 출력한다.
제3 논리 회로(102C)는 다수개의 낸드 게이트(NDB1 내지 NDB(n/8))를 포함하며 제2 조합 신호들(PFB1 내지 PFB(n/4))을 논리 조합하여 제3 조합 신호들(PFC1 내지 PFC(n/8))을 출력한다.
제4 논리 회로(102D)는 제3 조합 신호들(PFC1 내지 PFC(n/8))을 논리 조합하고, 테스트 신호(Test)에 응답하여 패스/페일 신호(PASS_OK)를 생성한다. 제4 논리 회로(102D)는 제3 조합 신호들(PFC1 내지 PFC(n/8))을 논리 조합하는 노어 게이트(NR)와, 테스트 신호(Test)에 응답하여 노어 게이트(NR)의 출력 신호를 패스/페일 신호(PASS_OK)로 출력하는 낸드 게이트(ND)를 포함한다.
패스/페일 신호 발생부(102)는 다수개의 비교 신호(PF1 내지 PFn) 중 적어도 하나가 로우 레벨일 경우 로우 레벨의 패스/페일 신호(PASS_OK)를 출력하고, 모든 비교 신호(PF1 내지 PFn)가 하이 레벨일 경우 하이 레벨의 패스/페일 신호(PASS_OK)를 출력한다.
도 4는 도 1에 도시된 플래시 메모리 소자의 내구성 테스트 과정(200)을 나타내는 순서도이다.
도 5는 도 4의 패스/페일 신호 발생 단계(230)를 더욱 상세히 설명하기 위한 순서도이다.
도 1 내지 도 5를 참조하여 플래시 메모리 소자의 내구성 테스트 과정(200) 을 설명하면 다음과 같다.
1) 메모리 셀 블럭 소거 단계(210)
먼저, 메모리 셀 영역의 P-Well에 약 18~20V의 전압을 인가하고, 소거하려는 셀 블럭에 해당하는 메모리 셀의 워드라인에 0V의 소거 전압을 인가하여 해당 메모리 셀 블럭을 소거시킨다.
2) 제1, 2 메모리 셀 프로그램 단계(220)
먼저, 비트라인(BLe1 및 BLo1)에 연결된 제 1, 2메모리 셀(MC1 및 MC2)에 같은 데이터를 프로그램한다. 본 발명에서는 "0" 데이터를 프로그램하는 방법을 예를 들어 설명한다.
디스차지 신호(DISCHe)가 일정시간 동안 하이 레벨(VCC)로 비트라인 선택부(110)의 NMOS 트랜지스터(N111)에 인가된다. 따라서, 비트라인(BLe1)에 전압(VIRPWR)이 일정시간 인가된 후 차단된다. 디스차지 신호(DISCHo)는 일정하게 하이 레벨(VCC)로 유지된다. 따라서, 비트라인 선택부(110)의 NMOS 트랜지스터(N112)가 턴온되어 비트라인(BLo1)에 전압(VIRPWR)을 인가한다. 이때, 전압(VIRPWR)은 하이 레벨을 유지한다.
메인 레지스터(130)의 NMOS 트랜지스터(N131)는 메인 레지스터 리셋 신호(RESET_L)에 응답하여 턴온된다. 따라서, 노드(QA)와 접지 전원(Vss)이 연결되어 노드(QA)는 로우 레벨(데이터 "0"에 해당)로 노드(QAb)는 하이 레벨(데이터 "1"에 해당)로 초기화된다.
일정시간 동안 인가되는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 프리차지부(130)는 감지 노드(SO)의 전위를 전원 전압(Vdd) 레벨로 프리차지시킨다.
데이터 입력 신호(nDI_L)에 응답하여 메인 데이터 입력 회로(160)의 NMOS 트랜지스터(N162)가 턴온된다. 따라서, 입출력 단자(YA)와 노드(QA)가 연결된다. 데이터 입력시 입출력 단자(YA)는 접지 전원(Vss)에 연결되어 있으므로, 노드(QA)에 로우 레벨("0" 데이터에 해당)의 입력 데이터(ID)가 입력된다. 즉, 래치(131)는 입력 데이터(ID)를 래치한다. 이때, NMOS 트랜지스터(N161)는 로우 레벨의 데이터 입력 신호(DI_L)에 의해 턴오프 상태를 유지한다.
로우 레벨의 디스차지 신호(DISCHe)에 응답하여 NMOS 트랜지스터(N111)가 턴오프된다. 따라서, 비트라인(BLe)에 인가되던 전압(VIRPWR)이 차단된다. 그 후, 하이 레벨의 비트라인 선택 신호(BSLe)에 응답하여 MOS 트랜지스터(N113)가 턴온된다. 따라서, 비트라인(BLe)과 감지 노드(SO)가 연결된다.
메인 레지스터 프로그램 신호(PGM_L)에 응답하여 프로그램 제어 회로(180)의 NMOS 트랜지스터(N181)가 턴온된다. 이로 인하여 노드(QA)의 입력 데이터(ID)가 감지 노드(SO)와 비트라인(BLe)을 통해 선택된 제1 메모리 셀(MC1)로 전송된다. 이때 제1 메모리 셀(MC1)에 연결된 워드 라인(WL1)에 프로그램 전압이 인가되어 데이터("0" 데이터; 이하, 제1 데이터)가 프로그램된다.
상술한 프로그램 방법과 유사한 방법으로 메인 레지스터(130)를 이용하여 다른 비트라인(BLo)에 연결된 제2 메모리 셀(MC2)에 같은 데이터("0" 데이터; 이하, 제2 데이터)를 프로그램한다.
상술한 바와 같은 동작으로 비트 라인(BLe 및 BLo)에 연결된 메모리 셀을 프로그램 한다. 다수의 페이지를 검증하기 위해 다수의 메모리 셀에 프로그램동작을 진행할 경우 프로그램 동작을 신속히 진행하기 위하여 메인 레지스터(130)를 이용하여 비트라인(BLe)의 프로그램 동작을 진행하고, 캐쉬 레지스터(140)를 이용하여 비트라인(BLo)의 프로그램 동작을 진행할 수 있다. 이 경우 메인 레지스터(130)와 캐쉬 레지스터(140)에 같은 데이터를 입력한다.
다른 비트라인(BLe2 내지 BLen, BLo2 내지 BLon)에 연결된 메모리 셀들도 페이지 버퍼(PB2 내지PBn)를 이용하여 상술한 프로그램 방법과 유사하게 프로그램 된다.
3) 제1, 2 메모리 셀들의 패스/페일 결정 단계(230)
3-1) 제1, 2 메모리 셀의 제1, 2 데이터 저장 단계(231)
먼저, 비트라인(BLe1)에 연결된 제1 메모리 셀(MC1)에 프로그램된 제1 데이터의 래치 동작을 설명하면 다음과 같다.
하이 레벨의 메인 레지스터 리셋 신호(RESET_L)에 응답하여 초기화 회로(133)는 래치(131)를 초기화시킨다. 즉, 노드(QA)와 접지 전원(Vss)이 연결되어 노드(QA)는 로우 레벨이 되고, 노드(QAb)는 하이 레벨이 된다.
일정시간 동안 인가되는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 프리차지부(130)는 감지 노드(SO)의 전위를 전원 전압(Vdd) 레벨로 프리차지시킨다.
하이 레벨의 비트라인 선택 신호(BSLe)에 응답하여 비트라인 선택부(110)는 비트라인(BLe1)과 감지 노드(SO)를 연결한다. "0" 데이터가 프로그램된 셀의 경우, 이에 연결된 비트라인(BLe1)에 하이 레벨의 독출 데이터(제1 데이터;RD1)가 전송된다. 따라서, 감지 노드(SO)에 하이 레벨의 독출 데이터(RD1)가 전송된다.
감지 노드(SO)에 전송된 하이 레벨의 독출 데이터(RD1)에 따라 NMOS 트랜지스터(N132)가 턴온된다. 또한, 하이 레벨의 메인 레지스터 읽기 신호(READ_L)에 응답하여 NMOS 트랜지스터(N133)가 턴온된다. 따라서 노드(QAb)와 접지 전원(Vss)이 연결되어 결과적으로 노드(QAb)에 로우 레벨의 제1 센싱 데이터(SD1b)가 발생된다. 따라서, 래치(131)는 제1 센싱 데이터(SD1b)를 래치한다.
비트라인(BLo1)에 연결된 제2 메모리 셀(MC2)에 프로그램된 데이터의 래치 동작을 설명하면 다음과 같다.
하이 레벨의 캐쉬 레지스터 리셋 신호(RESET_R)에 응답하여 초기화 회로(143)는 래치(141)를 초기화시킨다. 즉, 노드(QB)와 접지 전원(Vss)이 연결되어 노드(QB)는 로우 레벨이 되고, 노드(QBb)는 하이 레벨이 된다.
일정시간 동안 인가되는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 프리차지부(130)는 감지 노드(SO)의 전위를 전원 전압(Vdd) 레벨로 프리차지시킨다.
하이 레벨의 비트라인 선택 신호(BSLo)에 응답하여 비트라인 선택부(110)는 비트라인(BLo1)과 감지 노드(SO)를 연결한다. "0" 데이터가 프로그램된 셀의 경우, 이에 연결된 비트라인(BLo1)에 하이 레벨의 독출 데이터(제2 데이터; RD2)가 전송된다. 따라서, 감지 노드(SO)에 하이 레벨의 독출 데이터(RD2)가 전송된다.
감지 노드(SO)에 전송된 하이 레벨의 독출 데이터(RD2)에 따라 NMOS 트랜지 스터(N142)가 턴온된다. 또한, 하이 레벨의 캐쉬 레지스터 읽기 신호(READ_R)에 응답하여 NMOS 트랜지스터(N143)가 턴온된다. 따라서 노드(QBb)와 접지 전원(Vss)이 연결되어 결과적으로 노드(QBb)에 로우 레벨의 제2 센싱 데이터(SD2b)가 발생된다. 따라서, 래치(141)는 제2 센싱 데이터(SD2b)를 래치한다.
3-2) 제1 데이터 검증 단계(232) 및 판별 단계(233)
메인 레지스터 독출 신호(PBDO_L)에 응답하여 데이터 출력 회로(190)는 노드(QA)와 입출력 단자(YA)를 연결한다. 따라서, 제1 센싱 데이터(SD1)가 입출력 단자(YA)로 전송된다. 입출력 단자(YA)를 통해 출력된 제1 센싱 데이터(SD1)와 입력 데이터(ID)를 외부 테스트 회로(미도시)에서 비교하여 비트라인(BLe1)에 연결된 메모리 셀의 프로그램 상태를 판별한다. 즉, 출력된 제1 센싱 데이터(SD1)와 입력 데이터(ID)가 동일할 경우 제1 메모리 셀(MC1)에 대한 프로그램 동작이 성공했다고 판단하고, 다를 경우 제1 메모리 셀(MC1)에 대한 프로그램 동작이 실패했다고 판단한다.
3-3) 제1 데이터와 제2 데이터 비교 단계(234)
제1 데이터 검증 단계(232) 및 판별 단계(233)에서 비트라인(BLe1)에 연결된 제1 메모리 셀(MC1)의 프로그램 동작이 제대로 실행됐다고 판단되었을 경우, 제1 데이터(RD1)와 제2 데이터(RD2)의 비교 단계(234)를 실시한다. 제1 데이터(RD1)와 제2 데이터(RD2)는 제1 센싱 데이터(SD1)와 제2 센싱 데이터(SD2)에 각각 대응 하므로 실제적으론 제1 센싱 데이터(SD1)와 제2 센싱 데이터(SD2)가 서로 비교된다.
일정시간 동안 인가되는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 프리차지부(130)는 감지 노드(SO)의 전위를 전원 전압(Vdd) 레벨로 프리차지시킨다.
메인 레지스터 독출 신호(PBDO_L)에 응답하여 NMOS 트랜지스터(N191)가 턴온된다. 따라서, 노드(QA)의 제1 센싱 데이터(SD1)가 입출력 단자(YA)에 전송된다. 또한, 캐쉬 레지스터 프로그램 신호(PGM_R)에 응답하여 NMOS 트랜지스터(182)가 턴온된다. 따라서, 노드(QB)의 제2 센싱 데이터(SD2)가 감지 노드(SO)에 전송된다.
입출력 단자(YA)에 전송된 제1 센싱 데이터(SD1)와 감지 노드(SO)에 전송된 제2 센싱 데이터(SD1)는 비교 신호 생성부(150)의 XNOR 게이트(150)에 인가된다. XNOR 게이트(150)는 제1 센싱 데이터(SD1)와 제2 센싱 데이터(SD2)가 서로 동일할 경우 로우 레벨의 비교 신호(PF)신호를 생성하고, 다를 경우 하이 레벨의 비교 신호(PF)를 생성한다.
3-4) 패스/페일 판단(235)
페이지 버퍼가 다수 개(예를 들어 n개) 구비된다고 가정하면, 상술한 방법으로 n개의 비교 신호(PF1 내지 PFn)가 생성된다. n개의 비교 신호(PF1 내지 PFn)는 제1 논리 회로(102A)의 다수개의 낸드 게이트(NDA1 내지 NDAn/2)에 각각 짝을 이루어 입력된다. 다수개의 낸드 게이트(NDA1 내지 NDAn/2)는 n개의 비교 신호(PF1 내지 PFn)를 조합하여 신호수가 반으로 감소된 제1 조합신호(PFA1 내지 PFAn/2)를 생 성한다. 제2 논리 회로(102B)는 제1 조합신호(PFA1 내지 PFAn/2)를 인가받아 제2 조합신호(PFB1 내지 PFBn/4)를 출력한다. 제3 논리 회로(102C)는 제2 조합신호(PFB1 내지 PFBn/4)를 인가받아 제3 조합신호(PFC1 내지 PFCn/8)를 출력한다. 최종적으로 제4 논리 회로(102D)의 노어 게이트(NR)는 제3 조합신호(PFC1 내지 PFCn/8)를 인가받아 출력 신호를 생성한다. 낸드 게이트(ND)는 테스트 신호(Test)에 응답하여 노어 게이트(NR)의 출력 신호를 패스/페일 신호(PASS_OK)로 출력한다. 패스/페일 신호 발생부(102)는 다수개의 비교 신호(PF1 내지 PFn) 중 적어도 어느 하나가 로우 레벨일 경우 로우 레벨의 패스/페일 신호(PASS_OK)를 출력하고, 모든 비교 신호(PF1 내지 PFn)가 하이 레벨일 경우 하이 레벨의 패스/페일 신호(PASS_OK)를 출력한다.
3-5) 패스/ 페일 메모리 셀 결정(236A, 236B)
패스/페일 신호(PASS_OK)의 논리 값이 "0"일 경우 비트라인(BLe1 내지 BLen)과 비트라인(BLo1 내지 BLon)에 연결된 다수의 메모리 셀의 프로그램 동작을 모두 패스로 판정한다(236A). 패스/페일 신호(PASS_OK)의 논리 값이 "1"일 경우 비트라인(BLe1 내지 BLen)에 연결된 다수의 메모리 셀의 프로그램 동작은 패스로 판정하고, 비트라인(BLo1 내지 BLon)에 연결된 다수의 메모리 셀의 프로그램 동작은 페일로 판정한다(236B).
3-6) 제2 데이터 검증 단계(237) 및 판별 단계(238)
제2 데이터 검증 단계(237) 및 판별 단계(238)에서 비트라인(BLe)에 연결된 제1 메모리 셀(MC1)의 프로그램 동작이 실패했다고 판단될 경우, 제2 데이터 검증 단계(237) 및 판별 단계(238)를 실시한다.
먼저, 캐쉬 레지스터 독출 신호(PBDO_R)에 응답하여 독출 제어 회로(190)는 노드(QB)와 입출력 단자(YA)를 연결한다. 따라서, 제2 센싱 데이터(SD2)가 입출력 단자(YA)로 전송된다. 입출력 단자(YA)를 통해 출력된 제2 센싱 데이터(SD2)와 프로그램 단계에서의 입력 데이터(ID)를 외부 테스트 회로(미도시)에서 비교하여 비트라인(BLo1)에 연결된 메모리 셀(MC2)의 프로그램 상태를 판별한다.
3-7) 패스/ 페일 메모리 셀 결정(239A, 239B)
출력된 제2 센싱 데이터(SD2)와 입력 데이터(ID)가 동일할 경우 제2 메모리 셀(MC2)에 대한 프로그램 동작이 성공했다고 판단(239A)하고, 다를 경우 제2 메모리 셀(MC2)에 대한 프로그램 동작이 실패했다고 판단(239B)한다.
4) 제1, 2 메모리 셀의 페일 상태 출력(240) 및 프로그램 횟수 카운팅(250)
상술한 패스/ 페일 메모리 셀 결정(236A, 236B, 239A, 및 239B)에서 제1 및 제2 메모리 셀(MC1 및 MC2)의 프로그램 동작이 성공했다고 판단될 경우(236B) 1회의 프로그램 동작이 성공한 것으로 판단한다. 이때 프로그램 동작을 반복 실시하기 위하여 메모리 셀 블럭 소거 동작(210), 프로그램 단계(220), 패스/페일 결정 단계(230)를 재실시한다. 이때, 프로그램 횟수 카운팅(240)은 외부 장치에 의해 상술한 반복 동작이 진행될 때마다 1씩 증가된다. 또한, 상술한 반복 동작은 제1 및 제2 메모리 셀(MC1 및 MC2)들 중 적어도 어느 하나가 페일로 판단(236A 또는 239A 또는 239B)될 때까지 반복 실시한다.
5) 카운팅 값 출력 단계(260)
제1 및 제2 메모리 셀(MC1 및 MC2)들 중 적어도 어느 하나의 프로그램 동작이 페일로 판단(236A 또는 239A 또는 239B)될 경우, 이때까지 누적된 프로그램 횟수가 외부 장치에 의해 출력된다. 프로그램 횟수를 기초로 플래시 메모리 소자의 메모리 셀의 내구성이 판단된다.
따라서, 본 발명은 비트라인(BLe)에 연결된 제1 메모리 셀에 저장된 데이터와 비트라인(BLo)에 연결된 제2 메모리 셀에 저장된 데이터를 서로 비교하여 동일할 경우, 제1, 제2 메모리 셀의 프로그램 동작이 패스인 것으로 판정한다. 그 결과, 제2 메모리 셀에 저장된 데이터를 검증하기 위해 외부로 독출 데이터를 출력하는 단계를 생략할 수 있으므로 내구성 테스트시 테스트 시간이 절감된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 플래시 메모리 소자의 프로그램 동작 테스트 시, 동일한 데이터가 각각 프로그램된 적어도 두개의 메모리 셀들로부터 각각 독출된 데이터들을 서로 비교하고, 그 비교 결과에 따라 패스/페일 신호를 생성함으로써, 메모리 셀의 내구성 테스트 시간을 줄일 수 있다.

Claims (18)

  1. 적어도 한쌍의 비트라인에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 한쌍의 비트라인에 연결되며, 독출 동작시 상기 한쌍의 비트라인 중 제1 비트라인에 연결된 제1 메모리 셀의 프로그램 데이터와, 제2 비트라인에 연결된 제2 메모리 셀의 독출 데이터를 각각 센싱하여 제1 센싱 데이터와 제2 센싱 데이터를 각각 저장하며, 내구성 테스트 동작시 상기 제1 및 제2 센싱 데이터를 비교하여 비교 신호를 생성하며, 프로그램 동작시 입력 데이터를 상기 제1, 2 메모리 셀에 전송하는 적어도 하나의 페이지 버퍼; 및
    상기 내구성 테스트 동작시 상기 비교 신호와 테스트 신호에 응답하여 상기 제1 및 제2 메모리 셀의 프로그램 동작 성공 여부를 나타내는 패스/페일 신호를 출력하는 패스/페일 신호 발생기를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서, 상기 페이지 버퍼는
    비트라인 선택 신호에 응답하여 상기 제1 또는 상기 제2 비트라인을 감지 노드에 연결하는 비트라인 선택부;
    프리차지 신호에 응답하여 상기 감지 노드를 프리차지하는 프리차지부;
    메인 레지스터 읽기 신호에 응답하여 상기 제1 메모리 셀에 프로그램된 상기 독출 데이터를 센싱하고, 상기 제1 센싱 데이터를 래치하는 메인 레지스터;
    캐쉬 레지스터 읽기 신호에 응답하여 상기 제2 메모리 셀에 프로그램된 상기 독출 데이터를 센싱하고, 상기 제2 센싱 데이터를 래치하는 캐쉬 레지스터;
    독출 신호에 응답하여 상기 제1 센싱 데이터 또는 상기 제2 센싱 데이터를 상기 입출력 단자로 전송하는 데이터 출력 회로;
    프로그램 제어 신호에 응답하여 상기 입력 데이터 또는 상기 제1 센싱 데이터 또는 상기 제2 센싱 데이터를 상기 감지 노드에 전송하는 프로그램 제어 회로; 및
    상기 감지 노드에 전송된 상기 제2 센싱 데이터와 상기 입출력 단자에 전송된 상기 제1 센싱 데이터를 비교하고, 그 비교 결과에 따라 상기 비교 신호를 생성하는 비교 신호 생성부를 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서, 상기 메인 레지스터는
    상기 제1 센싱 데이터 또는 상기 입력 데이터를 임시 저장하는 래치;
    상기 메인 레지스터 읽기 신호에 응답하여 상기 제1 센싱 데이터를 상기 래치에 출력하는 센싱회로; 및
    초기화 신호에 응답하여 상기 래치를 초기화시키는 초기화 회로를 포함하는 플래시 메모리 소자.
  4. 제 2 항에 있어서, 상기 캐쉬 레지스터는
    상기 제2 센싱 데이터 또는 상기 입력 데이터를 임시 저장하는 래치;
    상기 캐쉬 레지스터 읽기 신호에 응답하여 상기 제2 센싱 데이터를 상기 래치에 출력하는 센싱회로; 및
    초기화 신호에 응답하여 상기 래치를 초기화시키는 초기화 회로를 포함하는 플래시 메모리 소자.
  5. 제 2 항에 있어서,
    상기 페이지 버퍼는 상기 메인 레지스터 및 상기 캐쉬 레지스터와, 상기 입출력 단자 사이에 각각 연결되며, 데이터 입력 신호에 응답하여 상기 메인 레지스터 및 캐쉬 레지스터에 상기 입력 데이터를 전송하는 데이터 입력 회로를 더 포함하는 플래시 메모리 소자.
  6. 제 2 항에 있어서,
    상기 비교 신호 생성부는 상기 제1 센싱 데이터와 상기 제2 센싱 데이터에 응답하여 상기 비교 신호를 생성하는 익스클러시브 노어 게이트를 포함하는 플래시 메모리 소자.
  7. 제 2 항에 있어서,
    상기 비교 신호 생성부는 상기 제1 센싱 데이터와 상기 제2 센싱 데이터가 서로 동일할 경우 논리 로우의 상기 비교 신호를 생성하고, 서로 다를 경우 논리 하이의 상기 비교 신호를 생성하는 플래시 메모리 소자.
  8. 제 1 항에 있어서,
    상기 패스/페일 신호 발생기는 상기 적어도 하나의 페이지 버퍼에서 출력되는 적어도 하나의 상기 비교 신호를 논리 조합하여 출력 신호로 생성하고, 내구성 테스트 동작시 인에이블되는 상기 테스트 신호에 응답하여 상기 출력 신호를 상기 패스/페일 신호로 출력하는 플래시 메모리 소자.
  9. 제 1 항에 있어서,
    상기 패스/페일 신호 발생기는 다수의 상기 페이지 버퍼에서 각각 출력되는 상기 비교 신호들을 논리 조합하여 제1 조합 신호들을 생성하는 제1 논리 회로;
    상기 제1 조합 신호들을 논리 조합하여 제2 조합 신호들을 생성하는 제2 논리 회로;
    상기 제2 조합 신호들을 논리 조합하여 제3 조합 신호들을 생성하는 제3 논리 회로; 및
    상기 제3 조합 신호들을 논리 조합하여 상기 출력 신호를 생성하고, 상기 테스트 신호에 응답하여 상기 출력 신호를 상기 패스/페일 신호로 출력하는 제4 논리 회로를 포함하는 플래시 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제1 논리 회로는 다수개의 낸드 게이트들을 포함하고, 상기 다수개의 낸드 게이트들 각각은 상기 비교 신호들 중 적어도 한쌍의 비교 신호들에 응답하여, 상기 제1 조합 신호들 중 하나를 출력하는 플래시 메모리 소자.
  11. 제 9 항에 있어서,
    상기 제2 논리 회로는 다수개의 노어 게이트들을 포함하고, 상기 다수개의 노어 게이트들 각각은 상기 제1 조합 신호들 중 적어도 한쌍의 제1 조합 신호들에 응답하여, 상기 제2 조합 신호들 중 하나를 출력하는 플래시 메모리 소자.
  12. 제 9 항에 있어서,
    상기 제3 논리 회로는 다수개의 낸드 게이트들을 포함하고, 상기 다수개의 낸드 게이트들 각각은 상기 제2 조합 신호들 중 적어도 한쌍의 제2 조합 신호들에 응답하여, 상기 제3 조합 신호들 중 하나를 출력하는 플래시 메모리 소자.
  13. 제 9 항에 있어서,
    상기 제4 논리 회로는 상기 제3 조합 신호들을 인가받아 상기 출력 신호를 출력하는 노어 게이트; 및
    상기 테스트 신호에 응답하여 상기 출력 신호를 상기 패스/페일 신호로 출력하는 낸드 게이트를 포함하는 플래시 메모리 소자.
  14. 적어도 한 쌍의 비트라인에 연결된 다수의 메모리 셀을 포함하는 플래시 메모리 소자의 내구성 테스트 방법에 있어서,
    상기 다수의 메모리 셀 중 제1 및 제2 메모리 셀을 포함한 메모리 셀 블럭의 데이터를 소거하는 단계;
    상기 제1 및 제2 메모리 셀에 동일한 데이터를 프로그램하는 단계;
    상기 제1 및 제2 메모리 셀들의 패스/페일을 결정하는 단계;
    상기 제1 및 제2 메모리 셀이 모두 패스로 판단될 경우 상기 소거 단계, 프로그램 단계, 및 패스/페일 상태을 결정하는 단계를 반복하는 단계;
    상기 반복 단계가 실행될 때마다, 그 반복 횟수를 카운팅하고, 그 카운팅 값을 누적시키는 단계; 및
    상기 패스/페일 결정 단계에서 상기 제1 및 제2 메모리 셀 중 어느 하나라도 페일로 판단될 경우 누적된 상기 카운팅 값을 출력하는 단계를 포함하는 플래시 메모리 소자의 내구성 테스트 방법.
  15. 제 14 항에 있어서, 상기 패스/페일을 결정하는 단계는
    상기 제1 및 제2 메모리 셀의 프로그램된 데이터를 독출하여 제1 센싱 데이터와 제2 센싱 데이터를 메인 레지스터와 캐쉬 레지스터에 각각 저장하는 단계;
    상기 제1 센싱 데이터를 검증하여 상기 제1 메모리 셀의 프로그램의 패스/페일 상태를 판단하는 단계; 및
    상기 판단 단계에서 패스 판정시 상기 제1 센싱 데이터와 상기 제2 센싱 데이터를 비교하여 상기 제2 메모리 셀의 프로그램의 패스/페일 상태를 판단하는 단계를 포함하는 플래시 메모리 소자의 내구성 테스트 방법.
  16. 제 15 항에 있어서, 상기 패스/페일 판단 단계는
    상기 제1 센싱 데이터를 독출하여 상기 제1 메모리 셀의 프로그램 패스/페일 상태를 판단하는 검증 단계; 및
    상기 검증 단계에서 패스 상태로 검증될 경우, 상기 제1 센싱 데이터와 상기 제2 센싱 데이터를 비교하여 그 비교 결과에 따라 상기 제2 메모리 셀 프로그램 동작의 패스/페일 상태를 판단하는 단계를 포함하는 플래시 메모리 소자의 내구성 테스트 방법.
  17. 제 16 항에 있어서,
    상기 검증 단계에서 페일 상태로 검증될 경우, 상기 제2 센싱 데이터를 독출하여 제2 메모리 셀의 프로그램 패스/페일 상태를 판단하는 단계를 더 포함하는 플래시 메모리 소자의 내구성 테스트 방법.
  18. 제 17 항에 있어서,
    상기 제1 메모리 셀의 패스/페일 판단 단계에서 패스 상태로 판정되고, 상기 제1 데이터와 상기 제2 데이터를 비교시 데이터가 서로 동일하다고 판단될 경우 제1, 2 메모리 셀들을 패스 판정하는 단계;
    상기 제1 메모리 셀의 패스/페일 판단 단계에서 패스 상태로 판정되고, 상기 제1 데이터와 상기 제2 데이터를 비교시 데이터가 서로 다르다고 판단될 경우 제1 메모리 셀은 패스 판정하고, 상기 제2 메모리 셀은 페일 판정하는 단계;
    상기 제1 메모리 셀의 패스/페일 판단 단계에서 페일 상태로 판정되고, 상기 제2 메모리 셀의 패스/페일 판단 단계에서 패스로 판정될 경우 제1 메모리 셀은 페일 판정하고, 상기 제2 메모리 셀은 패스 판정하는 단계; 및
    상기 제1 메모리 셀의 패스/페일 판단 단계에서 페일 상태로 판정되고, 상기 제2 메모리 셀의 패스/페일 판단 단계에서 페일로 판정될 경우 제1, 2 메모리 셀은 모두 페일 판정하는 단계를 포함하는 플래시 메모리 소자의 내구성 테스트 방법.
KR1020060016168A 2006-02-20 2006-02-20 내구성을 테스트하기 위한 패스 및 페일 신호의 발생기능을 가지는 플래시 메모리 소자 및 그것의 내구성테스트 방법 KR20070082999A (ko)

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