KR20090055762A - 플래시 메모리 소자 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 소자 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자 및 그것의 프로그램 방법에 관한 것으로, 다수의 메모리 셀을 포함하며, 상기 다수의 메모리 셀은 스트링 구조로 연결되는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 비트라인에 연결되며, 프로그램 동작시 프로그램 데이터를 임시 저장한 후 상기 메모리 셀 중 하나에 전송하는 다수의 페이지 버퍼를 포함하는 페이지 버퍼부와, 상기 페이지 버퍼부와 데이터 라인 사이에 연결되며, 프로그램 동작시 상기 프로그램 데이터를 상기 페이지 버퍼부 중 선택된 페이지 버퍼로 출력하고, 검증 동작시 상기 페이지 버퍼를 통해 검증 데이터를 전송받는 데이터 라인 먹스부, 및 상기 검증 데이터를 카운팅하고, 카운팅된 페일 비트와 ECC 허용 비트수를 비교하여 프로그램 동작의 패스 또는 페일 신호를 출력하는 페일 비트 카운터부를 포함하는 플래시 메모리 소자 및 그것의 프로그램 방법을 개시한다.
프로그램, 캐쉬, 검증, 카운터

Description

플래시 메모리 소자 및 그것의 프로그램 방법{Flash memory device and program method thereof}
본 발명은 플래시 메모리 소자 및 그것의 프로그램 방법에 관한 것으로, 특히 프로그램 동작시의 검증 동작을 진행할 수 있는 플래시 메모리 소자 및 그것의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술 연구가 활발히 연구되고 있다.
메모리 셀의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속되어 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자의 플로팅 게이 트(floating gate)에 파울러 노드하임 터널링(Fowler-Nordheim Tunneling)의 방법으로 전자를 주입하거나 빼냄으로써, NAND형 플래쉬 메모리 소자가 프로그램 및 소거상태가 된다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하고 정상적인 프로그램 및 소거 여부를 검증하기 위해 페이지 버퍼(page buffer)를 사용한다. 통상의 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되었으나 최근 데이터 프로그램의 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성되고 있다.
도 1은 일반적인 NAND형 플래시 메모리 소자의 듀엘 레지스터 구조를 가지는 페이지 버퍼의 구성도로, 메인 레지스터(24)와 캐쉬 레지스터(25)를 이용하여 프로그램 동작, 카피백 동작을 수행한다. 읽기 및 프로그램 소거 검증 동작을 수행하기 위해서는 메인 레지스터(24)만을 이용한다. 프로그램 검증 시 페이지 버퍼의 동작을 간략히 설명하면 다음과 같다.
검증 신호 공급부(21)에 디스차지 신호(DISCHe 및 DISCHo)가 인가되어 이븐 및 오드 비트라인(BLe, BLo)중 하나의 비트라인에 0V의 전위를 유지하는 검증 신호(VIRPWR)가 인가된다. 메인 레지스터(24)는 래치(27)를 포함하는데, 리셋 신호에 응답하여 래치(27)의 출력 노드가 초기화된다. 프리차지부(23)에 프리차지 신호가 로우 레벨로 인가되면, 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 하이 레벨로 유지된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되고, 이븐 비트라인(BLe)이 V1-Vt로 프리 차지 된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 셀이 이밸류에이션(evaluation) 된다. 프리차지부(23)에 프리차지 신호가 하이 레벨로 인가되어, 감지 노드(SO)에 전원 전압(Vcc)을 인가하던 노드가 차단된다. 이때, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 2 전압(V2)의 전위로 인가된다. 이후, 메인 레지스터(24)에 독출 신호가 인가되고, 셀의 프로그램이나 소거 상태에 따라 변하는 감지 노드(SO) 전위에 의해 래치(27)의 입력 노드와 출력 노드의 전위가 변하게 된다. 즉, 프로그램 셀의 경우 감지 노드(SO)는 하이 레벨의 전위를 유지하고, 소거 셀의 경우 감지 노드(SO)는 로우 레벨로 디스차지 된다. 따라서, 감지 노드(SO)가 하이 레벨을 유지할 경우 입력 노드의 전위는 로우 레벨이 되고, 출력 노드는 하이 레벨이 된다. 그리고 하이 레벨의 출력 노드 전위에 의해 검출 신호 단자는 플로팅 된다. 한편, 감지 노드(SO)가 로우 레벨을 유지할 경우, 입력 노드와 출력 노드의 전위는 변하지 않기 때문에 출력 노드는 로우 레벨을 유지한다. 로우 레벨의 출력 노드 전위에 의해 검출 신호 전위는 하이 레벨이 된다. 따라서, 프로그램 셀의 경우 검출 신호 전위는 플로팅되고, 소거 셀의 경우 검출 신호 전위는 하이 레벨이 된다.
상기와 같이 구성된 페이지 버퍼는 플래시 메모리 소자의 한개의 비트 라인쌍(이븐 비트라인 및 오드 비트라인) 당 하나가 연결되어 있다. 또한, 도 2와 같이 각 페이지 버퍼의 검출 신호 노드(nWDO_L)은 하나의 라인으로 묶여서 출력된다. 즉, 512개의 비트라인으로 구성된 플래시 메모리 소자의 경우 512개의 페이지 버퍼에서 나오는 512개의 검출 신호 노드(nWDO_L)은 하나의 라인 통합되어 출력된다. 따라서, 512개의 페이지 버퍼마다 1비트의 검출 신호(nWDO)가 출력되므로, 최종적으로 16비트의 검출 신호(nWDO)를 이용하여 패스/페일 비트를 만든다.
상술한 종래 기술에 따른 플래시 메모리 소자의 검증 방법은 패스 또는 페일 상태만을 체크할 수 있을 뿐 몇 개의 페일 비트가 발생하였는지는 확인할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 프로그램 동작 시, 데이터를 프로그램한 후, 데이터를 검증하기 위한 컬럼 스캐닝 동작을 실시하여 프로그램 페일이 발생한 비트를 체크하고 페일 비트의 수를 세어 ECC(Error correction code)를 통해 정정하여 패스 또는 페일 처리하여 플래시 메모리 소자의 효율을 증대시킬 수 있는 플래시 메모리 소자 및 이의 프로그램 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자는 다수의 메모리 셀을 포함하며, 상기 다수의 메모리 셀은 스트링 구조로 연결되는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 비트라인에 연결되며, 프로그램 동작시 프로그램 데이터를 임시 저장한 후 상기 메모리 셀 중 하나에 전송하는 다수의 페이지 버퍼를 포함하는 페이지 버퍼부와, 상기 페이지 버퍼부와 데이터 라인 사이에 연결되며, 프로그램 동작시 상기 프로그램 데이터를 상기 페이지 버퍼부 중 선택된 페이지 버퍼로 출력하고, 검증 동작시 상기 페이지 버퍼를 통해 검증 데이터를 전송받는 데이터 라인 먹스부, 및 상기 검증 데이터를 카운팅하고, 카운팅된 페일 비트와 ECC 허용 비트수를 비교하여 캐쉬 프로그램 동작의 패스 또는 페일 신호를 출력하는 페일 비트 카운터부를 포함한다.
상기 데이터 라인 먹스부는 상기 프로그램 또는 검증 동작시 컬럼 어드레스에 응답하여 상기 다수의 페이지 버퍼 중 어느 하나를 선택하는 컬럼 디코더부, 및 상기 프로그램 동작시 상기 프로그램 데이터를 상기 컬럼 디코더부로 출력하고, 상기 검증 동작시 상기 검증 데이터를 상기 컬럼 디코더부로 부터 전송받아 상기 페일 비트 카운터부로 출력하는 데이터 라인 먹스부를 포함한다.
상기 페이지 버퍼부는 상기 검증 동작시 상기 메모리 셀에 프로그램된 데이터를 독출하여 상기 검증 데이터로 저장한다.
상기 컬럼 디코더부와 상기 데이터 라인 먹스부 각각은 상기 캐쉬 프로그램 동작의 상기 제2 데이터가 상기 캐쉬 레지스터에 입력이 완료된 후, 상기 검증 데이터를 전송받는다.
상기 페일 비트 카운터부는 검증 데이터와 프로그램 동작시 입력된 입력 데이터를 비교하는 제1 비교기와, 상기 제1 비교기 출력 신호를 카운팅하여 카운팅 신호로 출력하는 카운터와, ECC 허용 페일 비트수를 저장하는 레지스터, 및 상기 허용 페일 비트 수와 상기 카운팅 신호를 비교하여 상기 패스/페일 신호를 출력하는 제2 비교기를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 다수의 프로그램 데이터를 메모리 셀 어레이에 연결된 다수의 페이지 버퍼에 각각 입력하는 단계와, 상기 다수의 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램하는 단계와, 상기 메모리 셀 어레이에 프로그램된 다수의 데이터를 독출하여 상기 다수의 페이지 버퍼에 검증 데이터를 각각 저장하는 단계와, 다수의 상기 검증 데이터를 출력하여 프로그램 동작을 검증한 후 페일 비트를 카운팅하는 단계, 및 카운팅된 상기 페일 비트 수와 허용 비트 수를 비교하여 프로그램 패스 또는 페일 신호를 출력하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 제1 프로그램 데이터를 입출력 단자로 부터 캐쉬 레지스터에 임시 저장한 후, 메모리 셀 어레이에 연결된 페이지 버퍼에 입력하는 단계와, 상기 제1 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램하는 동시에 제2 프로그램 데이터를 상기 캐쉬 레지스터에 입력하는 단계와, 상기 메모리 셀 어레이에 프로그램된 제1 프로그램 데이터를 독출하여 상기 페이지 버퍼에 검증 데이터를 저장하는 단계와, 컬럼 어드레스에 응답하여 상기 검증 데이터를 출력하여 프로그램 동작을 검증한 후 페일 비트를 카운팅하는 단계, 및 카운팅된 상기 페일 비트 수와 허용 비트 수를 비교하여 프로그램 패스 또는 페일 신호를 출력하는 단계를 포함한다.
상기 프로그램 패스 또는 페일 신호를 출력하는 단계는 카운팅된 상기 페일 비트수가 상기 허용 비트 수보다 클 경우 상기 페일 신호를 출력하고, 카운팅된 상기 페일 비트수가 상기 허용 비트 수와 같거나 작을 경우 상기 패스 신호를 출력한다.
상기 패스 신호가 출력될 경우 상기 프로그램 동작이 페일된 메모리 셀의 에러를 정정하는 단계를 더 포함한다.
상기 제1 프로그램 데이터 입력 단계는 상기 캐쉬 레지스터에 임시 저장된 상기 제1 프로그램 데이터를 상기 컬럼 어드레스에 응답하여 선택된 데이터 라인을 통해 상기 페이지 버퍼에 입력한다.
상기 페일 비트를 카운팅하는 단계는 상기 컬럼 어드레스를 순차적으로 증가시켜 마지막 컬럼 어드레스에 해당하는 상기 검증 데이터까지 출력하여 상기 프로그램 동작이 정상적으로 실행되지 않은 데이터를 상기 페일 비트로 카운팅한다.
상기 프로그램 패스 또는 페일 신호를 출력하는 단계는 상기 제2 프로그램 데이터가 상기 캐쉬 레지스터에 입력되는 동작이 완료된 후 실시한다.
본 발명의 실시 예에 따르면, 플래시 메모리 소자의 프로그램 동작 시, 데이터를 프로그램한 후, 데이터를 검증하기 위한 컬럼 스캐닝 동작을 실시하여 프로그램 페일이 발생한 비트를 체크하고 페일 비트의 수를 세어 ECC(Error correction code)를 통해 정정하여 패스 또는 페일 처리하여 플래시 메모리 소자의 효율을 증대 시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하 도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자의 구성도이다.
도 3을 참조하면, 플래시 메모리 소자는 메모리 셀 어레이(110), 페이지 버퍼부(120), 컬럼 디코더부(130), 데이터 라인 먹스부(140), 및 페일 비트 카운터부(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀들이 직렬 연결된 다수의 스트링으로 구성되며, 하나의 스트링은 16개 또는 32개의 메모리 셀, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트라인(BLe, BLo)과 접속되고, 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
페이지 버퍼부(120)는 다수의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n)로 구성되며, 각 페이지 버퍼는 메모리 셀 어레이(110)의 비트라인(Ble, BLo) 쌍에 하나씩 연결된다.
컬럼 디코더부(130)는 페이지 버퍼부(120)에 연결되고, 컬럼 어드레스(CA)에 응답하여 데이터 라인(DL)과 다수의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n) 중 어느 하나를 연결한다.
데이터 라인 먹스부(140)는 소자의 프로그램 또는 독출 동작시 글로벌 데이터 라인(GDL)과 데이터 라인(DL)을 연결시키고, 소자의 검증 동작시 데이터 라인(DL)을 통해 입력된 검증 데이터(VD<31:0>)를 페일 비트 카운터부(160)로 출력한 다.
페일 비트 카운터부(160)는 플래시 메모리 소자의 검증 동작시 데이터 라인 먹스부(140)로 부터 입력되는 검증 데이터(VD<31;0>) 중 페일 비트를 카운팅하고, 카운팅된 페일 비트 수와 ECC부에서 허용되는 페일 비트 수를 비교하여 카운팅된 페일 비트 수가 ECC부에서 허용되는 페일 비트 수보다 클 경우 페일 신호(FAIL)를 출력하고, 카운팅된 페일 비트 수가 ECC부에서 허용되는 페일 비트 수와 같거나 작을 경우 패스 신호(PASS)를 출력한다.
도 4는 도 3에 도시된 페일 비트 카운터부(160)의 상세 구성도이다.
도 4를 참조하면, 페일 비트 카운터부(160)는 검증 데이터(VD<31:0>)와 프로그램 동작시 입력된 입력 데이터(IN_DATA<31:0>)를 비교하는 제1 비교기(161), 제1 비교기(161)의 출력 신호(FD<31:0>)를 카운팅하여 카운팅 신호(FN<3:0>)로 출력하는 카운터(162), ECC 허용 페일 비트수를 저장하는 레지스터(163), 및 레지스터(163)에 저장된 ECC 허용 페일 비트 수(EFN<3:0>)와 카운팅 신호(FN<3:0>)를 비교하여 패스/페일 신호(PASS/FAIL)를 출력하는 제2 비교기(164)를 포함한다.
레지스터(163)은 퓨즈셋을 이용하여 구성할 수 있으며, 퓨즈의 커팅 상태에 따라 ECC 허용 페일 비트수를 저장할 수 있다.
도 5는 본 발명의 실시 예에 따른 플래시 메모리 소자의 검증 동작을 설명하기 위한 순서도이다.
도 3 내지 도 5를 참조하여 플래시 메모리 소자의 검증 동작을 설명하면 다 음과 같다.
1) 데이터 입력 단계(510)
플래시 메모리 소자의 프로그램시 글로벌 데이터 라인(GDL)과 데이터 라인(DL)을 통해 프로그램 데이터가 컬럼 디코더부(130)에 입력된다. 이때 프로그램 하려는 컬럼의 컬럼 어드레스가 입력되어 페이지 버퍼부(120) 중 하나의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)와 데이터 라인(DL)이 연결되어 프로그램 데이터가 페이지 버퍼부(120)에 입력된다.
2) 데이터 프로그램 단계(520)
페이지 버퍼부(120)에 입력된 프로그램 데이터는 선택된 비트라인(BLe, BLo 중 어느 하나)을 통해 전달된다. 이때 메모리 셀 어레이(110)의 선택된 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되어 프로그램 데이터가 선택 메모리 셀에 프로그램된다.
3) 컬럼 스캐닝 단계(530)
프로그램된 메모리 셀의 검증 동작을 실시하기 위하여 메모리 셀의 상태(검증 데이터)를 독출하여 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)에 저장한다.
이 후, 프로그램 데이터 입력시 인가된 컬럼 어드레스를 컬럼 디코더부(130)에 인가하여 검증 데이터를 데이터 라인 먹스부(140)로 출력한다. 데이터 라인 먹스부(140)는 검증 데이터의 패스/페일을 판단하여 페일시 검증 데이터(VD<31:0>)를 페일 비트 카운터부(160)로 출력한다.
4) 페일 비트 카운팅(540)
페일 비트 카운터부(160)의 제1 비교기(161)는 상술한 컬럼 스캐닝 동작시 입력되는 검증 데이터(VD<31:0>)와 프로그램 동작시 입력되는 입력 데이터(IN_DATA)를 비교하여 서로 불일치하는 즉, 프로그램 동작이 정상적으로 실행되지 않은 데이터 정보를 비교 신호(FD<31:0>)로 출력한다.
카운터(162)는 비교 신호(FD<31:0>)를 입력 받아 프로그램 동작이 정상적으로 실행되지 않은 데이터를 카운팅하여 카운팅 신호(FN<3:0>)를 출력한다. 제2 비교기(164)는 레지스터(163)에 저장되어 있는 ECC 허용 페일 비트 수(EFN<3:0>)와 카운팅 신호(FN<3:0>)를 비교하여 패스/페일 신호(PASS/FAIL)를 출력한다.
상술한 것과 같이 프로그램 데이터를 메모리 셀에 프로그램 한 후, 이를 독출하여 컬럼 스캐닝 방식으로 프로그램 동작을 검증함으로써, 다수의 메모리 셀의 프로그램 동작시 페일 비트수를 카운팅하여 패스/페일 신호(PASS/FAIL)를 출력한다.
본 발명의 다른 실시 예는 플래시 메모리 소자의 프로그램 동작 중 캐쉬 프로그램을 일예로 설명하도록 한다.
도 6은 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 캐쉬 프로그램 동작의 검증 동작을 설명하기 위한 순서도이다.
1) 제1 데이터 입력 단계(610)
플래시 메모리 소자의 캐쉬 프로그램시 제1 데이터가 글로벌 데이터 라 인(GDL)과 데이터 라인(DL)을 통해 컬럼 디코더부(130)에 입력된다. 이때 프로그램 하려는 컬럼의 컬럼 어드레스가 입력되어 페이지 버퍼부(120) 중 하나의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)와 데이터 라인(DL)이 연결되어 제1 데이터가 페이지 버퍼부(120)에 입력된다.
2) 제1 데이터 프로그램 및 제2 데이터 입력 단계(620)
페이지 버퍼부(120) 중 하나의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)에 입력된 제1 데이터는 메모리 셀 어레이(110)의 비트라인(BLe 또는 BLo)을 통해 프로그램될 메모리 셀에 전달된다. 이때 프로그램될 메모리 셀의 워드라인에 프로그램 전압이 인가되어 메모리 셀이 프로그램된다. 이와 동시에 제2 데이터는 제1 데이터가 입력되는 방식과 동일하게 페이지 버퍼부(120)에 입력된다.
3) 제1 데이터 프로그램 종료(630)
일정 시간 동안 프로그램 전압이 인가되어 메모리 셀이 프로그램되면, 프로그램 전압을 차단하여 셀의 프로그램 동작을 종료한다.
4) 컬럼 스캐닝 단계(640)
프로그램된 메모리 셀의 검증 동작을 실시하기 위하여 메모리 셀의 상태(검증 데이터)를 독출하여 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)에 저장한다.
이 후, 제1 데이터 입력시 인가된 컬럼 어드레스를 컬럼 디코더부(130)에 인가하여 검증 데이터를 데이터 라인 먹스부(140)로 출력한다. 데이터 라인 먹스부(140)는 검증 데이터의 패스/페일을 판단하여 페일시 검증 데이터(VD<31:0>)를 페일 비트 카운터부(160)로 출력한다.
5) 페일 비트 카운팅(650)
페일 비트 카운터부(160)의 제1 비교기(161)는 상술한 컬럼 스캐닝 동작시 입력되는 검증 데이터(VD<31:0>)와 프로그램 동작시 입력되는 입력 데이터(IN_DATA)를 비교하여 서로 불일치하는 즉, 프로그램 동작이 정상적으로 실행되지 않은 데이터 정보를 비교 신호(FD<31:0>)로 출력한다.
카운터(162)는 비교 신호(FD<31:0>)를 입력 받아 프로그램 동작이 정상적으로 실행되지 않은 데이터를 카운팅하여 카운팅 신호(FN<3:0>)를 출력한다. 제2 비교기(164)는 레지스터(163)에 저장되어 있는 ECC 허용 페일 비트 수(EFN<3:0>)와 카운팅 신호(FN<3:0>)를 비교하여 패스/페일 신호(PASS/FAIL)를 출력한다.
패스 신호(PASS)가 출력될 경우 ECC 회로를 이용하여 플래시 메모리 소자의 프로그램 페일 셀의 에러를 정정할 수 있다.
이 후, 제1 컬럼 스캐닝을 종료 후, 제2 데이터가 글로벌 데이터 라인(GDL)과 데이터 라인(DL)을 통해 컬럼 디코더부(130)에 입력된다. 이때 프로그램 하려는 컬럼의 컬럼 어드레스가 입력되어 페이지 버퍼부(120) 중 하나의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)와 데이터 라인(DL)이 연결되어 제2 데이터가 페이지 버퍼부(120)에 입력된다.
페이지 버퍼부(120) 중 하나의 페이지 버퍼(페이지 버퍼1 내지 페이지 버퍼n 중 어느 하나)에 입력된 제2 데이터는 메모리 셀 어레이(110)의 비트라인(BLe 또는 BLo)을 통해 프로그램될 메모리 셀에 전달된다. 이때 프로그램될 메모리 셀의 워드 라인에 프로그램 전압이 인가되어 메모리 셀이 프로그램된다. 이와 동시에 제3 데이터는 제1 또는 제2 데이터가 입력되는 방식과 동일하게 페이지 버퍼부(120)에 저장된다.
이 후, 제2 데이터의 검증 동작을 실시하여 제2 컬럼 스캐닝 동작을 실시한다. 상술한 컬럼 스캐닝 동작은 마지막 컬럼까지 어드레스를 증가시켜 순차적으로 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 및 도 2는 종래 기술에 따른 플래시 메모리 소자의 패스/페일 검증 동작을 설명하기 위한 구성도이다.
도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자의 패스/페일 검증 동작을 설명하기 위한 구성도이다.
도 4는 도 3에 도시된 카운터 부의 상세 회로도이다.
도 5는 본 발명의 실시 예에 따른 플래시 메모리 소자의 패스/페일 검증 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 패스/페일 검증 동작을 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 메모리 셀 어레이 120 : 페이지 버퍼부
130 : 컬럼 디코더부 140 : 데이터 라인 먹스부
160 : 페일 비트 카운터부 161 : 제1 비교기
162 : 카운터 163 : 레지스터
164 : 제2 비교기

Claims (11)

  1. 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 비트라인에 연결된 다수의 페이지 버퍼를 포함하는 페이지 버퍼부;
    상기 페이지 버퍼부와 데이터 라인 사이에 연결되며, 검증 동작시 상기 페이지 버퍼를 통해 검증 데이터를 전송받는 데이터 라인 먹스부; 및
    상기 검증 데이터를 카운팅하고, 카운팅된 페일 비트와 ECC 허용 비트수를 비교하여 프로그램 동작의 패스 또는 페일 신호를 출력하는 페일 비트 카운터부를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼부는 상기 검증 동작시 상기 메모리 셀에 프로그램된 데이터를 독출하여 상기 검증 데이터로 저장하는 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 페일 비트 카운터부는 검증 데이터와 프로그램 동작시 입력된 입력 데이터를 비교하는 제1 비교기;
    상기 제1 비교기 출력 신호를 카운팅하여 카운팅 신호로 출력하는 카운터;
    ECC 허용 페일 비트수를 저장하는 레지스터; 및
    상기 허용 페일 비트 수와 상기 카운팅 신호를 비교하여 상기 패스/페일 신호를 출력하는 제2 비교기를 포함하는 플래시 메모리 소자.
  4. 제 1 항에 있어서, 상기 데이터 라인 먹스부는
    상기 검증 동작시 컬럼 어드레스에 응답하여 상기 다수의 페이지 버퍼 중 어느 하나를 선택하는 컬럼 디코더부; 및
    상기 검증 동작시 상기 검증 데이터를 상기 컬럼 디코더부로 부터 전송받아 상기 페일 비트 카운터부로 출력하는 데이터 라인 먹스부를 포함하는 플래시 메모리 소자.
  5. 다수의 프로그램 데이터를 메모리 셀 어레이에 연결된 다수의 페이지 버퍼에 각각 입력하는 단계;
    상기 다수의 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램하는 단계;
    상기 메모리 셀 어레이에 프로그램된 다수의 데이터를 검증하여 다수의 검증 데이터를 출력하는 단계;
    상기 다수의 상기 검증 데이터를 이용하여 페일 비트를 카운팅하는 단계; 및
    카운팅된 상기 페일 비트 수와 허용 비트 수를 비교하여 프로그램 패스 또는 페일 신호를 출력하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 프로그램 패스 또는 페일 신호를 출력하는 단계는 카운팅된 상기 페일 비트수가 상기 허용 비트 수보다 클 경우 상기 페일 신호를 출력하고, 카운팅된 상기 페일 비트수가 상기 허용 비트 수와 같거나 작을 경우 상기 패스 신호를 출력하는 플래시 메모리 소자의 프로그램 방법.
  7. 제1 프로그램 데이터를 페이지 버퍼에 입력하는 단계;
    상기 제1 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램하는 동시에 제2 프로그램 데이터를 상기 페이지 버퍼에 입력하는 단계;
    상기 메모리 셀 어레이에 프로그램된 제1 프로그램 데이터를 검증하여 검증 데이터를 출력하는 단계
    상기 검증 데이터를 이용하여 페일 비트를 카운팅하는 단계; 및
    카운팅된 상기 페일 비트 수와 허용 비트 수를 비교하여 프로그램 패스 또는 페일 신호를 출력하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 프로그램 패스 또는 페일 신호를 출력하는 단계는 카운팅된 상기 페일 비트수가 상기 허용 비트 수보다 클 경우 상기 페일 신호를 출력하고, 카운팅된 상기 페일 비트수가 상기 허용 비트 수와 같거나 작을 경우 상기 패스 신호를 출력하는 플래시 메모리 소자의 프로그램 방법.
  9. 제 7 항에 있어서,
    상기 제1 프로그램 데이터 입력 단계는 상기 제1 프로그램 데이터를 컬럼 어드레스에 응답하여 선택된 데이터 라인을 통해 상기 페이지 버퍼에 입력하는 플래시 메모리 소자의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 페일 비트를 카운팅하는 단계는
    상기 컬럼 어드레스를 순차적으로 증가시켜 마지막 컬럼 어드레스에 해당하는 상기 검증 데이터까지 출력하여 상기 프로그램 동작이 정상적으로 실행되지 않은 데이터를 상기 페일 비트로 카운팅하는 플래시 메모리 소자의 프로그램 방법.
  11. 제 7 항에 있어서,
    상기 프로그램 패스 또는 페일 신호를 출력하는 단계는 상기 제2 프로그램 데이터가 상기 페이지 버퍼에 입력되는 동작이 완료된 후 실시하는 플래시 메모리 소자의 프로그램 방법.
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