CN105845175A - 存储器装置及应用其上的方法 - Google Patents

Abstract

本发明公开了一种存储器装置及应用其上的方法，该存储器装置包括多个页缓冲器以及控制电路。多个页缓冲器当中不同页缓冲器耦接至存储器阵列的多个位线当中多个不同位线。控制电路响应于一编程指令，经由这些页缓冲器同时设定多个不同目标电压至这些不同位线，以编程存储器阵列中耦接这些不同位线的多个存储单元。

Description

存储器装置及应用其上的方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种存储器阵列的页缓冲器。

背景技术

非易失性存储器阵列中，由于单一存储单元能储存的位数增加，能带来更高的数据密度。然而，随着单一存储单元储存的位数增加，伴随而来的缺点便是编程(program)以及编程验证(program verify)步骤所需的时间变长。

可储存1位的单层存储单元(Single Level Cell，SLC)，每个存储单元储存2个逻辑电平的其中之一，因此仅需一个编程电平以及一个编程验证电平。当每个存储单元储存更多位时，即对应到更多的编程电平及编程验证电平。例如，可储存2位的多层存储单元(Multi Level Cell，MLC)，每个存储单元储存4个逻辑电平的其中之一，可储存3位的三层存储单元(Triple Level Cell，TLC)，每个存储单元储存8个逻辑电平的其中之一，可储存4位的四层存储单元(Four Level Cell，4LC)，每个存储单元储存16个逻辑电平的其中之一。相较于SLC存储器，可储存多位的存储单元有多个编程电平以及多个编程验证电平。

编程步骤以及编程验证步骤所需的时间随着每个存储单元的逻辑电平数而增加。因此当每个存储单元储存的位数上升时，编程步骤以及编程验证步骤就需要较长的时间完成。类似的难题同样可见于将电荷储存于同一存储单元中不同局部位置的存储单元中。

如何能够同时利用多位存储单元带来的高数据密度的优点，又能避免编程步骤以及编程验证步骤对应增加的时间，乃目前业界致力的课题之一。

发明内容

根据本发明的第一方面，提出一种存储器装置，包括多个页缓冲器电路以及一控制电路。

这些页缓冲器当中多个不同页缓冲器耦接至一存储器阵列的多个位线当中多个不同位线。

该控制电路响应于一编程指令，经由这些页缓冲器同时设定多个不同目标电压至这些不同位线，以编程该存储器阵列中耦接这些不同位线的多个存储单元。

根据本发明的另一方面，提出一种方法，包括以下步骤：

接收一编程指令，以编程一存储器阵列的多个存储单元，这些存储单元耦接多个不同位线。

响应于该编程指令，同时设定多个不同目标电压至耦接这些存储单元的这些不同位线。

根据本发明中的一实施例，这些不同目标电压是多个不同编程电平，使得该控制电路同时设定这些不同编程电平至这些不同位线。在另一实施例中，这些不同目标电压是多个不同编程验证电平，使得该控制电路同时设定这些不同编程验证电平至这些不同位线。

根据本发明中的一实施例，用于这些不同位线的这些不同目标电压，是根据这些页缓冲器电路当中各自的页缓冲器电路所储存的多个位而决定。

根据本发明中的一实施例，这些不同目标电压对应多个不同逻辑值，且该控制电路响应于该编程指令，对这些存储单元当中的多个不同存储单元编程这些不同逻辑值。

根据本发明中的一实施例，这些不同目标电压是经由耦接这些不同位线的多个页缓冲器电路，同时设定至这些不同位线。根据本发明中的一实施例，用于这些不同位线的这些不同目标电压，是根据这些页缓冲器电路当中各自的页缓冲器电路所储存的多个位而决定。

根据本发明的再另一方面，提出一种存储器装置，包括一位线的一页缓冲电路，该位线在一存储器阵列之内。该页缓冲电路包括多个存储元件、多个电性输入以及一选择电路。这些存储元件储存多个位。这些电性输入的多个不同电性输入对应多个不同信号，这些不同信号是使得该位线产生多个不同位线电压。选择电路根据这些存储元件内的这些位，选择这些电性输入的其中的一特定电性输入。

根据本发明的又另一方面，提出一种方法，包括以下步骤：

接收一编程指令，以编程一数据值至一存储器阵列中的一存储单元，该存储单元耦接一位线。

响应于该编程指令，储存对应该数据值的多个位于一页缓冲器电路中，该页缓冲器电路耦接该位线。

响应于该编程指令，根据该页缓冲器电路内的这些位，选择该页缓冲器电路的多个电性输入的其中的一特定电性输入，其中该特定电性输入决定该位线的一位线电压。

根据本发明的一实施例，在这些电性输入的这些不同信号对应该位线上的多个不同编程电平，使得该选择电路选择该特定电性输入后，导致选择该位线上的这些不同编程电平其中之一。根据本发明的另一实施例，在这些电性输入的这些不同信号对应该位线上的多个不同编程验证电平，使得该选择电路选择该特定电性输入后，导致选择该位线上的这些不同编程验证电平其中之一。

根据本发明的一实施例更包括一控制电路，控制电路传送多个控制信号，以在这些存储元件中储存这些位，以及使得该选择电路选择该特定电性输入。根据本发明的另一实施例更包括一控制电路，控制电路响应于储存一特定数据值至耦接该位线的一存储单元的一编程指令，使得该位线有对应于该特定数据值的这些不同位线电压的其中之一。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示配置有电压感测的范例页缓冲器电路图。

图2绘示一存储单元耦接至多个页缓冲器的简要方块图，页缓冲器例如图1所示。

图3绘示使用如图1的页缓冲器，字线电压对应时间的示意图，显示平行编程多个不同目标电压值而导致的编程操作速度提升。

图4绘示使用如图1的页缓冲器，字线电压对应时间的示意图，显示平行编程多个不同目标值而导致的编程操作速度提升，以及平行编程验证多个不同目标值而导致的编程验证操作速度提升。

图5～图7绘示以多阶段编程MLC，存储单元数目对应阈值电压的阈值电压窗依序变化的示意图。

图8～图10绘示以多阶段编程4LC，存储单元数目对应阈值电压的阈值电压窗依序变化的示意图。

图11绘示平行编程多个不同目标值的范例波形图。

图12绘示平行编程验证多个不同目标值的范例波形图。

图13绘示依据阈值电压窗中的精确度，晶体管承受不同编程验证偏压的简单示意图。

图14绘示配置有电压感测且无负偏压的范例页缓冲器的电路图。

图15绘示配置有电压感测且有负偏压的范例页缓冲器的电路图。

图16绘示图14的页缓冲器承受第一感测操作的电路图。

图17绘示一范例集成电路的简要方块图，此集成电路具有改良编程速度及/或编程验证速度的页缓冲器。

【符号说明】

12、14、16、18：信号

22、24、26、28、32、34、36、38、39、41、43、51、53、60、64、65、66、71、72、76、80、82、94、96、1302、1304、1306、1312、1314、1316：晶体管

40：从数据闩锁器SDL

42：节点SL

44：节点SLB

50：主数据闩锁器MDL

52：节点ML

54：节点MLB

61、78、84：节点VPG

62：节点INV

74：节点SEN_A

98：节点SEL

202：非易失性存储单元阵列

211：位线1

212：位线2

213：位线N

221：页缓冲器1

222：页缓冲器2

223：页缓冲器N

310、410、420、422：共享时间

312、314、316、412、414、416、1112、1114、1116、1118、1120、1122、1124、1212、1214、1216、1218、1220、1222：时间

330、430、440：步骤

402：第I阶段

404：第II阶段

1102、1202：页缓冲器电源VPG

1104、1204：字线电压WL

1106、1206：位线电源设定VPD

1130、1230：控制信号P1

1132、1232：控制信号P2

1134、1234：控制信号P3

1136、1236：控制信号BLC_I

1138、1238：控制信号BLC

3100：存储器阵列

3101：字线译码器及驱动电路

3102：字线

3103：位线译码器及驱动电路

3104：位线

3105、3107：总线

3106：方块

3108：偏压安排供应电压

3109：编程、擦除以及读取偏压安排状态机电路

3111：数据输入线

3115：数据输出线

3150：集成电路

BLI：位线节点

SEN_A、SEN：节点

VDD：供应电压

具体实施方式

图1绘示配置有电压感测的范例页缓冲器电路图。页缓冲器储存有数据位，这些数据位是用以通过位线对非易失存储器执行编程及/或编程验证。

主数据闩锁器(Master Data Latch，MDL)50以及从数据闩锁器(SlaveData Latch，SDL)40各储存1位的数据，如此总共2位的数据代表用以对存储单元执行编程及/或编程验证的值。2个数据位的组合可以代表MLC存储单元中可储存的22个逻辑值的任何其中一个。

在其他实施例中可储存3个数据位，3个数据位的组合可以代表TLC存储单元中可储存的23个逻辑值的任何其中一个。另外也可以储存4个数据位，4个数据位的组合可以代表4LC存储单元中可储存的24个逻辑值的任何其中一个。或可将其一般化，存储单元可储存n个数据位，n个数据位的组合可以代表一个存储单元中可储存的2n个逻辑值的任何其中一个。

在其他实施例中亦可以使用不同于数据闩锁器的其他存储元件。

主数据闩锁器MDL 50具有节点ML 52以及节点MLB 54，两者为互补关系。从数据闩锁器SDL 40具有节点SL 42以及节点SLB 44，两者为互补关系。

耦接至晶体管的位线的电压由选择电路所决定，选择电路包括晶体管22、24、26、28、32、34、36及38。晶体管22及晶体管32是p型，而晶体管24、26、28、34、36及38则是n型。于此实施例中，有4个平行的选择性输入，对应到一个MLC存储单元可储存的22个逻辑值。4个选择性输入的其中每一个，皆串联2个晶体管，对应到一个MLC存储单元可储存的2个位。

另一实施例中，有8个平行的选择性输入，对应到一个TLC存储单元可储存的23个逻辑值。8个选择性输入的其中每一个，皆串联3个晶体管，对应到一个TLC存储单元可储存的3个位。

再另一实施例中，有16个平行的选择性输入，对应到一个4LC存储单元可储存的24个逻辑值。16个选择性输入的其中每一个，皆串联4个晶体管，对应到一个4LC存储单元可储存的4个位。

又另一实施例中，有2n个平行的选择性输入，对应到一个储存2n个逻辑电平存储单元可储存的2n个逻辑值。2n个选择性输入的其中每一个，皆串联n个晶体管，对应到一个存储单元可储存的n个位。

如上所述，主数据闩锁器MDL 50以及从数据闩锁器SDL 40的组合可储存2个数据位，能表示一个MLC存储单元所储存22个逻辑值的其中任一种。储存于主数据闩锁器MDL 50以及从数据闩锁器SDL 40组合的22个逻辑值的其中每一种，可以从4个平行接收信号的选择性输入中选择其中一个。

最左边的选择性输入接收信号VPD1x 12。此路径包括串联的晶体管22及晶体管32，晶体管22接收MLB，晶体管32接收SLB。因为这两个晶体管是p型，当MLB低电平及SLB低电平时，或是ML高电平及SL高电平时，此路径导通。

左边第二个选择性输入接收信号VPD2x 14。此路径包括串联的晶体管24及晶体管34，晶体管24接收ML，晶体管34接收SLB。因为这两个晶体管是n型，当ML高电平及SLB高电平时，或是ML高电平及SL低电平时，此路径导通。

右边第二个选择性输入接收信号VPD3x 16。此路径包括串联的晶体管26及晶体管36，晶体管26接收MLB，晶体管36接收SLB。因为这两个晶体管是n型，当MLB高电平及SLB高电平时，或是ML低电平及SL低电平时，此路径导通。

最右边的选择性输入接收信号VPD4x 18。此路径包括串联的晶体管28及晶体管38，晶体管28接收MLB，晶体管38接收SL。因为这两个晶体管是n型，当MLB高电平及SL高电平时，或是ML低电平及SL高电平时，此路径导通。

关于主数据闩锁器MDL 50及从数据闩锁器SDL 40所储存的字节合与字节合所导通路径之间的确切对应关系，可以透过例如改变信号、改变节点、改变n型与p型装置而加以改变。

此外，主数据闩锁器MDL 50以及从数据闩锁器SDL 40所储存的字节合与MLC存储单元所储存的逻辑值0、1、2、3之间的确切对应关系，亦可以改变。

多个电性输入同时接收多个不同的信号，主数据闩锁器MDL 50以及从数据闩锁器SDL 40所储存的特定字节合自动选择一正确路径或一电性输入，以接收对应于主数据闩锁器MDL 50及从数据闩锁器SDL 40所储存的特定字节合的正确信号。多个不同的信号会导致位线的电压不同，因此能以位线上对应的电压执行编程操作或编程验证操作。

图2绘示一存储单元耦接至页缓冲器的简要方块图，页缓冲器例如图1所示。

非易失性存储单元阵列202具有一非易失性存储单元阵列，非易失性存储单元例如可以是储存2个数据位的MLC存储单元。在其他实施例中，非易失性存储单元也可以是储存3个数据位的TLC存储单元、储存4个数据位的4LC存储单元、或储存更多数据位的其他存储单元。

页缓冲器经由对应的位线存取非易失性存储单元阵列202。页缓冲器1 221经由位线1 211存取非易失性存储单元阵列202，页缓冲器2 222经由位线2 212存取非易失性存储单元阵列202，页缓冲器N 223经由位线N213存取非易失性存储单元阵列202。

请一并参考图1，每个页缓冲器以4个不同的电性输入接收4个不同的信号。页缓冲器所储存的2个位自动选择具有正确信号的正确电性输入。正确信号导致此页缓冲器所使用的位线上有正确电压，以执行编程操作或编程验证操作。

平行的多个页缓冲器可通过同时在不同的位线设定不同的目标电压，以同时编程或编程验证不同的逻辑值。举例而言，页缓冲器1 221可在位线1 211设定第一目标电压，于此同时，页缓冲器2 222可在位线2 212设定不同的第二目标电压。

图3绘示使用如图1的页缓冲器，字线电压对应时间的示意图，显示平行编程多个不同目标电压值而导致的编程操作速度提升。

平行的多个页缓冲器可同时在不同的位线设定不同的电压。多个页缓冲器可同时编程不同的逻辑值到不同位线所存取的存储单元。如图3所示，在共享时间310内，可同时经由不同的位线以编程3个不同逻辑值的任意组合。同时的平行编程3个不同逻辑值，速度较快于顺序性的编程逻辑值1、逻辑值2以及逻辑值3。

接着，在时间312执行编程验证逻辑值1，在时间314执行编程验证逻辑值2，在时间316执行编程验证逻辑值3。

若有至少一个存储单元的编程验证失败，则会对于失败的存储单元重复执行前述的序列：同时的平行编程逻辑值1/2/3、编程验证逻辑值1、编程验证逻辑值2、编程验证逻辑值3。如步骤330所示，在每次重复序列时增加编程电压。

图4绘示使用如图1的页缓冲器，字线电压对应时间的示意图，显示平行编程多个不同目标值而导致的编程操作速度提升，以及平行编程验证多个不同目标值而导致的编程验证操作速度提升。

图中包括多个阶段的编程以及编程验证，包括有第I阶段402以及第II阶段404。相较于第II阶段404，在第I阶段402的编程验证操作较快。然而，相较于第II阶段404，在第I阶段402的编程验证操作亦较为不精确。在第I阶段402，以相对较宽的阈值电压范围进行编程以及编程验证，在第II阶段404，则以相对较窄的阈值电压范围进行编程以及编程验证。因为这样多阶段的编程以及编程验证所带来的好处，可参考如图5～图7以及图8～图10所绘示的范例阈值电压窗的示意图。

第I阶段402包括多个同时平行编程多个值以及同时平行编程验证多个值的序列。

如图4所示，在共享时间420，同时经由不同的位线以编程3个不同逻辑值的任意组合。同时的平行编程3个不同逻辑值，速度较快于顺序性的编程逻辑值1、逻辑值2以及逻辑值3。

如图4所示，在共享时间422，同时经由不同的位线以编程验证3个不同逻辑值的任意组合。同时的平行编程验证3个不同逻辑值，速度较快于顺序性的编程验证逻辑值1、逻辑值2以及逻辑值3。

若有至少一个存储单元的编程验证失败，则会对于失败的存储单元重复执行前述的序列：同时的平行编程逻辑值1/2/3、同时的平行编程验证逻辑值1/2/3。如步骤430所示，在每次重复序列时增加编程电压。

第II阶段404包括多个序列，每个序列包括同时平行编程多个值以及顺序性的在不同时间编程验证多个值。

如图4所示，在共享时间410，同时经由不同的位线以编程3个不同逻辑值的任意组合。

接着，在时间412执行编程验证逻辑值1，在时间414执行编程验证逻辑值2，在时间416执行编程验证逻辑值3。

若有至少一个存储单元的编程验证失败，则会对于失败的存储单元重复执行前述的序列：同时的平行编程逻辑值1/2/3、顺序性的在不同时间编程验证逻辑值1/2/3。如步骤440所示，在每次重复序列时增加编程电压。

在多于4个逻辑值的其他实施例中，平行编程、平行编程验证、以及顺序性的编程验证的逻辑值数量将会增加。

图5～图7绘示以多阶段编程MLC，存储单元数目对应阈值电压的阈值电压窗依序变化的示意图。

图5绘示存储单元数目对应阈值电压窗的示意图，显示全部的存储单元在擦除(erased)状态，皆落在最低电压范围的阈值电压窗。

对于图5的存储单元执行第一阶段的编程以及编程验证序列，结果如图6所示。第一阶段例如是图4中的第I阶段402。在第一阶段之后，原本在擦除状态的存储单元有一部分被编程到不同的逻辑电平，因而对应具有较高的阈值电压。产生的结果如图6所示，经编程以及编程验证的存储单元的阈值电压范围相对地宽。

对于图6的存储单元执行第二阶段的编程以及编程验证序列，结果如图7所示。第二阶段例如是图4中的第II阶段404。在第二阶段之后，先前已被编程到不同逻辑电平的存储单元仍继续储存各自对应的逻辑电平，然而在每个逻辑电平中，一些编程程度较低的存储单元继续被微幅地(slightly)编程，因此，原本于图6中位在靠近阈值电压窗范围下界的存储单元，其阈值电压被略微提升。产生的结果如图7所示，经编程以及编程验证的存储单元的阈值电压范围相对地窄。

经图5～图7的多阶段处理方式之后，MLC存储单元阵列被编程，使得MLC存储单元储存4个逻辑值的其中任意一者。

图8～图10绘示以多阶段编程4LC，存储单元数目对应阈值电压的阈值电压窗依序变化的示意图。

图8绘示存储单元数目对应阈值电压窗的示意图，显示全部的存储单元在擦除状态，皆落在最低电压范围的阈值电压窗。

对于图8的存储单元执行第一阶段的编程以及编程验证序列，结果如图9所示。第一阶段例如是图4中的第I阶段402。在第一阶段之后，原本在擦除状态的存储单元有一部分被编程到不同的阈值电压范围。产生的结果如图9所示，经编程以及编程验证的存储单元的阈值电压范围相对地宽。在图8中存储单元落在1个阈值电压范围内，经过第一阶段的编程及编程验证序列之后，图9显示4个阈值电压范围。

对于图9的存储单元执行第二阶段的编程以及编程验证序列，结果如图10所示。第二阶段例如是图4中的第II阶段404。在第二阶段中，对于4个宽的阈值电压范围当中的每个特定阈值电压范围，落在此特定阈值电压范围的存储单元被编程而区分为4个窄的阈值电压范围。图9中的每一个宽阈值电压范围对应到图10中各自的一组4个窄的阈值电压范围。因此，在第二阶段之后，可能的窄阈值电压范围数是16(4个宽阈值电压范围，每个宽阈值电压范围有4个窄阈值电压范围)。产生的结果如图10所示，经编程以及编程验证的存储单元的阈值电压范围相对地窄。

经图8～图10的多阶段处理方式之后，4LC存储单元阵列被编程，使得4LC存储单元储存16个逻辑值的其中任意一者。

图11绘示平行编程多个不同目标值的范例波形图。

此波形图包括的信号有：页缓冲器电源VPG 1102、字线电压WL 1104、位线电源设定VPD 1106、以及控制信号P1 1130、P2 1132、P3 1134、BLC_I1136、BLC 1138。

如波形图所示，编程包括由多个阶段形成的序列。在时间1112，要被编程到存储单元的数据位传送进入页缓冲器。在时间1114，页缓冲器电源VPG 1102受到设定。时间1116起始于当控制信号P1 1130维持逻辑高电平，且控制信号P2 1132、P3 1134、BLC_I 1136、BLC 1138由逻辑高电平转变为逻辑低电平时。在时间1116及时间1118，位线电源VPD 1106受到设定，例如设定多个位线电源VPD1、VPD2、VPD3、VPD4。各个不同的页缓冲器同时接收这些位线电源，并且根据页缓冲器内所储存的位选择适合的位线电源，以用于编程操作。此外，在时间1116，供应电压VDD预充电主位线MBL。在时间1118，电荷帮浦PUMP更预充电主位线MBL。

在时间1120，字线抑制电压受到设定。对于耦接到非执行编程的字线的存储单元，字线抑制电压可以降低这些存储单元受到的编程干扰。在时间1122，字线编程电压受到设定。在时间1124，字线电压回复，下降到地电位。并且在时间1124，控制信号P2 1132、P3 1134、BLC_I 1136、BLC1138从逻辑低电平回到逻辑高电平。

图12绘示平行编程验证多个不同目标值的范例波形图。

此波形图包括的信号有：页缓冲器电源VPG 1202、字线电压WL 1204、位线电源设定VPD 1206、以及控制信号P1 1230、P2 1232、P3 1234、BLC_I1236、BLC 1238。

如波形图所示，编程验证包括由多个阶段形成的序列。在时间1212，数据输入。在时间1214，页缓冲器电源VPG 1202受到设定，供应电压VDD预充电主位线MBL。时间1216起始于当控制信号P2 1232及P3 1234维持逻辑高电平，且控制信号P1 1230、BLC_I 1236、BLC 1238由逻辑高电平转变为逻辑低电平时。在时间1216，位线电源VPD 1206受到设定，包括设定多个位线电源VPD1、VPD2、VPD3、VPD4。各个不同的页缓冲器同时接收这些位线电源，并且根据页缓冲器内所储存的位选择适合的位线电源，以用于编程验证操作。此外，在时间1216，电荷帮浦PUMP更预充电主位线MBL。

在时间1218，位线BL被充电。在时间1220，感测被编程存储单元内的值，以执行编程验证。时间1220起始于当控制信号P1 1230、BLC_I 1236、BLC 1238由逻辑低电平回到逻辑高电平时。在时间1222，页缓冲器电源VPG 1202、字线电压WL 1204、以及位线电源VPD 1206回复，下降到地电位。

图13绘示依据阈值电压窗中的精确度，晶体管承受不同编程验证偏压的简单示意图。

在图13的存储单元中，栅极以一字线偏压，源极经由页缓冲器以一位线偏压，漏极以一参考线偏压。

晶体管1302、1304、1306表示非易失性存储单元在不同时间受到顺序性的编程验证不同值。晶体管1312、1314、1316表示非易失性存储单元同时受到平行编程验证不同值。

举例而言，非易失性存储单元1312、1314、1316的一种偏压情况发生在如图4的第1阶段402。位线电压(即源极电压)是根据先前被编程过程中预期的特定值，以及对此预期的特定值正进行的编程验证而可能有所不同。各存储单元的位线偏压即源极电压如下：存储单元1312是Vs1、存储单元1314是Vs2、存储单元1316是Vs3。而对于非易失性存储单元1312、1314、1316，字线电压皆是相同的PV，漏极电压皆是相同的Vhd。

另一方面，举例而言，非易失性存储单元1302、1304、1306的一种偏压情况发生在如图4的第II阶段404。字线电压(即栅极电压)是根据先前被编程过程中预期的特定值，以及对此预期的特定值正进行的编程验证而可能有所不同。各存储单元的字线偏压即栅极电压如下：存储单元1302是PV1、存储单元1304是PV2、存储单元1306是PV3。而对于非易失性存储单元1302、1304、1306，源极电压皆是相同的0V，漏极电压皆是相同的Vd。

图14绘示配置有电压感测且无负偏压的范例页缓冲器的电路图。

主数据闩锁器MDL 50、从数据闩锁器SDL 40、以及包括有晶体管22、24、26、28、32、34、36及38的选择电路可参考关于图1的说明。

与图1的页缓冲器相比，此电压感测配置包括额外的晶体管。P型晶体管72设置于节点SEN_A与节点SEN之间，并接收BLC_I。P型晶体管71设置于节点SEN_A与VSS之间。

与图1的页缓冲器相比，有一些晶体管具有相反的掺杂类型(dopingtype)。设置于节点SEN及选择电路之间，并且接收P2的晶体管39是p型晶体管，与图1中的n型晶体管不同。

晶体管76设置于位线节点BLI及节点SEN_A之间，其栅极耦接至晶体管65及晶体管66的电压输送端点。

与图1的偏压信号亦不相同。晶体管66栅极耦接至P3，具有一电压输送端点耦接至晶体管76的栅极，还具有另一电压输送端点耦接至BLC，与图1当中耦接至VDD不同。

图15绘示配置有电压感测且有负偏压的范例页缓冲器的电路图。

与图14的页缓冲器相比，有一些晶体管具有相反的掺杂类型。

设置于选择电路及晶体管76的栅极之间，且栅极耦接至P1的晶体管65是p型晶体管，与图14中的n型晶体管不同。

设置于BLC及晶体管76的栅极之间，且栅极耦接至P3的晶体管66是p型晶体管，与图14中的n型晶体管不同。

图16绘示图14的页缓冲器承受第一感测操作的电路图。

于感测操作中，施加至晶体管76栅极的电压依据选择电路而决定，选择电路将输入信号VPD1 12、VPD2 14、VPD3 16、VPD4 18的其中的一传送至晶体管76的栅极。

而晶体管76的栅极电压决定了晶体管76的状态以及位线与节点SEN之间的电耦合程度，其中节点SEN是在晶体管80的栅极。

图17绘示一范例集成电路的简要方块图，此集成电路具有改良编程速度及/或编程验证速度的页缓冲器。

集成电路3150包括存储器阵列3100。字线译码器及驱动电路3101电性耦接至沿着存储器阵列3100列(row)方向排列的多条字线3102。位线译码器及驱动电路3103电性耦接至沿着存储器阵列3100行(column)方向排列的多条位线3104，用以从存储器阵列3100当中的存储单元读取数据，以及写入数据到存储器阵列3100当中的存储单元。地址是经由总线3105提供至字线译码器及驱动电路3101以及提供至位线译码器及驱动电路3103。方块3106内有耦接至晶体管(偏压为电阻，如此处所揭露)的感测放大器以及数据输入结构，经由总线3107耦接至位线译码器及驱动电路3103。数据从集成电路3150的输出/入端口经由数据输入线3111提供至方块3106内的数据输入结构。数据从方块3106内的感测放大器经由数据输出线3115提供至集成电路3150的输出/入端口，或至集成电路3150内部或外部其他的数据目的地。编程、擦除以及读取偏压安排状态机电路3109响应于一编程指令以执行编程以及编程验证操作。编程操作可同时对不同位线编程多个不同的目标值。编程验证操作可同时对不同位线编程验证多个不同的目标值。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器装置，包括：

多个页缓冲器电路，这些页缓冲器当中多个不同页缓冲器耦接至一存储器阵列的多个位线当中多个不同位线；以及

一控制电路，响应于一编程指令，经由这些页缓冲器同时设定多个不同目标电压至这些不同位线，以编程该存储器阵列中耦接这些不同位线的多个存储单元。

2.根据权利要求1所述的存储器装置，其中这些不同目标电压是多个不同编程电平或多个不同编程验证电平，使得该控制电路同时设定这些不同编程电平或这些不同编程验证电平至这些不同位线。

3.根据权利要求1所述的存储器装置，其中用于这些不同位线的这些不同目标电压，是根据这些页缓冲器电路当中各自的页缓冲器电路所储存的多个位而决定；

其中这些不同目标电压对应多个不同逻辑值，且该控制电路响应于该编程指令，对这些存储单元当中的多个不同存储单元编程这些不同逻辑值。

4.一种方法，包括以下步骤：

接收一编程指令，以编程一存储器阵列的多个存储单元，这些存储单元耦接多个不同位线；以及

响应于该编程指令，同时设定多个不同目标电压至耦接这些存储单元的这些不同位线。

5.根据权利要求4所述的方法，其中这些不同目标电压是经由耦接这些不同位线的多个页缓冲器电路，同时设定至这些不同位线；

其中用于这些不同位线的这些不同目标电压，是根据这些页缓冲器电路当中各自的页缓冲器电路所储存的多个位而决定。

6.根据权利要求4所述的方法，其中这些不同目标电压是多个不同编程电压或多个不同编程验证电压，使得响应于该控制指令，同时设定这些不同编程电压或这些不同编程验证电压至这些不同位线。

7.根据权利要求4所述的方法，其中这些不同目标电压对应多个不同逻辑值，且响应于该编程指令，对这些存储单元当中的多个不同存储单元编程这些不同逻辑值。

8.一种存储器装置，包括：

一位线的一页缓冲电路，该位线在一存储器阵列之内，该页缓冲电路包括：

多个存储元件，储存多个位；

多个电性输入，其中这些电性输入的多个不同电性输入对应多个不同信号，这些不同信号是使得该位线产生多个不同位线电压；以及

一选择电路，根据这些存储元件内的这些位，选择这些电性输入的其中的一特定电性输入。

9.根据权利要求8所述的存储器装置，其中在这些电性输入的这些不同信号对应该位线上的多个不同编程电平或多个不同编程验证电平，使得该选择电路选择该特定电性输入后，导致选择该位线上的这些不同编程电平其中之一或这些不同编程验证电平其中之一。

10.根据权利要求8所述的存储器装置，更包括：

一控制电路，传送多个控制信号，以在这些存储元件中储存这些位，以及使得该选择电路选择该特定电性输入，该控制电路并响应于储存一特定数据值至耦接该位线的一存储单元的一编程指令，使得该位线有对应于该特定数据值的这些不同位线电压的其中之一。