CN109308933A - 存储器修复方案 - Google Patents

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Abstract

本发明实施例涉及存储器修复方案，提供存储器装置和修复存储器的方法。第一阵列包含正常存储器单元，并且第二阵列包含修复存储器单元。所述修复存储器单元经配置以代替所述正常存储器单元使用。查找表包括存储器位单元，所述存储器位单元经配置以存储包含所述正常存储器单元的缺陷存储器单元的地址的条目集合。匹配电路经配置以评估输入存储器地址是否被存储为所述存储器位单元中的缺陷地址。所述匹配电路还经配置以基于所述评估生成用于选择所述正常存储器单元或所述修复存储器单元的选择信号。

Description

存储器修复方案
技术领域
本发明实施例是有关存储器修复方案。
背景技术
半导体存储器由大的个别单元阵列组成。每个单元存储1或0位数据(例如，作为电性高压或低压状态、作为电性高阻或低阻状态、作为高或低磁化状态等)。单元布置在位线和字线的交叉处。当字线以及一对位线被激活时，发生读或写周期。在字线和位线的交叉点处访问的单元从位线接收写入的数据或者将写入的数据传送到位线。可以基于单元在存储器电路中的相应位置直接访问单元。
发明内容
根据本发明的一个实施例，提供一种存储器装置，其包括：第一阵列，其包含正常存储器单元；第二阵列，其包含修复存储器单元，所述修复存储器单元经配置以代替所述正常存储器单元使用；查找表，其包括存储器位单元，所述存储器位单元经配置以存储包含所述正常存储器单元的缺陷存储器单元的地址的条目集合；以及匹配电路，其经配置以(i)评估输入存储器地址是否被存储为所述存储器位单元中的缺陷地址，以及(ii)基于所述评估生成用于选择所述正常存储器单元或所述修复存储器单元的选择信号。
根据本发明的又一实施例，提供一种存储器装置，其包括：正常存储器单元；修复存储器单元，其经配置以代替所述正常存储器单元使用；存储器单元，其经配置以存储所述正常存储器单元的缺陷地址与所述修复存储器单元的修复地址之间的映射；以及匹配电路，其经配置以(i)评估输入存储器地址是不是所述正常存储器单元的缺陷地址，以及(ii)基于所述评估和所述映射生成用于选择所述正常存储器单元或所述修复存储器单元的选择信号。
根据本发明的又一实施例，提供一种修复存储器的方法，所述方法包括：接收多个正常存储器单元中的存储器单元的输入存储器地址；将所述输入存储器地址的第一部分提供到经配置以存储包含所述正常存储器单元的缺陷存储器单元的地址的条目集合的查找表；将所述第一部分匹配到所述查找表的所述条目集合以生成输出；比较所述输出与所述输入存储器地址的第二部分，以评估所述输入存储器地址是否被存储为所述查找表中的缺陷地址；以及基于所述评估生成用于选择所述正常存储器单元或修复存储器单元的选择信号，所述修复存储器单元经配置以代替所述正常存储器单元使用。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本揭示的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是描绘根据一些实施例的存储器装置的特征的框图。
图1B示出根据一些实施例的整个字线行修复方案，并且图1C示出根据一些实施例的细粒度行修复方案。
图2是描绘根据一些实施例的包含基于存储器位单元的查找表的存储器装置的框图。
图3是描绘根据一些实施例的包含多路复用器的存储器装置的框图。
图4是描绘根据一些实施例的具有组合成单个阵列的修复阵列和查找表阵列的存储器装置的框图。
图5是描绘根据一些实施例的包含多级修复系统的存储器装置的框图。
图6是描绘根据一些实施例的包含两级修复阵列和查找表阵列的存储器装置的框图。
图7是描绘根据一些实施例的包含能够进行行修复的基于存储器位单元的查找表的存储器装置的框图。
图8是描绘根据一些实施例的用于修复存储器的实例方法的步骤的流程图。
具体实施方式
以下揭示内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件以及布置的具体实例以简化本揭示。当然，这些只是实例且并不意欲为限制性的。例如，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本揭示可在各个实例中重复参考标号和/或字母。此重复是出于简化和清晰性的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
图1A是描绘根据一些实施例的存储器装置的特征的框图。图1A的存储器装置包含具有以矩阵形式布置的多个正常存储器单元的正常阵列108(例如，主存储器阵列)。存储器装置还包含具有以矩阵形式布置的修复存储器单元(例如，冗余存储器单元)的修复阵列110(例如，冗余阵列)。
在实施例中，修复阵列110的修复存储器单元经配置以代替正常存储器单元使用。确切地说，修复存储器单元经配置以在正常存储器单元发生故障(例如，具有缺陷)时代替正常存储器单元使用。举例来说，在写入操作中，如果数据将被写入到正常阵列108中确定为有缺陷的正常存储器单元上，那么数据实际上是被写入到修复阵列110的修复存储器单元上。以此方式，发生故障的正常存储器单元被修复存储器单元取代(例如，修复)。同样地，在读取操作中，如果将从正常阵列108中确定为有缺陷的正常存储器单元读取数据，那么实际上是从修复阵列110的修复存储器单元读取数据。
在一些实施例中，正常阵列108包括存储器单元。在实施例中，正常阵列108的存储器单元包括动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、快闪存储器单元、磁性随机存取存储器(MRAM)单元、电阻式随机存取存储器(RRAM)单元、电子熔丝(eFUSE)存储器单元、eFlash存储器单元或其它类型的存储器单元。在一些实施例中，修复阵列110包括DRAM存储器单元、SRAM存储器单元、快闪存储器单元、MRAM存储器单元、RRAM存储器单元、eFUSE存储器单元、eFlash存储器单元或其它类型的存储器单元。
图1A的存储器装置进一步包含基于存储器位单元的查找表104，所述基于存储器位单元的查找表104经配置以存储包含正常阵列108的有缺陷存储器单元的地址的条目集合。在实施例中，基于存储器位单元的查找表104经配置以存储多种其它修复信息。举例来说，在一些实施例中，基于存储器位单元的查找表104存储正常阵列108的缺陷地址和修复阵列110的修复地址之间的映射。
基于存储器位单元的查找表104包括布置成阵列(例如，矩阵)的存储器位单元(例如，存储器单元)。“存储器位单元”被这样称呼是因为它存储数据的单个位(例如，逻辑“1”或逻辑“0”)。基于存储器位单元的查找表104的存储器位单元存储正常阵列108的有缺陷存储器单元的前述地址和其它修复信息。在实施例中，正常阵列108的有缺陷存储器单元的地址和修复信息由横跨基于存储器位单元的查找表104的多个存储器单元存储的数据的位表示。例如，在一些实施例中，横跨基于存储器位单元的查找表104的八(8)个存储器位单元存储大小为八(8)个位的有缺陷存储器单元的地址。同样地，在一些实施例中，横跨基于存储器位单元的查找表104的八(8)个存储器位单元存储大小为八(8)个位的修复信息。具有不同大小的地址和修复信息在本揭示的范围内。在一些实施例中，修复信息包含正常阵列108的缺陷地址和修复阵列110的修复地址之间的映射。在一些实施例中，基于存储器位单元的查找表104的存储器位单元包括SRAM单元。在实施例中，此类SRAM单元是六个晶体管(6T)SRAM单元、七个晶体管(7T)SRAM单元、八个晶体管(8T)SRAM单元、九个晶体管(9T)SRAM单元、十个晶体管(10T)SRAM单元或另一类型的SRAM单元。如在本文中进一步详细描述，SRAM单元的使用使得存储器装置的物理大小、电力消耗和时延能够最小化，同时还具有其它优势。在实施例中，形成基于存储器位单元的查找表104的SRAM单元是易失性存储器单元，以使得基于存储器位单元的查找表104以易失性方式存储有缺陷存储器单元的地址和其它修复信息。如上文所解释，在实施例中，有缺陷存储器单元的地址或修复信息由横跨基于存储器位单元的查找表104的多个存储器单元存储的数据的位表示。
图1A的存储器装置进一步包含匹配电路106(例如，控制器)。当在存储器装置处接收用于执行读取或写入操作的输入存储器地址102时，输入存储器地址102(或其部分)被提供到匹配电路106。匹配电路106评估输入存储器地址102是否被存储为基于存储器位单元的查找表104中的缺陷地址。基于评估，匹配电路106生成用于选择正常阵列108的正常存储器单元或修复阵列110的修复存储器单元的选择信号112。
在实施例中，如果匹配电路106确定输入存储器地址102未被存储为基于存储器位单元的查找表104中的缺陷地址，那么匹配电路106生成用于选择正常阵列108的正常存储器单元的信号。这使得与输入存储器地址102相关联的读取或写入操作能够使用正常存储器单元来实行。相反地，如果匹配电路106确定输入存储器地址102被存储为基于存储器位单元的查找表104中的缺陷地址，那么匹配电路106生成用于选择修复阵列108的修复存储器单元的信号。这使得读取或写入操作能够使用修复存储器单元来实行。选择正常存储器单元或修复存储器单元的选择信号112的实例在下文进一步详细描述。
在一些实施例中，匹配电路106基于来自基于存储器位单元的查找表104的输出114而评估输入存储器地址102是否被存储为基于存储器位单元的查找表104的存储器位单元中的缺陷地址。在这些实施例中，基于存储器位单元的查找表104接收输入存储器地址102(或其部分)并在生成输出114时使用输入存储器地址102。此类实施例的实例在下文进一步详细描述。
如上文所解释，在实施例中，基于存储器位单元的查找表104包括存储器位单元(例如，SRAM存储器单元)。基于存储器位单元的查找表104中的存储器位单元的使用与常规方法相反。在常规方法中，基于逻辑门(例如，锁存器、D触发器、“与非”门、“或非”门等)，利用寄存器构建用于存储修复信息的查找表。由此类寄存器形成的查找表的物理大小相对较大，这是不合需要的。另外，由于常规的基于寄存器的查找表较大，所以利用这个查找表的读取和写入操作会经受较高程度的时延。确切地说，因为基于寄存器的查找表是基于信号的电路，所以表的较大大小会导致执行读取和写入操作所需的时间量增加。
相反，根据本揭示的方法，基于存储器位单元的查找表104由存储器位单元形成，而不是由在常规方法中使用的寄存器形成。如上文所解释，在一些实施例中，基于存储器位单元的查找表104包括布置成阵列(例如，矩阵)的存储器位单元(例如，存储器单元)。因为存储器位单元(例如，SRAM单元)的大小远小于具有类似量的基于寄存器的存储装置的大小，所以基于存储器位单元的查找表104的物理大小小于常规的基于寄存器的查找表。因此，使用基于存储器位单元的查找表104能够使存储器装置的整体大小最小化。
相比于常规方法，较小的基于存储器位单元的查找表104还使得执行读取或写入操作的时延减小(例如，存储器存取时间更快)。此外，基于存储器位单元的查找表104的电力消耗比对应的基于寄存器的查找表的电力消耗低得多。因此，相比于常规方法，基于存储器位单元的查找表104使得存储器装置的大小变小、执行存储器操作时的时延减小，且电力消耗更低。
另外，在一些实施例中，基于存储器位单元的查找表104的存储器位单元包括MRAM存储器单元、RRAM存储器单元、eFUSE存储器单元、eFlash存储器单元或另一类型的存储器单元。在这些实施例中，基于存储器位单元的查找表104可以每位两个单元模式操作，以进一步增加速度和读取裕量。在每位两个单元模式中，两个存储器单元用来存储信息的一个位。这两个存储器单元存储互补状态，且状态的次序(order)表达所存储的位。例如，当第一存储器单元存储“1”且第二存储器单元存储“0”时，这两个存储器单元被理解成存储值“0”。相比之下，当第一存储器单元存储“0”且第二存储器单元存储“1”时，这两个存储器单元被理解成存储值“1”。因此，举例来说，在每位两个单元模式中，横跨基于存储器位单元的查找表104的十六(16)个存储器单元存储大小为八(8)个位的有缺陷存储器单元的地址。同样地，举例来说，在每位两个单元模式中，横跨基于存储器位单元的查找表104的十六(16)个存储器位单元存储大小为八(8)个位的修复信息。
在每位两个单元模式中，不需要参考单语，且读取裕量有所扩展。确切地说，在实施例中，在每位两个单元模式中，通过同时存取组成位的两个存储器单元来完成感测。在一些实施例中，比较存储器单元中的每一个所汲取的电流以确定位是否已编程。在这些实施例中，读取裕量是编程状态的电流和未编程状态的电流之间的差。在一些实施例中，此读取裕量大于不使用每位两个单元模式的其它技术的读取裕量。在这些其它技术中，在实施例中，通过与参考单元的参考电流比较来感测存储器单元，所述参考单元的电流在编程状态的电流和未编程状态的电流之间的中间位置。在一些实施例中，这些其它技术的读取裕量是参考电流和编程状态或未编程状态的电流之间的差。在一些实施例中，这是可使用每位两个单元模式获得的读取裕量的一半。
MRAM存储器单元、RRAM存储器单元、eFUSE存储器单元和eFlash存储器单元是非易失性的。因此，在使用此类存储器单元的实施例中，基于存储器位单元的查找表104以非易失性方式存储有缺陷存储器单元的地址和其它修复信息。在这些实施例中，每次唤醒或重新开始存储器装置时，都不需要将修复信息重新加载到基于存储器位单元的查找表104中。这是合乎需要的，因为它会进一步提高执行存储器操作的速度。
当正常阵列108包括MRAM存储器单元、RRAM存储器单元、eFUSE存储器单元、eFlash存储器单元或另一类似类型的存储器单元时，使用基于存储器位单元的查找表104是有利的。这些类型的存储器单元总体上展现了相对较高的缺陷密度。由于缺陷密度高，所以需要基于存储器位单元的查找表104存储相对大量的修复信息。常规的能够存储大量修复信息的基于寄存器的查找表的物理大小极大且具有上文提到的其它缺点(例如，执行读取和写入操作时的时延、高电力消耗等)。可替代地，为了使常规的基于寄存器的查找表的物理大小保持相对较小，常规的基于寄存器的查找表可用于仅存储有限量的修复信息。有限量的修复信息只能实现相对粗略的修复方案(例如，对于正常阵列108中的一些有缺陷存储器单元，修复信息可能不可用，由此使得这些单元无法被修复)。为了说明相对粗略的修复方案，参考图1B。在此图中，WL[0]-[7]包括正常阵列(例如，图1A的正常阵列108)的存储器单元，且冗余字线包括修复阵列(例如，修复阵列110)的存储器单元。在本实例中，WL[5]具有位线[7]处的缺陷116，如图中所示。因为常规的基于寄存器的查找表只能存储有限量的修复信息，所以修复信息可指示整个WL[5]应该替换成冗余字线，如图中所示。这是整个字线行修复的实例。在本实例中，修复信息仅能够校正一个缺陷，因为常规的基于寄存器的查找表中仅存储有限量的修复信息。
相反，基于存储器位单元的查找表104可因为存储器位单元的大小相对较小而以更紧凑的方式存储修复信息。这使得基于存储器位单元的查找表104的大小相对较小和/或能够存储大量修复信息以提供相对精细的修复方案。为了说明相对精细的修复方案，参考图1C。在此图中，WL[0]-[7]包括正常阵列(例如，图1A的正常阵列108)的存储器单元，且冗余字线包括修复阵列(例如，修复阵列110)的存储器单元。在本实例中，WL[0]具有位线[3]处的缺陷118和位线[10]处的缺陷120，如图中所示。因为基于存储器位单元的查找表104可存储大量信息，所以修复信息可指示缺陷118可使用冗余字线的修复位置122来修复，且缺陷120可使用冗余字线的修复位置124来修复。以类似方式，基于存储器位单元的查找表104具有能够存储修复信息以利用冗余字线的修复位置校正WL[1]-[7]中所示的所有其它缺陷的容量。因此，基于存储器位单元的查找表104可以实现十六(16)倍的修复容量，并且使得单独的存储器单元能够进行修复，而不是图1B的粗略的整个字线行修复。修复容量的其它值在本揭示的范围内。基于存储器位单元的查找表104还提供上文所描述的其它优势(例如，较低时延、较低电力消耗等)。
图2是描绘根据一些实施例的包含基于存储器位单元的查找表的存储器装置的框图。此图描绘了与图1A的组件和特征相同或相似的组件和特征，并且使用相同的参考标号指代这些图中相同的部件。图2的存储器装置包含上文所描述的图1A的基于存储器位单元的查找表104、匹配电路106、正常阵列108和修复阵列110。如图中所说明，存储器装置接收输入存储器地址102，其指定正常阵列108的存储器地址以执行存储器存取操作(例如，读取操作、写入操作等)。举例来说，输入存储器地址102是从其读取数据的正常阵列108的地址或写入数据的正常阵列108的地址。
在实施例中，匹配电路106经配置以基于来自基于存储器位单元的查找表104的输出而评估输入存储器地址102是否被存储为基于存储器位单元的查找表104中的缺陷地址。为了实施此评估，基于存储器位单元的查找表104经配置以接收输入存储器地址102的第一部分202(即，在图2中标记为“地址部分(1)”)。在一些实施例中，使用二进制数来指定输入存储器地址102，且第一部分202包括二进制数的最高有效位或最高有效位集合。
基于存储器位单元的查找表104匹配第一部分202与它存储的条目集合以生成传输到匹配电路106的输出。如上文所解释，基于存储器位单元的查找表104包括布置成阵列(例如，矩阵)的存储器位单元(例如，存储器单元)，且在一些实施例中，横跨阵列的八(8)个存储器位单元存储基于存储器位单元的查找表104中大小为八(8)个位的条目。如下所述，在实施例中，输出包括由基于存储器位单元的查找表104存储的有缺陷存储器地址的一部分。有缺陷存储器地址具有通过第一部分202指定的最高有效位或最高有效位集合，且输出包括缺陷地址的剩余位(即，缺陷地址中除最高有效位或最高有效位集合以外的位)。匹配电路106从基于存储器位单元的查找表104接收输出，并且进一步接收输入存储器地址102的第二部分204(即，在图2中标记为“地址部分(2)”)。在输入存储器地址102指定为二进制数的实施例中，第二部分204包括未被提供到基于存储器位单元的查找表104的输入存储器地址102的一或多个位。在实施例中，匹配电路106比较输出与第二部分204以评估输入存储器地址102是否被存储为基于存储器位单元的查找表104中的缺陷地址。
为了说明图2的基于存储器位单元的查找表104和匹配电路106的实例操作，设想其中使用三位二进制数“011”指定输入存储器地址102的实例。在其它实施例中，使用具有不同大小(例如，2个位、4个位、8个位等)的二进制数指定输入存储器地址102。通过三个位指定的一组地址能够对八(8)(即，2^3)个不同存储器位置进行编址。提供到基于存储器位单元的查找表104的输入存储器地址102的第一部分202是输入存储器地址102的最高有效位或最高有效位集合。在本实例中，假设第一部分202包括输入存储器地址102的单个最高有效位，即“0”。在另一实例中，举例来说，第一部分202可包含输入存储器地址102的两个最高有效位(“01”)。
基于存储器位单元的查找表104：(i)确定正常阵列108中具有通过第一部分202指定的最高有效位或最高有效位集合的缺陷地址，以及(ii)向匹配电路106传输缺陷地址的剩余位。在第一部分202包括输入存储器地址102的单个最高有效位“0”的实例中，基于存储器位单元的查找表104确定以下地址在正常阵列108中是否有缺陷：“000”、“001”、“010”和“011”。这些地址中的每一个具有通过第一部分202指定的最高有效位“0”。如果举例来说，基于存储器位单元的查找表104确定地址“010”是正常阵列108中的缺陷地址，那么基于存储器位单元的查找表104向匹配电路106传输最低有效位“10”。在实施例中，基于存储器位单元的查找表104还向匹配电路106传输修复标志206，所述修复标志206指示已找出具有通过第一部分202指定的最高有效位或最高有效位集合的缺陷地址。
除了从基于存储器位单元的查找表104接收输出(即，最低有效位“10”)之外，匹配电路106还接收输入存储器地址102的第二部分204。在实施例中，第二部分204包括输入存储器地址102中未提供到基于存储器位单元的查找表104的其余最低有效位。在第一部分202包括“011”输入存储器地址102的单个最高有效位(即，“0”)的实例中，第二部分204包括输入存储器地址102的剩余最低有效位，即“11”。匹配电路106比较来自基于存储器位单元的查找表104的输出(即，位“10”)与第二部分204(即，位“11”)以评估输入存储器地址102是否被存储为基于存储器位单元的查找表104中的缺陷地址。
在上文所描述的实例中，因为来自基于存储器位单元的查找表104的输出(即，“10”)不匹配第二部分204(即，“11”)，所以匹配电路106确定输入存储器地址102未被存储为基于存储器位单元的查找表104中的缺陷地址。因此，匹配电路106生成用于选择正常阵列108来执行与输入存储器地址102相关联的存储器存取操作的输出212。在实施例中，输出212包含指定正常阵列108的存储器单元的输入存储器地址102。在实施例中，输出212进一步包含启用正常阵列108的信号。基于输出212，从正常阵列108读取数据214或将数据214写入到正常阵列108，这取决于所请求的存储器存取操作。
相反地，如果确定来自基于存储器位单元的查找表104的输出匹配第二部分204，那么匹配电路106确定输入存储器地址102存储基于存储器位单元的查找表104中的缺陷地址。因此，匹配电路106生成用于选择修复阵列110来执行所请求的存储器存取操作的输出212。在实施例中，输出212包含针对输入存储器地址102启用修复阵列110和修复阵列110中的修复地址208(即，冗余地址)的信号。基于输出212，从修复阵列110读取数据214或将数据214写入到修复阵列110，这取决于所请求的存储器存取操作。
在实施例中，匹配电路106从基于存储器位单元的查找表104接收修复地址208。如上文所解释，基于存储器位单元的查找表104存储正常阵列108的缺陷地址和修复阵列110的修复地址之间的映射。因此，在实施例中，当基于存储器位单元的查找表104定位到具有通过第一部分202指定的最高有效位或最高有效位集合的缺陷地址时，基于存储器位单元的查找表104向匹配电路106传输修复地址208。这使得匹配电路106能够向修复阵列110提供修复地址208作为输出212的部分。另外，在实施例中，匹配电路106从基于存储器位单元的查找表104接收位值210。位值210提供需要替换为修复阵列110中的修复地址208的信息的缺陷地址的信息。
图3是描绘根据一些实施例的包含多路复用器(MUX)的存储器装置的框图。此图描绘了与图1A和2的组件和特征相同或相似的组件和特征，并且使用相同的参考标号指代这些图中相同的部件。图3的存储器装置包含上文所描述的图1A和2的基于存储器位单元的查找表104、匹配电路106、正常阵列108和修复阵列110。如图中所说明，存储器装置进一步包括MUX 302。当使用存储器装置执行读取操作时，MUX 302从正常阵列108或修复阵列110读取数据。同样地，当执行写入操作时，MUX 302确定是将数据写入到正常阵列108还是写入到修复阵列110。
为了利用MUX 302实施读取操作，正常阵列108接收输入存储器地址102，且修复阵列110接收输入存储器地址102的第一部分202。第一部分202包括输入存储器地址202的最高有效位或最高有效位集合，如上文所描述。基于接收到的输入存储器地址102，正常阵列108向MUX 302传输存储在输入存储器地址102处的正常数据304。基于接收到的第一部分202，修复阵列110向MUX 302传输修复数据306。
在实施例中，修复阵列110存储用于第一部分202的所有可能值的修复数据306。在上文参考图2所描述的实例中，第一部分202包括输入存储器地址102的单个最高有效位。在本实例中，第一部分202可为“0”或“1”，且因此，修复阵列110存储：(i)用于第一部分202“0”的修复数据306，以及(ii)用于第一部分202“1”的修复数据306。同样地，在第一部分202包括输入存储器地址102的两个最高有效位的实施例中，修复阵列110存储用于第一部分202的所有可能值的四段修复数据306(即，“00”、“01”、“10”和“11”)。
对于读取操作，MUX 302接收正常数据304和修复数据306，并选择它们中的一个来读出(例如，到用户或请求数据的其它组件)。确切地说，MUX 302基于从匹配电路106接收的信号308(例如，选择信号、数据选择信号等)而选择正常数据304和修复数据306中的一个。在生成信号308时，匹配电路106以与上文参考图2所描述的方式相同或相似的方式操作。
确切地说，匹配电路106接收输入存储器地址102的第二部分204，如上文所描述。匹配电路106：(i)比较第二部分204与由基于存储器位单元的查找表104生成的输出，以及(ii)基于比较而生成信号308。如果第二部分204不匹配来自基于存储器位单元的查找表104的输出，那么这指示输入存储器地址102未被存储为基于存储器位单元的查找表104中的缺陷地址。在这些情况下，匹配电路106生成指示应该选择正常数据304来执行读取操作的信号308。
相反地，如果第二部分204匹配来自基于存储器位单元的查找表104的输出，那么这指示输入存储器地址102被存储为基于存储器位单元的查找表104中的缺陷地址。在这些情况下，匹配电路106生成指示应该选择修复数据306来执行读取操作的信号308。MUX 302基于信号308而选择正常数据304和修复数据306中的一个，并且所选择的数据是传回用于读取操作的数据。
对于写入操作，MUX 302接收待写入的数据214，并将此数据写入到正常阵列108或修复阵列110。确切地说，MUX 302基于从匹配电路106接收的信号308而选择正常阵列108和修复阵列110中的一个来写入数据214。在生成信号308时，匹配电路106以与上文参考图2所描述的方式相同或相似的方式操作。如上文所描述，匹配电路106接收第二部分204和基于存储器位单元的查找表104的输出。匹配电路106使用此信息来确定输入存储器地址102是否被存储为基于存储器位单元的查找表104中的缺陷地址。
如果匹配电路106确定输入存储器地址102未被存储为基于存储器位单元的查找表104中的缺陷地址，那么匹配电路106生成指示数据214应该写入到正常阵列108中的输入存储器地址102的信号308。相反地，如果匹配电路106确定输入存储器地址102被存储为基于存储器位单元的查找表104中的缺陷地址，那么匹配电路106生成指示数据214应该写入到修复阵列110中的修复地址208的信号308。
图4是描绘根据一些实施例的具有组合成单个阵列的修复阵列和查找表阵列的存储器装置的框图。此图描绘了与图1A、2和3的组件和特征相同或相似的组件和特征，并且使用相同的附图标记指代这些图中相同的部件。在图4的存储器装置中，基于存储器位单元的查找表104和修复阵列110被组合成单个阵列。单个阵列由误差校正码(ECC)逻辑电路402保护。在一些实施例中，ECC逻辑电路402包括误差校正码(ECC)编码器、ECC解码器、奇偶校验存储器和校正块。在一些实施例中，基于存储器位单元的查找表104和修复阵列110存储数据位，并且ECC逻辑电路402使用存储在奇偶校验存储器中的奇偶校验位来校正基于存储器位单元的查找表104和修复阵列110的缺陷位。确切地说，在一些实施例中，ECC逻辑电路402的ECC编码器从基于存储器位单元的查找表104或修复阵列110的m个数据位生成n个奇偶校验位，其中n和m是非零整数值。在一些实施例中，这些奇偶校验位存储在ECC逻辑电路402的奇偶校验存储器中。随后，在一些实施例中，当从基于存储器位单元的查找表104或修复阵列110读取时，将来自基于存储器位单元的查找表104或修复阵列110的m个位输入到ECC逻辑电路402的ECC解码器。在一些实施例中，ECC解码器基于接收到的m个位重新生成n个奇偶校验位，并比较来自奇偶校验存储器的n个奇偶校验位与重新生成的n个奇偶校验位以确定数据是否正确以及哪个位或哪些位出错而需要校正。ECC逻辑电路402的校正块在必要时校正数据，并且从校正块输出校正数据。通常，可以校正的误差数量随着使用的奇偶校验位的数量而增加。
在图4的存储器装置中，包括基于存储器位单元的查找表104和修复阵列110的单个阵列接收输入存储器地址102的第一部分202。这类似于图3的实施例，其中基于存储器位单元的查找表104和修复阵列110均接收输入存储器地址102的相同的第一部分202。图4的基于存储器位单元的查找表104和修复阵列110以上文参考图3所描述的方式操作。因此，以类似于上文对于图3所描述的方式执行图4的存储器装置到读取和写入操作。
图5是描绘根据一些实施例的包含多级修复系统的存储器装置的框图。此图描绘了与图1A和2-4的组件和特征相同或相似的组件和特征，并且使用相同的附图标记指代这些图中相同的部件。在图5的存储器装置中，使用多对基于存储器位单元的查找表504和修复阵列510。确切地说，在图5的实例中，形成n对。第一对包括基于存储器位单元的查找表504(1)和修复阵列510(1)。类似地，第n对包括基于存储器位单元的查找表504(n)和修复阵列510(n)。
在一些实施例中，所述对基于存储器位单元的查找表504和修复阵列510形式多级修复系统。举例来说，一些对覆盖较小的修复单元，而其它对覆盖较大的修复单元。例如，在实施例中，修复阵列510(1)和LUT 504(1)可以为每16个连续地址修复一个缺陷位，使得其修复单元的大小是16个地址。此外，在实施例中，修复阵列510(2)和LUT 504(2)可以为每64个连续地址修复一个缺陷位，使得其修复单元的大小是64个地址。类似地，在实施例中，对510(3)和504(3)可以为每512个连续地址修复一个缺陷位，使得其修复单元的大小是512个地址。因此，一些对基于存储器位单元的查找表504和修复阵列510覆盖较小的修复单元(例如，16个地址)，而其它对覆盖较大的修复单元(例如，64或512个地址)。在其它实施例中，所述对基于存储器位单元的查找表对504和修复阵列510覆盖不同大小的修复单元(例如，8个地址、32个地址、128个地址等)。
在实施例中，当多个缺陷位出现在16个连续地址中时，可以使用多对修复阵列510和LUT 504来修复那些缺陷位。举例来说，考虑其中修复阵列510(1)和LUT 504(1)可以为每16个连续地址修复一个缺陷位的实施例，修复阵列510(2)和LUT(2)可以每32个连续地址修复一个缺陷位，修复阵列510(3)和LUT(3)可以为每64个连续地址修复一个缺陷位。在这个实施例中，当前16个地址中存在两个缺陷时，修复阵列510(1)和LUT 504(1)可以用于修复缺陷地址之一，并且修复阵列510(2)和LUT 504(2)可以用于修复另一个缺陷地址。如果在前16个地址中存在第三缺陷，则可以使用修复阵列510(3)和LUT 504(3)来修复第三缺陷。以这种方式，仍然可能涵盖在小单元中具有多个缺陷位的罕见机会，而不会显著增加修复阵列的面积。确切地说，在这个实例中，修复阵列510(2)和LUT 504(2)比修复阵列510(1)和LUT 504(1)需要更少的冗余位单元，因为它仅需要为每32个连续地址修复一个缺陷位。同样，修复阵列510(3)和LUT 504(3)需要更少的冗余位单元，因为它只需要为每64个连续地址修复一个缺陷位。相比之下，考虑具有固定修复单元大小的实施例，其中修复阵列510(1)和LUT 504(1)、修复阵列510(2)和LUT 504(2)以及修复阵列510(3)和LUT 504(3)可以各自为每16个连续地址修复一个缺陷位。相较于前一实例，此实施例具有用于修复阵列510(2)和LUT 504(2)以及修复阵列510(3)和LUT 504(3)的更大面积，因为它们都经配置以修复更多缺陷位。
图6是描绘根据一些实施例的包含两级修复阵列和查找表阵列的存储器装置的框图。此图描绘了与图1A和2-5的组件和特征相同或相似的组件和特征，并且使用相同的参考标号指代这些图中相同的部件。在图6的存储器装置中，多对基于存储器位单元的查找表504和修复阵列510形成多级修复系统，如上文参考图5所描述。因为缺陷可存在于基于存储器位单元的查找表504和修复阵列510中，所以在图6的实施例中添加另一级的修复。确切地说，在图6的实施例中添加修复阵列602和修复查找表604以保护基于存储器位单元的查找表504和修复阵列510。
修复阵列602和修复查找表604以类似于基于存储器位单元的查找表504和修复阵列510保护正常阵列108的方式的方式保护基于存储器位单元的查找表504和修复阵列510。为了支持此保护，图6的存储器装置包含组合匹配电路和数据输入/输出MUX 606。组合匹配电路和数据输入/输出MUX 606以类似于匹配电路106和MUX 302的方式的方式操作。确切地说，为了从基于存储器位单元的查找表504或修复阵列510读取，基于存储器位单元的查找表504或修复阵列510接收输入存储器地址，且修复阵列602接收输入存储器地址的第一部分。第一部分包括输入存储器地址的最高有效位或最高有效位集合，如上文所描述。基于接收到的输入存储器地址，基于存储器位单元的查找表504或修复阵列510向组合匹配电路和数据输入/输出MUX 606传输存储在输入存储器地址处的正常数据。基于接收到的第一部分，修复阵列602向组合匹配电路和数据输入/输出MUX 606传输修复数据。组合匹配电路和数据输入/输出MUX 606的MUX接收正常数据和修复数据，并选择它们中的一个来读出。确切地说，MUX基于从组合匹配电路和数据输入/输出MUX 606的匹配电路接收的信号而选择正常数据和修复数据中的一个。在生成信号时，组合匹配电路和数据输入/输出MUX 606的匹配电路以与上文参考图2所描述的匹配电路106相同或相似的方式的方式操作。如果组合匹配电路和数据输入/输出MUX 606的匹配电路确定输入存储器地址未被存储为修复查找表604中的缺陷地址，那么匹配电路生成指示应该从基于存储器位单元的查找表504或修复阵列510中的输入存储器地址读取数据的信号。相反地，如果组合匹配电路和数据输入/输出MUX 606的匹配电路确定输入存储器地址被存储为修复查找表604中的缺陷地址，那么匹配电路生成指示应该从修复阵列602读取数据的信号。
为了写入到基于存储器位单元的查找表504或修复阵列510，组合匹配电路和数据输入/输出MUX 606的MUX接收待写入的数据，并将此数据写入到：(i)基于存储器位单元的查找表504或修复阵列510，或(ii)修复阵列602。确切地说，组合匹配电路和数据输入/输出MUX 606的MUX基于从组合匹配电路和数据输入/输出MUX 606的匹配电路接收的信号而选择以下中的一个来写入数据：(i)基于存储器位单元的查找表504或修复阵列510，或(ii)修复阵列602。在生成信号时，组合匹配电路和数据输入/输出MUX606的匹配电路以与上文参考图2所描述的匹配电路106相同或相似的方式的方式操作。如果组合匹配电路和数据输入/输出MUX 606的匹配电路确定输入存储器地址未被存储为修复查找表604中的缺陷地址，那么匹配电路生成指示数据应该写入到基于存储器位单元的查找表504或修复阵列510中的输入存储器地址的信号。相反地，如果组合匹配电路和数据输入/输出MUX 606的匹配电路确定输入存储器地址被存储为修复查找表604中的缺陷地址，那么匹配电路生成指示数据应该写入到修复阵列602的信号。
图7是描绘根据一些实施例的包含能够进行行修复的基于存储器位单元的查找表704的存储器装置的框图。图7的存储器装置包含基于存储器位单元的查找表704，所述查找表类似于上文描述的图1A的基于存储器位单元的查找表104。在图7的实施例中，基于存储器位单元的查找表704具有24位(16位)的字长和8位的字宽，如图所示。字长和字宽的其它值在本公开的范围内。存储器712包含正常阵列和修复阵列，其分别类似于图1A和2-4的正常阵列108和修复阵列110。在图7的实施例中，存储器712包含具有三十二(32)个字线行WL[31:0]的正常阵列，以及具有四(4)个冗余字线行WL[3:0]的修复阵列。在其它实施例中，在正常阵列和修复阵列中包含不同数量的字线行。
图7的存储器装置接收输入存储器地址，所述输入存储器地址指定存储器712的正常阵列的存储器地址，用于执行存储器访问操作(例如，读取操作、写入操作等)。在图7的实施例中，输入存储器地址包含字线地址，所述字线地址是具有5位的二进制数(XADR[4:0])。在其它实施例中，使用更多位或更少位(例如，3位、6位等)来指定输入存储器地址。图7的实施例包含匹配电路706A、706B，其经配置以评估输入存储器地址是否被存储为基于存储器位单元的查找表704中的缺陷地址。为此，基于存储器位单元的查找表704经配置以接收输入存储器地址的字线地址的第一部分702。如图所示，在图7的实施例中，第一部分702是字线地址的最高有效位(XADR[4])。在其它实施例中，第一部分702包含输入存储器地址的字线地址的最高有效位集合(例如，XADR[4:3])。基于存储器位单元的查找表704还经配置以接收位线地址708，所述位线地址是具有3位的二进制数(YADR[2:0])。在基于存储器位单元的查找表704处接收位线地址708YADR[2:0]使得能够针对不同的位线地址进行不同的行修复。
基于存储器位单元的查找表704将输入存储器地址的字线地址的第一部分702匹配到其为指定的位线地址708存储的条目集合，以生成传输到匹配电路706A、706B的8位二进制输出Q[7:0]。在其它实施例中，输出Q包括更多位或更少位(例如，6位、10位等)。在实施例中，输出Q[7:0]包括由基于存储器位单元的查找表704存储的缺陷存储器地址的部分。缺陷存储器地址是具有由第一部分702指定的字线地址的最高有效位XADR[4]的那些存储器地址，并且输出Q[7:0]包含缺陷地址的另外的最低有效位。
确切地说，在图7的实施例中，匹配电路706A接收Q[3:0]并进一步接收输入存储器地址的字线地址的第二部分712(XADR[3:0])。Q[2:0]包括由基于存储器位单元的查找表704存储的第一缺陷存储器地址的最低有效位，并且Q[3]包括第一启用标志。匹配电路706A比较Q[2:0]与XADR[2:0]，以评估输入存储器地址是否被存储为基于存储器位单元的查找表704中的缺陷地址。如果匹配电路706A确定Q[2:0]与XADR[2:0]匹配，并且Q[3]等于“1”，则匹配电路706A传输信号，指示应启用存储器712的修复阵列的第一冗余字线行WL[0]或第二冗余字线行WL[2]。
同样，匹配电路706B接收Q[7：4]并进一步接收输入存储器地址的字线地址的第二部分712(XADR[3:0])。Q[6:4]包括由基于存储器位单元的查找表704存储的第二缺陷存储器地址的最低有效位，并且Q[7]包括第二启用标志。匹配电路706B比较Q[6:4]与XADR[2:0]，以评估输入存储器地址是否被存储为基于存储器位单元的查找表704中的缺陷地址。如果匹配电路706B确定Q[6:4]与XADR[2:0]匹配，并且Q[7]等于“1”，则匹配电路706B传输信号，指示应启用存储器712的修复阵列的第三冗余字线行WL[1]或第四冗余字线行WL[3]。
编码器710从匹配电路706A、706B接收冗余行启用信号并对它们进行编码。确切地说，在图7的实施例中，如果匹配电路706A指示应该启用修复阵列的第一冗余字线行WL[0]或第二冗余字线行WL[2]，则编码器710将输出XADR_R[0]＝0和等于“1”的启用WL冗余信号传输到存储器712。如果匹配电路706B指示应该启用修复阵列的第三冗余字线行WL[1]或第四冗余字线行WL[3]，则编码器710将输出XADR_R[0]＝1和等于“1”的启用WL冗余信号传输到存储器712。如果匹配电路706A、706B指示不应启用任何冗余字线行WL[0]-[3]，则编码器710将等于“0”的启用WL冗余信号传输到存储器712。
存储器712接收上述XADR_R[0]并启用WL冗余信号，并且进一步接收(i)输入存储器地址的字线地址的位XADR[4:1]，以及(ii)位线地址708(YADR[2:0])。存储器712使用所接收的信息来访问其正常阵列或修复阵列的指定字线行。在图7的实施例中，存储器712根据下表访问字线行：
字线# XADR[4] XADR[3:1] XADR_R[0] 启用冗余
冗余WL[3] 1 无关 1 1
冗余WL[2] 1 无关 0 1
冗余WL[1] 0 无关 1 1
冗余WL[0] 0 无关 0 1
WL[31:0] 0/1 000～111 0/1 0
如在这个实施例中所述，如果输入存储器地址的字线地址的最高有效位XADR[4]等于0，XADR_R[0]等于0，并且启用WL冗余信号等于1，则存储器712访问修复阵列的第一冗余字线行WL[0]。如果输入存储器地址的字线的最高有效位XADR[4]等于0，XADR_R[0]等于1，并且启用WL冗余信号等于1，则存储器712访问修复阵列的第二冗余字线行WL[1]。如果输入存储器地址的字线的最高有效位XADR[4]等于1，XADR_R[0]等于0，并且启用WL冗余信号等于1，则存储器712访问修复阵列的第三冗余字线行WL[2]。如果输入存储器地址的字线的最高有效位XADR[4]等于1，XADR_R[0]等于1，并且启用WL冗余信号等于1，则存储器712访问修复阵列的第四冗余字线行WL[3]。如果启用WL冗余信号等于0，则存储器712访问由XADR[4:1]指定的三十二(32)个字线行WL[31:0]之一。
图8是描绘根据一些实施例的用于修复存储器的实例方法的步骤的流程图。为便于理解，参考上文的图1A和2描述图8。但是图8的过程也适用于其它硬件布置。在802，接收多个正常存储器单元(例如，正常阵列108的正常存储器单元)中的存储器单元的输入存储器地址(例如，输入存储器地址102)。在804，将输入存储器地址的第一部分(例如，第一部分202)提供到查找表(例如，基于存储器位单元的查找表104)，所述查找表经配置以存储包含正常存储器单元的缺陷存储器单元的地址的条目集合。在806，将第一部分匹配到查找表的条目集合以生成输出(例如，输出114)。在808，比较所述输出与输入存储器地址的第二部分(例如，第二部分204)，以评估输入存储器地址是否被存储为查找表中的缺陷地址。在810，基于所述评估生成用于选择正常存储器单元或修复存储器单元(例如，修复阵列110的修复存储器单元)的选择信号(例如，选择信号112)。修复存储器单元存储用于修复正常存储器单元的数据。在本文公开的任何方法中，可以省略所描述的操作中的一或多者，并且可以添加其它操作。此外，在任何公开的方法中，操作的顺序可以与本文描述的不同。因此，例如，图8的操作802、804、806、808、810不需要以图中所示的顺序执行。
本公开在各种实施例中涉及存储器装置和修复存储器的方法。实例存储器装置包含：包含正常存储器单元的第一阵列和包含修复存储器单元的第二阵列。修复存储器单元经配置以代替正常存储器单元使用。所述存储器装置还包含查找表，所述查找表包括存储器位单元，所述存储器位单元经配置以存储包含正常存储器单元的缺陷存储器单元的地址的条目集合。所述存储器装置进一步包含匹配电路，所述匹配电路经配置以评估输入存储器地址是否被存储为存储器位单元中的缺陷地址。匹配电路还经配置以基于所述评估生成用于选择正常存储器单元或修复存储器单元的选择信号。
在另一实例中，存储器装置包含正常存储器单元和修复存储器单元，所述修复存储器单元经配置以代替正常存储器单元使用。所述存储器装置还包含额外的存储器单元，其经配置以存储正常存储器单元的缺陷地址与修复存储器单元的修复地址之间的映射。匹配电路经配置以(i)评估输入存储器地址是不是所述正常存储器单元的缺陷地址，以及(ii)基于所述评估和所述映射生成用于选择正常存储器单元或修复存储器单元的选择信号。
在用于修复存储器的方法实例中，接收多个正常存储器单元中的存储器单元的输入存储器地址。将输入存储器地址的第一部分提供到经配置以存储包含正常存储器单元的缺陷存储器单元的地址的条目集合的查找表。将第一部分匹配到查找表的条目集合以生成输出。比较所述输出与输入存储器地址的第二部分，以评估输入存储器地址是否被存储为查找表中的缺陷地址。基于所述评估生成用于选择正常存储器单元或修复存储器单元的选择信号，其中修复存储器单元存储用于修复正常存储器单元的数据。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本揭示内容的各方面。所属领域的技术人员应了解，其可以易于使用本揭示作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它制程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本揭示的精神及范围，且其可在不脱离本揭示的精神和范围的情况下在本文中进行各种改变、替代及更改。

Claims (1)

1.一种存储器装置，其包括：
第一阵列，其包含正常存储器单元；
第二阵列，其包含修复存储器单元，所述修复存储器单元经配置以代替所述正常存储器单元使用；
查找表，其包括存储器位单元，所述存储器位单元经配置以存储包含所述正常存储器单元的缺陷存储器单元的地址的条目集合；以及
匹配电路，其经配置以(i)评估输入存储器地址是否被存储为所述存储器位单元中的缺陷地址，以及(ii)基于所述评估生成用于选择所述正常存储器单元或所述修复存储器单元的选择信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021134628A1 (zh) * 2019-12-31 2021-07-08 华为技术有限公司 一种存储器的失效修复方法及装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636511B2 (en) * 2017-07-27 2020-04-28 Taiwan Semiconductor Manufacturing Company Limited Memory repair scheme
KR102494352B1 (ko) * 2017-10-20 2023-02-03 삼성전기주식회사 코일 전자부품
KR20190060527A (ko) * 2017-11-24 2019-06-03 삼성전자주식회사 반도체 메모리 장치 및 그 동작 방법
US11776654B2 (en) * 2020-09-11 2023-10-03 Changxin Memory Technologies, Inc. Fail bit repair solution determination method and device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061815B2 (en) * 2003-08-05 2006-06-13 Stmicroelectronics Pvt. Ltd. Semiconductor memory device providing redundancy
JP4062247B2 (ja) * 2003-12-11 2008-03-19 ソニー株式会社 半導体記憶装置
US9349491B1 (en) * 2015-04-17 2016-05-24 Micron Technology, Inc. Repair of memory devices using volatile and non-volatile memory
US10636511B2 (en) * 2017-07-27 2020-04-28 Taiwan Semiconductor Manufacturing Company Limited Memory repair scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021134628A1 (zh) * 2019-12-31 2021-07-08 华为技术有限公司 一种存储器的失效修复方法及装置

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