CN1809896A - 半导体测试装置及其控制方法 - Google Patents

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Abstract

本发明提供半导体测试装置，此装置具有第1波形生成单元，生成与各个多数的半导体元件共通的共通资讯相对应的共通图案波形；第2波形生成单元，生成与各个多数的半导体元件对应，与个别准备的多数个别资讯对应的个别图案波形；波形切换单元，有选择地进行向各个多数的半导体元件共通输入第1波形生成单元所生成的上述共通图案波形的操作、与个别输入各个多数的第2波形生成单元所生成的上述个别图案波形的操作。

Description

半导体测试装置及其控制方法
技术领域
本发明是有关于一种半导体测试装置及其控制方法的发明。且特别是有关于一种同时对于多数的半导体元件进行测试的半导体测试装置及其控制方法的发明。本申请与下述的日本申请案相关联。关于已确可参照文献的并入的指定国家，藉由参照下述的申请案中记载的内容而并入本申请中，以作为本中请的一部分。
1.日本专利申请案特愿2003-174477  申请日期2003年06月19日
2.日本专利申请案特愿2003-185679  申请日期2003年06月27日
背景技术
以前，作为对于出厂前的逻辑IC或者半导体存储元件等半导体元件进行各种测试，我们已知可以使用半导体测试装置。例如：对于半导体存储器进行的测试的一般性的半导体测试装置，具有可以对多个元件同时进行测试的功能，对于多数的半导体元件的同一接脚，可以输入同一测试数据图案波形进行测试。由于通过具备此对多个元件同时测定的功能，可以利用小规模的资源对多数的半导体存储装置进行测定，所以装置的规模不会太大，且可以降低成本。
在部分的半导体存储元件中(例如部分快闪存储器)，根据测试检测出的包含不良存储胞(cell)的存储区域(例如：存储块)的至少一部分中，由制造业者写入可识别出该存储区域为不良的不良区域资讯，藉此来屏蔽此不良区域。当使用该半导体存储元件的仪器从某存储区域中读出不良区域资讯时，就不会使用该存储区域。
由于对多数的半导体存储元件进行测试后，向各个半导体存储元件的不良存储区域写入不良区域资讯时，需要把指定的不良存储区域的位址等作为个别资讯，个别输入至各自的半导体存储元件中。所以，存在着以下问题：与上述的快闪存储器等进行测试时一样，不能同时对于多数的半导体存储元件进行不良区域资讯的写入，在写入不良区域资讯的挽救操作方面，需要花费很多的时间。而且，以前，有时此挽救工作还需要使用专用的修复装置进行，由于需要把检测出不良存储胞的半导体存储元件从半导体测试装置移至修复装置，挽救操作需要的时间会更长。
发明内容
所以，本发明的目的在于提供可以解决上述课题的半导体测试装置及其控制方法。此目的是通过权利要求中的独立项目中记载的特征的组合实现的。而且，从属项目中规定了本发明更加有利的具体事例。
根据本发明的第1形态，提供一种半导体测试装置包括：第1波形生成单元(生成与多数的半导体元件共通的共通资讯对应的共通图案波形)、第2波形生成单元(生成与上述多数的半导体元件分别对应，与个别准备的多数个别资讯对应的个别图案波形)、以及波形切换单元(选择性地进行共通输入利用上述的第1波形生成单元生成的上述共通图案波形的操作、与个别输入利用上述各个多数的第2波形生成单元生成的上述个别图案波形的操作)。
上述各个多数的半导体元件是半导体存储元件，上述波形切换单元可以选择性地进行向上述多数的半导体存储元件输入利用上述第1波形生成单元所生成的上述共通图案波形的操作、与把利用上述各个多数的第2波形生成单元生成的上述个别图案波形作为应该写入数据的写入位址进行个别输入的操作。
还可以包括合格/失效的判定单元(根据与上述共通图案波形或者上述个别的图案波形相对应的，从上述半导体存储元件中输出的输出波形，进行上述半导体存储元件内的测试对象部位的合格/失效的判定)与失效存储器(储存使用上述合格/失效的判定单元判定的结果)。
还可以包括储存上述个别资讯的存储器，上述第2波形生成单元也可以读出上述存储器中储存的上述个别资讯，并生成上述个别图案波形。
上述各个多数的半导体存储元件包括利用时序划分输入写入位址及写入数据的介面。上述波形切换单元在应该向上述各个多数的半导体存储元件中输入写入位址的时序中，个别经过上述介面向上述各个多数的半导体存储元件分别输入上述各个多数的个别图案波形，在应该向上述各个多数的半导体存储元件输入写入数据的时序中，共通经过上述介面向上述各个多数的半导体存储元件输入利用上述第1波形生成单元生成的上述共通图案波形。
上述各个多数的半导体存储元件中的上述介面按照时序划分以输入指令、上述写入位址以及上述写入数据。上述波形切换单元在应该向上述各个多数的半导体存储元件分别输入指令的时序中，会共通经过上述介面向上述多数的半导体存储元件分别输入利用上述第1波形生成单元生成的上述共通图案波形，也可以在应该向上述各个多数的半导体存储元件分别输入写入位址的时序中，个别经过上述介面向上述各个多数的半导体存储元件输入多数的上述各个个别图案波形，还可以在应该向上述各个多数的半导体存储元件中输入写入数据的时序中，共通经过上述介面，向上述各个多数的半导体存储元件中输入利用上述第1波形生成单元生成的上述共通图案波形。
此外，还包括多数的合格/失效判定单元(以与利用上述第1波形生成单元生成的第1上述共通图案波形或者利用上述多数的第2波形生成单元生成的上述多数的个别图案波形相对应，从上述各个多数的半导体存储设备分别输出的波形为基础，进行该半导体存储元件内的测试对象的存储领域的合格/失效的判定)、失效存储器(储存利用上述多数的合格/失效判定单元判定的多数判定结果)，不良存储领域选择单元(根据上述失效存储器中储存的多数的上述判定结果，把上述多数的半导体存储元件的识别不良存储领域的资讯作为上述各个多数的个别资讯输出)，上述各个多数的第2波形生成单元会生成显示上述各个多数的个别资讯识别的、上述多数的半导体中的上述不良存储区域的位址的上述个别图案波形。上述第1波形生成单元会生成显示识别存储区域不良的写入数据的第2上述共通图案波形，上述波形切换单元会向该半导体存储元件中个别输入作为显示上述各个多数的半导体存储元件的上述不良存储区域的上述写入位址的上述个别图案波形，也可以共通输入作为显示与上述写入位址对应的存储区域不良的上述写入数据的上述第2共通图案波形，并使其向上述写入位址中写入上述写入数据。
上述不良存储区域选择单元，把与上述各个多数的半导体存储元件的1个或者识别多数的不良存储区域的资讯作为上述各个多数的个别资讯而输出。上述各个多数的第2波形生成单元会生成利用上述各个多数的个别资讯识别的、显示在上述各个多数的半导体存储元件中的1个或者多数的上述不良存储区域的位址的上述个别图案波形。上述第1波形生成单元会生成会显示识别存储区域不良的写入数据的第2的上述共通图案波形。上述波形切换单元向上述的各个多数的半导体存储元件个别输出作为该半导体存储元件的1个或者显示多数的上述不良存储区域的1个或者多数的上述写入位址的上述个别图案波形，共通输入作为1或者与多数的上述写入位址对应的1个或者显示多数的存储区域不良的上述写入数据的上述第2共通图案波形。在向上述多数的半导体存储元件中，已经完成了向所有的上述不良存储区域中写入上述写入数据的上述半导体存储元件中禁止写入的状态下，可以使其向上述多数的半导体存储元件中，未完成向所有的上述不良存储区域写入上述写入数据的上述半导体存储元件中写入尚未完成写入的上述数据。
根据本发明的第2形态，提供一种半导体测试装置的控制方法，测试多数的半导体元件，该控制方法的特征为包括：第1波形生成阶段(生成与各个多数的半导体元件共通的共通资讯相对应的共通图案波形)、第2波形生成阶段(生成与上述各个多数的半导体元件相对应，与个别准备的多数的个别资讯相对应的个别图案波形)、以及波形切换阶段(选择性地进行向上述各个多数的半导体元件共同输入上述第1波形生成阶段生成的上述共通图案波形的操作、与个别输入上述多数的第2波形生成阶段生成的上述个别图案波形的操作)。
根据本发明的第3形态，提供一种半导体测试装置，对于多数半导体存储元件进行测试，它包括：不良存储区域选择单元(根据各个多数的半导体存储元件的测试结果，输出识别上述多数的半导体存储元件的不良存储区域的个别资讯)、与波形输出单元(与上述多数的半导体存储元件并行，共通输入与写入数据的指令相对应的图案波形，把与上述各个多数的半导体存储元件的上述个别资讯识别的上述不良存储区域的位址相对应的图案波形作为写入位址个别输入，把显示与上述写入位址相对应的存储区域不良的数据相对应的图案波形作为写入数据共同输入)。
根据本发明的第4形态，提供一种半导体测试装置的控制方法，对于多数的半导体存储元件进行测试，该控制方法包括：不良存储区域选择阶段(根据上述各个多数的半导体存储元件的测试结果，输出识别与上述各个多数的半导体存储元件有关的不良存储区域的个别资讯)、波形输出阶段(与上述各个多数的半导体存储元件并行，共通输入与写入数据的指令相对应的图案波形，把上述各个多数的半导体存储元件的上述个别资讯识别的上述不良存储区域的位址相对应的图案波形作为写入位址个别输入，把显示与上述写入位址相对应的存储区域不良的数据相对应的图案波形作为写入数据共同输入)。
而且，上述发明的概要不仅仅为列举出的本发明的所需特征的事例，这些特征群的再合并也属于本发明的范畴。
发明的效果
根据本发明，可以分别对于多数的半导体元件，生成彼此不同的多数的个别资讯，同时进行输入的操作，此外还可以缩短需要输入各个多数的半导体存储元件的个别资讯的位址时的测试以及/或者挽救操作所需的时间。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1表示本发明实施形态的一种半导体测试装置的结构。
图2表示根据需要进行个别写入操作的测试操作的具体事例。
图3表示根据需要进行个别写入操作的挽救操作的具体事例。
图4表示与本实施形态的变形实例的半导体测试装置的结构。
1：ALPG
2：AFM
3：AFM
5：IO接脚处理部
7：IO频道
9：DUT
10：测试控制部
50：TG/主要FC部
51：“及”电路
52：“或”电路
53：正反器
54：存储器
55：位址指向控制器
58：辅助FC部
59：逻辑比较器
70：驱动器
71：比较器
151：“及”电路
201：PG
202：测试模组
205：IO接脚处理部
210：测试控制部
250：TG/主要FC部
具体实施方式
以下通过发明的实施形态来说明本发明，但是，以下的实施形态并不是限制本发明的形态，而且本发明的解决手段也不需限定为实施形态中说明的所有的特征的组合。
图1表示的是本实施形态的半导体测试装置的结构图。图1中所示的半导体测试装置在对于多数的DUT(测试中的组件，Device Under Test)9进行测试的同时，采取了对于这些多数的DUT9的挽救操作。因此，本实施形态的半导体测试装置，包括ALPG(系统·图案·振荡器)1、AFM(位址·失效·存储器)3、IO接脚处理部5、IO频道7、测试控制部10。而且，DUT9虽然广义上包括半导体存储元件、逻辑IC等半导体元件，但在以下说明中，主要是把半导体存储元件作为测试对象。
为了进行测试和挽救操作，ALPG1会生成向DUT9的IO接脚进行输入的图案数据。AFM3会按照DUT9的存储胞单位，存储通过对DUT9进行测试而得到的判定结果的失效资讯。具体来说，与DUT9的任何一个逻辑位址X、Y相对应的存储胞的合格。失效的测试结果，会以AFM3的位址X、Y的形式存储于特定的区域中。
为了在生成向DUT9的IO接脚输入的数据的同时，进行从这些IO接脚中输出的数据的合格、失效的判定，IO接脚处理部5包括TG/主要FC部50、存储器54、逻辑比较器59。在这里，“IO接脚”是指向半导体存储设备输入指令以及/或者位址的半导体存储元件的接脚、或者像是在半导体存储元件之间输入输出存储器的数据的接脚等的输入、输出图案波形的接脚。
TG/主要FC部50会产生作为生成在测试操作的基本周期内所含有的各种时序边缘的时序发生器的功能，和根据从此时序边缘与ALPG1中输出的图案数据，生成向DUT9输出的实际的数据(共通图案波形)。此数据被输入至设置在后段的“及(AND)”电路51的一端的输入端子。个别写入模式信号会反向输入至“及”电路51的另一端的输入端子。“个别写入模式”是指对于每一个作为同时测定对象的各个多数的DUT9，并行写入个别资讯的操作模式。个别写入模式的指定是通过例如根据ALPG1高准位设定此个别写入模式信号来进行的。由于向“及”电路的另一端的输入端子反向输入此高准位的个别写入模式信号，结果指定个别写入模式时，TG/主要FC部50的输出数据在“及”电路被阻断。并且，此模式信号是一种利用ALPG1可以控制的信号，通过利用此模式信号，可以实时切换共通图案波形与个别写入图案波形。
存储器54储存任意的图案数据。例如：IO接脚处理部5由ASIC(Application Specific Integrated Circuit)构成。从此存储器54中的读取数据是利用位址指向控制器(CONT)55的控制进行。
辅助FC部58根据从存储器54输入的数据，在个别写入模式中生成向各个DUT9输入的实际的数据(个别图案波形)。此辅助FC部58的输出数据，被输入至一端输入个别写入模式信号(MODE)的“及”电路的另一端，当个别写入信号在高准位时，会被输入至后段的“或”电路52。
而且，在上述的TG/主要FC部50中与保持的波形资讯的数量相比，在辅助FC部58中保持的波形资讯(只包含多个同时测定功能所必要的波形资讯)的数量被设定的很少。因此，辅助FC部58也可以利用在个别写入模式中只保持所必要的最小限度的波形资讯的波形整形器构成。而且，在各个辅助FC部58中，TG/主要FC部50具有的时序发生器的功能成为个别具备的功能。
“或”电路52输出由TG/主要FC部50生成的、经过并输入“及”电路51的数据，或者输出由辅助FC部58生成的、经过并输入“及”电路151的数据。此“或”电路52的输出的数据，通过生成向IO频道7施加的数据图案的正反器53，向IO频道7输出。
逻辑比较器59会比较从DUT9的IO接脚输出的数据与规定的期待值数据，两者一致时，判定为合格，不一致时判定为失效。此判定结果会存储在AFM3中。而且，关于IO接脚5的内部结构，相对于多数的DUT9，共通设定了TG/主要FC部50与“及”电路51，其他以外的辅助FC部58、存储器54、逻辑比较器59等与各个多数的DUT9相对应地个别设置。而且，与各个DUT9的多数IO接脚相对应，个别设置了IO接脚处理部5。
IO频道7在生成向DUT9的IO接脚施加的实际的图案波形的同时，会把从IO接脚中实际输出的波形转换为逻辑数据。因此，IO频道7具备驱动器(DR)70与比较器(CP)71。驱动器70，根据向对应的IO接脚处理部5的正反器53中输入的数据，生成通常波形。比较器71，通过比较在DUT9的IO接脚(I/O)中显示的波形的电压与规定的标准电压，来决定逻辑数据的值。
测试控制部10是不良存储区域选择单元的一例，是为了控制利用半导体测试装置所进行的测试而设置的。在这里，测试控制部10根据AFM3中储存的判定结果，生成多数的DUT9的测试操作或者挽救操作所用的多数的个别资讯，输出至存储器54。为了实现从判定结果而生成个别资讯的处理的高速化，测试控制部10也可以利用1个或者多数的EWS(工程工作站engineering work station)进行并列处理。
如此，ALPG1、AFM3、以及IO接脚处理部5作为向多数的DUT9并行输入图案波形的波形输出单元而进行操作。而且，TG/主要FC部50作为生成从ALPG中供给的、与各个多数的DUT9共通的共通资讯相对应的共通图案波形的第1波形生成单元而进行操作。多数的辅助FC部58作为与各个多数的DUT9相对应，在存储器54中生成与个别准备的多数的个别资讯相对应的个别图案波形的多数的第2波形生成单元而进行操作。
而且，“及”电路51、151、“或”电路52作为波形切换单元而进行操作，该波形切换单元选择性地向各个多数的DUT9进行共同输入根据第1波形生成单元所生成的共通图案波形的操作，与向各个多数的DUT9进行个别输入根据各种多数的第2波形生成单元所生成的个别图案波形的操作。在这里，例如向各个多数的DUT9的不良区域中写入不良区域资讯等情况时，波形切换单元也可以选择性地进行向各个多数的DUT9个别输入个别图案波形的操作。更加具体地说，波形切换单元也可以把个别图案波形作为应该写入不良区域资讯等的数据的写入位址，个别输入至各个多数的DUT9。
而且，逻辑比较器59，根据与共通图案波形或者个别图案波形相对应并从DUT9中输出的输出波形，作为合格/失效判定单元而进行操作，该合格/失效判定单元判定DUT9中的测试对象部位的合格/失效。而且，AFM3作为储存根据上述合格/失效判定单元的判定结果的失效存储器而进行操作。
本实施形态中的半导体测试装置具有此类结构，以下关于对于DUT9的测试操作与挽救操作进行说明。
(1)测试操作
(1-1)向多数的DUT9中写入相同的数据时
从ALPG1输出的图案数据，向成为此图案数据的输入对象的与IO接脚对应的IO接脚处理部5供给。
在IO接脚处理部5中，TG/主要FC部50根据输入的图案数据，制作符合实际输入时序的测试数据。此时，因为个别写入模式信号保持了低准位，所以从“及”电路51直接输出了向一端的输入端子输入的TG/主要FC部50的输出数据。此“及”电路51的输出端子与各个多数的DUT9对应设置的“或”电路52的一端的输出端子分路连接。所以，同时向多数的“或”电路52输入从TG/主要FC部50输出的共通数据，并向正反器53输入。
在IO频道7中，驱动器70根据向IO接脚处理部5内的正反器53输入的数据，生成通常波形。此通常波形被输入至对应的IO接脚(I/O)。
如此，由IO接脚处理部5以及IO频道7生成的通常波形被输入至IO接脚。在与此IO接脚相对应的IO频道7中，比较器71会比较从此IO接脚中输出的波形的电压与规定的标准电压，生成逻辑数据。而且，在与此IO接脚对应的IO接脚处理部5中，在逻辑比较器59中，会使用从IO频道7内的比较器71输入的数据，进行合格/失效的判定。此判定结果会存储在AFM3中。
(1-2)向各个多数的DUT9中输入个别数据时
指定个别写入模式，输出个别写入模式信号(MODE)时，在“及”电路中，TG/主要FC部50的输出数据会被屏蔽，代替它的是开始使用存储器54中储存的个别图案的个别写入操作。
在使用存储器54的个别写入操作中，会读取储存在存储器54中的与各个DUT9的各个IO接脚相对应的图案数据，输入至辅助FC部58。辅助FC部58会根据输入的图案数据，制作符合实际输入时序的与各个DUT9的个别资讯对应的测试数据。而且，会根据经过“或”电路52并向正反器53输入的数据，而生成通常波形。在IO频道7中，驱动器70会根据向IO接脚处理部5中的正反器52输入的数据，而生成通常波形。在个别写入模式中，会生成与每个DUT9相异的通常波形，输入至对应的DUT9的IO接脚(IO)。
图2是表示根据需要进行个别写入操作的测试操作的具体事例的时序图，表示的是测试作为多数的DUT9的多数的快闪存储器时的时序的一例。在本例中，各个多数的DUT9为IO接脚(IO)准备了写入操作时按照时序划分而输入指令、写入位址以及写入数据的介面。
如图2所示，测试快闪存储器时，首先，向IO接脚输入与“指令”对应的共通数据(程序)。此输入操作，根据存储在ALPG1中的图案数据，并利用IO接脚处理部5中的TG/主要FC部50，而生成共通数据来实现。
然后，需要向(AL、AM、AH)中指定的特定的位址中输入作为个别资讯的数据。此数据设定了每个快闪存储器中不同的内容。例如，与DUT#a对应设定数据D0、D1、......，与DUT#b对应设定数据D0’、D1’、......，......与DUT#n对应设定数据D0”、D1”、......。具体来说，关于特定的位址(AL、AM、AH)的输入操作是根据ALPG1存储的图案数据，利用IO接脚处理部5中的TG/主要FC部，而生成共同数据来实现。而且，数据D0、D0’、D0”等的个别资讯的输入操作，是根据AFM3或者存储器54中储存的个别资讯，藉由IO接脚处理部5中的辅助FC部58生成个别数据来实现。
即，进行向各个多数的DUT9的同一个写入位址写入不同数据的测试时，波形切换单元在应向各个多数的DUT9中输入指令以及共通的写入位址的时序中，藉由每个DUT9的介面共通向多数的DUT9中，分别输入第1波形生成单元所生成的共通图案。而且，波形切换单元在应向各个多数的DUT9输入不同的写入数据的时序中，个别藉由每个DUT9的介面，向每个DUT9输入第2波形成单元生成的各个多数的个别图案波形。
如此，如果输入共通的指令、位址以及个别的数据，会在各个DUT9(DUT#a～#n)中进行编程(programing)。而且，从IO接脚中输入根据存储在ALPG1中的图案数据而指示向各个多数的DUT9输出编程结果的指令，并使其以轮询(polling)的形式输出编程的结果。此编程的结果会输入至IO频道7中的比较器71中，而且，会在IO接脚处理部5中的逻辑比较器中进行合格/失效的判定。
在以上的处理中，半导体测试装置可以通过在测试过程中把个别写入模式信号从低准位切换至高准位，在任意时序中把使用ALPG1的测试操作变更为使用存储器54的个别写入模式的测试操作。而且，其后根据需要，可以通过把个别写入模式信号从高准位恢复至低准位，来恢复使用ALPG1的测试操作。特别是，利用ALPG1生成的图案数据指定个别写入模式信号与切换时序时，可以在一系列的测试操作中，利用所需的时序切换至个别写入模式，也可以相反恢复原有的通常模式，不需要切换时序的复杂的控制。根据这样的控制，半导体测试装置可以对于向多数的DUT9供给的指令、位址、以及数据中的至少一部分，供给共通的指令、位址、以及/或者数据，对于其他部分供给个别的指令、位址、以及/或者数据。
(2)挽救操作
关于挽救操作，把特定多数的DUT9的各个不良区域的位址作为个别资讯向各个DUT9输入，同时需要作为写入数据共通输入不良区域资讯。即，向特定的IO接脚输入个别资讯的操作，与上述测试操作中的个别写入模式的操作相同。而且，向各个DUT9的IO接脚输入共通资讯的操作也与上述的测试操作中的个别写入模式以外的情况下的操作相同。
所以，挽救操作时的IO接脚处理部5的各部的设定等基本上与上述的测试操作中的个别写入模式时的这些设定是相同的，会根据IO接脚处理部5中的辅助FC部58生成显示各个DUT9的挽救部位的个别写入位址，并从IO频道7向各个DUT9的IO接脚输入。
图3是表示挽救操作的具体事例的时序图。挽救包括不良存储胞的DUT9时，半导体测试装置首先会进行测试操作，根据测试结果AFM3中存储的测试判定结果，在存储器54中写入识别不良存储区域的个别资讯。
更加具体地说明，多数的逻辑比较器59会根据与第1波形生成单元生成的第1共通图案波形或者多数的第2波形生成单元生成的多数的个别图案波形对应的，从各个多数的DUT9中输出的输出波形，进行该DUT9中的测试对象的存储区域的合格/失效的判定。然后，AFM3会把多数的逻辑比较器59判定的各种结果作为各个多数的DUT9的测试结果存储。而且，测试控制部10会根据AFM3中存储的多数的判定结果，把识别的各个多数的DUT9的不良存取区域的资讯作为各个多数的个别资讯输出至各个多数的存储器54中，并使其被存储。
第1波形生成单元会生成与“指令”对应的共通数据(程序)的共通图案波形。波形切换单元在应该向各个多数的DUT9输入指令的时序中，共同经过IO接脚的介面向各个多数的DUT9输入与指令对应的共通图案波形。
然后，各个多数的第2波形生成单元会生成存储器54中储存的、与多数的DUT9分别对应的各个多数的个别资讯所识别的、显示各个多数的DUT9中的不良存储区域位址的个别图案波形。波形切换单元会在应该向各个多数的DUT9输入写入位址的时序中，个别经过IO接脚的介面向各个多数的DUT9中输入多数的个别图案波形。
接下来，第1波形生成单元会生成显示识别存储区域不良的写入数据的共通图案波形。波形切换单元会在应该向各个多数的DUT9输入写入数据的时序中，共同经过IO接脚的介面向各个多数的DUT9中输入第1波形生成单元生成的共通图案波形。
经过以上的处理，波形输出单元可以共同输出与多数的DUT9并行、与写入数据的指令对应的图案波形，并把与有关各个多数的DUT9的个别资讯所识别的不良存储区域对应的图案波形作为写入位址个别输入，把显示与写入位址对应的存储区域不良的数据对应的图案波形作为写入数据共通输入。更加具体地说明，波形切换单元可以向各个多数的DUT9，个别输入作为显示该DUT9的上述不良存储区域的写入位址的个别图案波形，共通输入作为显示写入位址对应的存储区域不良的写入数据的共通图案波形，并使其在写入位址中写入数据。结果，半导体测试装置可以与多数的DUT9的不同位址的不良存储区域并行，写入不良区域资讯，并可以缩短挽救操作所需的时间。
在这里，各个多数的DUT9具有1或者多数的不良存储区域时，半导体测试装置会进行如下所示的挽救操作。
测试控制部10会根据AFM3中存储的多数的判定结果，把识别与各个多数的DUT9的1个或者多数的不良存储区域的资讯作为各个多数的个别资讯输出，并使之储存在各个多数的存储器54。
第1波形生成单元与各个多数的DUT9中的1个或者多数的不良存储区域相对应，生成与“指令”对应的共通数据(程序)的共通图案波形。各个多数的第2波形生成单元会藉由被储存在存储器54中的各个多数的个别资讯，顺次生成被识别的、显示各个多数的DUT9中的1个或者多数的不良存储区域位址的个别图案波形。而且，第1波形生成单元会与1或者各个多数的不良存储区域相对应，生成显示识别存储区域不良的写入数据的共通图案波形。
波形切换单元向各个多数的DUT9共通输入与该DUT9的各个不良存储区域对应的指令的共通图案波形。而且，向各个多数的DUT9个别输入作为显示多数DUT9的1个或者多数的不良存储区域的1个或者多数的写入位址的个别图案波形。而且，共通输入作为显示与1或者多数的写入位址对应的，1个或者多数的存储区域不良的写入数据，生成的写入数据的共通图案波形。
在上述处理中，多数的DUT9有时会具有各种不同数量的不良存储区域。此时，例如图3中的DUT#n的第二次写入所示，波形切换单元，在向上述多数的半导体存储元件中，已经完成了向所有的上述不良存储区域中写入上述写入数据的上述半导体存储元件中禁止写入的状态下，可以使其向上述多数的半导体存储元件中，未完成向所有的上述不良存储区域写入上述写入数据的上述半导体存储元件中写入尚未完成写入的上述数据。
更加具体得说明，波形切换单元根据存储器54中储存的个别资讯，对于未完成向所有的不良存储区域的数据写入的DUT9，通过启动该DUT9的可写入信号接脚(/WE)的操作，写入数据。另一方面，对于已经完成向所有的不良存储区域的数据写入的DUT9，通过使该DUT9的可写入信号接脚(/WE)失效，来禁止数据的写入。
在这里，波形切换单元会代替可写入信号接脚，可以通过启动芯片启动信号接脚(/CE)或者使其失效，来选择或者不选择该DUT9，允许或者禁止写入数据的写入。
如此，在本实施形态的半导体测试装置中，由于对于各个多数的DUT9，可以相互并行的生成、输入相互不同的多数的个别资讯，所以，可以缩短需要输入各个个别资讯时的测试所需的时间。
而且，在TG/主要FC部中，与可以选择的波形的种类相比，通过在辅助FC部58中设定少数的可以选择的波形的种类，可以把装置规模的扩大限制在最小限度。
由于在IO接脚5中具备了储存个别资讯的存储器54，所以，不需要在ASIC的包装外部包围的配线，可以将配线简略化。而且，由于去除了不需要的配线，不易产生时序的偏差等问题，可以高速地进行个别资讯的读取。
而且，在上述实施形态中，TG/主要FC部50虽然另外具备了省略了这些功能中的一部分的辅助FC部58，但是，允许装置规模扩大时，也可以具备代替辅助FC部58的同等数量的TG/主要FC部。
图4是表示与本实施形态的变形实例的半导体测试装置的结构图。图4中所示的半导体测试装置在对于多数的DUT9并行进行测试的同时，还可以进行对于这些多数的DUT9的挽救操作。在这里，由于在图4中的附带与图1中相同符号的部件具有与图1中相同部件的功能与结构，除了其不同点以外，省略说明。
与本变形实例相关的半导体测试装置，具有与各个多数的DUT9对应设置的多数的测试模组202、IO频道7与测试控制部210。
多数的测试模组202是波形输出单元的一例，经过IO频道7，向多数的DUT9并行输入ALPG1或者PG(图案振荡器)201生成的图案数据。测试模组202具有ALPG1、PG201、1或者多数的IO接脚处理部205以及AFM3。PG201包含储存应该向DUT9输出的测试图案的图案存储器，向IO接脚处理部205顺次供给图案存储器中储存的测试图案。
与该测试模组202连接的DUT9的各个多数的IO接脚相对应，多数设置了IO接脚处理部205，根据从ALPG1或者PG201供给的图案数据，生成向DUT9输入的数据，同时，进行从对应的IO接脚中输出的数据的合格、失效的判定。IO接脚处理部205包括TG/主要FC部205、正反器53、以及逻辑比较器59。
TG/主要FC部205生成向与包含该TG/主要FC部250的测试模组205连接的DUT9输入的图案波形，并供给至正反器。由于TG/主要FC部250具有与图1所示的TG/主要FC部50相同的功能与结构，所以除了不同点以外，省略说明。
测试控制部210是不良存储区域选择单元的一例，为了控制利用半导体测试装置的测试而设置的。在这里，测试控制部210，根据作为各个多数的DUT9的测试结果，即存储在AFM3中的判定结果，生成多数的DUT9的测试操作或者挽救操作中所使用的多数的个别资讯，输出至测试控制部210。
以下，关于利用与本变形实例的半导体测试装置的DUT9的测试操作与挽救操作，进行说明。
(1)测试操作
(1-1)向多数的DUT9写入相同的数据时
分别与多数的DUT9对应设置的多数的ALPG1根据同一系统输出同一图案数据。从ALPG1中输出的图案数据，被供给至作为此图案数据的输入对象的，与IO接脚对应的IO接脚处理部205。
在IO接脚处理部中，TG/主要FC部50根据输入的图案数据，制作符合实际输入时序的测试数据。
在IO频道7中，驱动器70根据向IO接脚处理部205中的正反器53输入的数据，而生成通常波形。此通常波形被输入至对应的IO接脚(I/O)中。
如此，藉由IO接脚处理部205以及IO频道7，而生成的通常波形被输入至IO接脚。在与此IO接脚对应的IO频道中，比较器71会比较从此IO接脚中输出的波形的电压与规定的标准电压，并生成逻辑数据。而且，在与此IO接脚对应的IO接脚处理部5中，在逻辑比较器59中，进行使用从IO频道7中的比较器71输入的数据的合格/失效的判定。此判定结果会存储于AFM3中。
(1-2)向各个多数的DUT9中写入个别资讯时
与各个多数的DUT9并行写入个别资讯时，测试控制部210，与多数的测试模组202中的PG201中设置的图案存储器相对，会存储与个别资讯对应各不相同的测试图案。PG201会读取个别的测试图案，向TG/主要FC部250供给个别的图案数据。TG/主要FC部250会根据输入的图案数据，制作与符合实际的输入时序的各个DUT9的个别资讯对应的测试数据。正反器53会根据输入的数据生成通常波形。在IO频道7中，驱动器70会根据输入至IO接脚处理部205内的正反器53的数据，生成通常波形。在个别写入模式中，会生成与各个DUT9相异的通常波形，并输入至对应的DUT9的IO接脚(IO)。
在与本变形实例相关的半导体测试装置中，进行个别写入操作的测试操作的时序，例如，与图2中的除去个别写入模式信号的时序相同。在本变形实例中，会在分别与多数的DUT9对应的多数的PG201中，存储顺次输出的与“指令”对应的共通图案数据、与“位址”对应的共通图案数据、以及与“数据”对应的个别图案数据的测试图案。
多数的测试模组202根据存储在该测试模组202中的PG201中的测试图案，向多数的DUT9并行写入不同的数据。更加具体地说明，IO接脚处理部205通过向DUT9共通输入在所有的PG201中共通存储的写入指令以及与写入位址对应的图案波形，向DUT9共通输入各PG2中个别存储的写入数据对应的图案波形，向各个多数的DUT9的同一写入位址中并行写入不同的写入数据。如此，本变形实例的半导体测试装置可以供给向多数的DUT9供给的指令、位址、以及/或者数据，向其他部分供给个别指令、位址、以及/或者数据。
(2)挽救操作
在挽救操作中，把特定的各个多数的DUT9的不良存储区域的位址作为个别资讯向各个DUT9中输入的同时，需要作为写入数据共通输入不良区域资讯。即，向特定的IO接脚输入个别资讯的操作与上述测试操作中的个别写入操作相同。而且，向各个DUT9的IO接脚输入共通资讯的操作也与上述测试操作中的个别写入操作以外的操作相同。
所以，进行挽救操作时的IO接脚处理部205的各个部的设定基本上与上述的测试操作中的个别写入操作中的设定相同。即，显示各个DUT9的挽救部位的个别写入位址作为与该DUT9对应的PG201中的测试图案被存储，根据IO接脚处理部205中的TG/主要FC部250生成图案波形，并从IO频道7输入至各个DUT9的IO接脚中。
在与本变形实例相关的半导体测试装置中，进行个别挽救操作的测试操作的时序，例如与图3中的除了个别写入模式信号的时序相同。
更加具体地说明，测试控制部210根据作为各个多数的DUT9的测试结果的、存储于AFM3中的多数的判定结果，生成与包含识别各个多数的DUT9的不良区域的个别资讯的测试图案。此测试图案是一种为了顺次输出与“指令”对应的共通图案数据、与“位址”对应的个别图案数据、以及与“数据”对应的共通图案数据的图案。测试控制部210向各个多数的测试模组202个别传送与各个DUT9对应生成的测试图案，并存储于PG201中。
多数的测试模组202，根据在该测试模组202内的PG201中存储的测试图案，向与多数的DUT9并行且不同的不良存储区域写入不良存储资讯。更加具体地说明，根据PG201中存储的测试图案，IO接脚处理部205会向多数的DUT9输入与写入指令对应的图案波形，把与各个多数的DUT9的个别资讯所识别的不良存储区域位址相对应的图案波形作为写入位址，个别输入至多数的DUT9，把显示写入位址对应的存储区域不良的数据对应的图案波形作为写入数据共通输入至多数的DUT9。结果，与本变形实例的半导体测试装置可以与多数的DUT9的不同位址的不良存储区域并行，写入不良区域资讯，缩短挽救操作所需要的时间。
并且，本发明并不只是限定于上述的实施形态，在本发明的要点的范围内可以进行各种变形。例如，在上述的实施形态中，作为DUT9主要考虑半导体存储器来进行说明，即使是逻辑IC，也可以在多个同时进行测试时，适用于本发明。
以上利用了本发明的实施形态进行了说明，但是本发明的技术方面的范围并不只是限定于上述实施形态中记载的范围。对于上述实施形态可以进行多样的变化或者改良，这一点同行业者是明了的。进行这些变化或者改良的形态也包含在本发明的技术范围内，这一点从本发明的记载中可以明了。
产业方面利用的可能性
从上述说明可以得知，根据本发明，对于各个多数的半导体元件，可以并行地进行相互生成、输入不同的多数的个别资讯的操作，缩短需要向各个多数的半导体存储元件输入根据各个个别资讯的位址时的测试以及/或者挽救操作所需要的时间。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1、一种半导体测试装置，其特征在于其包括：
第1波形生成单元，生成与各个多数的半导体装置共通的共通资讯相对应的共通图案波形；
多数个第2波形生成单元，生成与上述各个多数的半导体元件对应且与个别准备的多数个别资讯对应的个别图案波形；以及
波形切换单元，向上述各个多数的半导体元件，选择性地进行共通输入动作与个别输入动作，其中该共通输入动作是共通地输入上述的第1波形生成单元所生成的上述共通图案波形，且该个别输入动作是个别地输入上述各个多数的第2波形生成单元所生成的上述个别图案波形。
2、根据权利要求1所述的半导体测试装置，其特征在于其中所述的各个多数的半导体元件是半导体存储元件，
上述波形切换单元是向上述各个多数的半导体存储元件，选择性地进行共通输入动作与个别输入动作，其中该共通输入动作是共通地输入上述的第1波形生成单元所生成的上述共通图案波形，且该个别输入动作是把上述各个多数的第2波形生成单元所生成的上述个别图案波形作为应该写入数据的写入位址而个别输入。
3、根据权利要求2所述的半导体测试装置，其特征在于其更包括：
一合格/失效判定单元，根据与上述共通图案波形或者上述个别图案波形相对应的从上述半导体存储元件输出的输出波形，进行上述半导体存储元件中的测试对象部位的合格/失效的判定；以及
一失效存储器，存储上述合格/失效判定单元的判定结果。
4、根据权利要求2所述的半导体测试装置，其特征在于其更包括：
存储上述个别资讯的存储器，
其中上述第2波形生成单元读取上述存储器中储存的上述个别资讯，生成上述个别图案波形。
5、根据权利要求2所述的半导体测试装置，其特征在于其中所述的各个多数的半导体存储元件具备一介面，该界面按照时序划分以输入写入位址及写入数据，
上述波形切换单元在应该向上述各个多数的半导体存储元件中输入写入位址的时序中，个别经过上述介面向上述各个多数的半导体存储元件中输入各个多数的上述个别图案波形，
在应该向上述各个多数的半导体存储元件中输入写入数据的时序中，共通经过上述介面，向上述各个多数的半导体存储元件中输入上述第1波形生成单元所生成的上述共通图案波形。
6、根据权利要求5所述的半导体测试装置，其特征在于其中所述的各个多数的半导体存储元件的上述介面是按照时序划分以输入指令、上述写入位址及上述写入数据，且
上述波形切换单元在应该向上述各个多数的半导体存储元件中输入指令的时序中，共通经过上述介面，向上述各个多数的半导体存储元件中输入上述第1波形生成单元所生成的上述共通图案波形，
在应该向上述各个多数的半导体存储元件中输入写入位址的时序中，个别经过上述介面，向上述各个多数的半导体存储元件中输入各个多数的上述共通图案波形，
在应该向上述各个多数的半导体存储元件中输入写入数据的时序中，共通经过上述介面，向上述各个多数的半导体存储元件中输入利用上述第1波形生成单元所生成的上述共通图案波形。
7、根据权利要求2所述的半导体测试装置，其特征在于其更包括：
多数的合格/失效判定单元，根据与上述第1波形生成单元所生成的第1上述共通图案波形或者上述多数的第2波形生成单元所生成的上述多数的个别图案波形相对应的从上述各个多数的半导体存储元件输出的输出波形，进行该半导体存储元件中的测试对象的存储区域的合格/失效的判定；
一失效存储器，储存上述多数的合格/失效判定单元所判定的多数的判定结果；
一不良存储区域选择单元，根据上述失效存储器中储存的多数的上述判定结果，把识别上述各个多数的半导体存储元件的不良存储区域的资讯作为上述多数的个别资讯而输出，
其中上述各个多数的第2波形生成单元生成上述个别图案波形，该上述个别图案波形显示出上述各个多数的半导体存储元件中的上述不良存储区域的位址，上述不良存储区域的位址是利用各个多数的个别资讯而识别，
上述第1波形生成单元生成第2上述共通图案波形，该第2上述共通图案波形显示出识别存储区域不良的写入数据，
上述波形切换单元向上述各个多数的半导体存储元件，个别输出作为显示该半导体存储元件的上述不良存储区域的上述写入位址的上述个别图案波形，并共通输入作为显示与上述写入位址相对应的存储区域不良的上述写入数据的上述第2共通图案波形，使其在上述写入位址中写入上述的写入数据。
8、根据权利要求7所述的半导体测试装置，其特征在于其中所述的不良存储区域选择单元把识别出上述各个多数的半导体存储元件的1个或者多数的不良存储区域的资讯作为上述各个多数的个别资讯而输出，
上述各个多数的第2波形生成单元生成显示出上述各个多数的半导体存储元件中的1个或者多数的上述不良存储区域的位址的上述个别图案波形，上述不良存储区域的位址是利用各个多数的个别资讯而识别，
上述第1波形生成单元生成显示出识别存储区域不良的写入数据的第2上述共通图案波形，
上述波形切换单元向上述各个多数的半导体存储元件个别输入作为显示出上述各个多数的半导体存储元件的1个或者多数的上述不良存储区域的1个或者多数的上述写入位址的上述个别图案波形，
把第2共通图案波形作为与1个或者多数的上述写入位址对应的显示出1个或者多数的存储区域不良的上述写入数据而共通输入，
在禁止向上述多数的半导体存储元件中的，已经完成了对所有的上述不良存储区域写入上述写入数据的上述半导体存储元件，进行写入的状态下，向上述多数的半导体存储元件中的，未完成对所有的上述不良存储区域写入上述写入数据的上述半导体存储元件，进行写入尚未完成写入的上述写入数据。
9、一种控制方法，为一种测试多数的半导体元件的控制方法，其特征在于该控制方法包括：
第1波形生成阶段，生成与各个多数的半导体元件共通的共通资讯相对应的共通图案波形；
第2波形生成阶段，生成与上述多数的半导体元件相对应，且与个别准备的多数的个别资讯相对应的个别图案波形；以及
波形切换阶段，向上述各个多数的半导体元件，选择性地进行共通输入动作与个别输入动作，其中该共通输入动作是共通地输入上述第1波形生成阶段所生成的上述共通图案波形，且该个别输入动作是个别地输入上述各个多数的第2波形生成阶段所生成的上述个别图案波形。
10、一种半导体测试装置，测试多数的半导体存储元件，其特征在于该半导体测试装置包括：
一不良存储区域选择单元，根据多数的半导体存储元件的各自的测试结果，输出识别上述各个多数的半导体存储元件的不良存储区域的个别资讯；以及
一波形输出单元，与上述多数的半导体存储元件并行，且
共通输入与写入数据的指令相对应的图案波形，并
把与经由上述各个多数的半导体存储元件的上述个别资讯而识别的上述不良存储区域的位址相对应的图案波形作为写入数据，而个别输入，以及
把显示与上述写入位址相对应的存储区域不良的数据相对应的图案波形作为写入数据而共同输入。
11、一种控制方法，为一种测试多数的半导体存储元件的半导体测试装置的控制方法，其特征在于该控制方法包括：
一不良存储区域选择阶段，根据上述各个多数的半导体存储元件的测试结果，输出识别上述各个多数的半导体存储元件的不良存储区域的个别资讯；以及
一波形输出阶段，与上述多数的半导体存储元件并行，且
共通输入与写入数据的指令相对应的图案波形，并
把与经由上述各个多数的半导体存储元件的上述个别资讯而识别的上述不良存储区域的位址相对应的图案波形作为写入位址，而个别输入，以及
把与显示上述写入位址相对应的存储区域不良的数据相对应的图案波形作为写入数据，而共同输入。
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