PT1643509E - Dispositivo de teste de semicondutores e respectivo método de controlo - Google Patents

Description

DESCRIÇÃO

"DISPOSITIVO DE TESTE DE SEMICONDUTORES E RESPECTIVO MÉTODO DE CONTROLO" ANTECEDENTES DA INVENÇÃO Campo da invenção A presente invenção refere-se a um instrumento de teste de semicondutores e a um respectivo método de controlo. Mais particularmente, a presente invenção refere-se a um instrumento de teste de semicondutores para testar uma pluralidade de dispositivos semicondutores simultaneamente e a um respectivo método de controlo.

Descrição da Técnica Relacionada

Convencionalmente, conhece-se um instrumento de teste de semicondutores como um instrumento que testa, de modo variado, um dispositivo semicondutor, tal como um IC lógico ou um dispositivo de memória semicondutor antes de ser expedido. Por exemplo, um instrumento de teste de semicondutores genérico que teste uma memória de semicondutor tem uma função de medir simultaneamente múltiplos dispositivos. Assim, o instrumento de teste de semicondutores genérico pode introduzir a mesma forma de onda padrão de dados de teste nos mesmos pinos de uma pluralidade de dispositivos semicondutores para realizar um 1 teste. Uma vez que múltiplas memórias de semicondutores podem ser medidas por um meio de pequena escala, a dimensão do instrumento não se torna extremamente grande, reduzindo, por este meio, o custo. 0 documento JP 11203893 A divulga um dispositivo semicondutor que pode encurtar o tempo de teste de múltiplos circuitos de memória nos quais a capacidade é diferente. Para esta finalidade, múltiplos circuitos de memória e um circuito discriminativo de endereços são formados sobre um substrato de um dispositivo semicondutor. Os múltiplos circuitos de memória são configurados para capacidades diferentes, é introduzido simultaneamente, no momento de teste, um sinal de endereço de teste e são realizados testes, simultaneamente, pelo sinal de endereço de teste. O circuito discriminativo de endereços é proporcionado, correspondendo a um dos circuitos de memória e o sinal de endereço de teste é introduzido no mesmo. O circuito discriminativo de endereços verifica se o sinal de endereços de teste é válido ou não para o circuito de memória associado. O circuito discriminativo de endereços fornece um sinal de discriminação com base num resultado discriminado, quando o sinal de endereço de teste não coincide com um sinal de endereço necessário para este circuito de memória e a operação de memória com base no sinal de endereço de teste é impedida.

SUMARIO DA INVENÇÃO

Problemas a serem resolvidos pela Invenção

No caso de uma parte de dispositivos de memória de semicondutor, e. g., alguma memória flash, uma vez que informação de área defeituosa identificativa de que uma área da memória é defeituosa é escrita por um fabricante em, pelo menos, 2 uma parte da área da memória (e. g., um bloco) incluindo uma célula defeituosa detectada por um teste, esta célula defeituosa é mascarada. Quando a informação da área defeituosa é lida a partir de uma área da memória, o equipamento que utiliza o dispositivo de memória de semicondutor não utiliza a área da memória.

Quando informação de área defeituosa é escrita numa área de memória defeituosa de cada dispositivo de memória de semicondutor depois de testar a pluralidade de dispositivos de memória de semicondutor, uma vez que a informação da área defeituosa deverá ser introduzida em cada dispositivo de memória de semicondutor utilizando um endereço, e assim por diante, especificando uma área de memória defeituosa como informação individual, a informação da área defeituosa não pode ser, simultaneamente, escrita na pluralidade de dispositivos de memória de semicondutor, tal como no caso em que se testa a memória flash acima descrita ou semelhante. Assim, tem existido um problema pelo facto de uma operação de reparação de escrita de informação de área defeituosa requerer tempo. Além disso, uma tal operação de reparação pode ser realizada, de modo convencional, por meio de um instrumento de reparação exclusivo. No entanto, uma vez que existe a necessidade de trabalho para mover um dispositivo de memória de semicondutor, no qual se detectou uma célula defeituosa, desde o instrumento de teste de semicondutores para o instrumento de reparação, uma operação de reparação necessita de mais tempo.

Portanto, é um objectivo da presente invenção proporcionar um instrumento de teste de semicondutores e um respectivo método de controlo que possa resolver os problemas precedentes. Os objectivos anteriores e outros podem ser obtidos por um 3 instrumento de teste de semicondutores conforme definido na reivindicação 1 e por um método conforme definido na reivindicação 12. Formas de realização preferidas deste instrumento e deste método podem ser encontradas nas respectivas reivindicações dependentes.

Meios para atingir os objectivos

De acordo com o primeiro aspecto da presente invenção, proporciona-se um instrumento de teste de semicondutores. 0 instrumento de teste de semicondutores inclui: um meio gerador de formas de onda que gera uma forma de onda de padrão comum correspondente a informação comum, comum a cada um de uma pluralidade de dispositivos semicondutores; e gera formas de onda de padrão individual correspondentes a uma pluralidade de informações individualmente preparadas em resposta a cada um da pluralidade dos dispositivos semicondutores; e uma unidade de comutação de formas de onda que realiza de modo selectivo uma operação de introdução da forma de onda de padrão comum gerada pelo meio gerador de formas de onda, em comum, e a operação de introdução das formas de onda de padrão individual geradas, respectivamente, pelo meio gerador de formas de onda individualmente, em cada um da pluralidade de dispositivos semicondutores. 0 meio gerador de formas de onda pode compreender um primeiro meio gerador de formas de onda para gerar a forma de onda de padrão comum; e uma pluralidade de segundos meios geradores de formas de onda para gerar as formas de onda de padrão individual. 4

Cada um da pluralidade de dispositivos semicondutores pode ser um dispositivo de memória de semicondutor e a unidade de comutação de formas de onda pode realizar de modo selectivo uma operação de introdução da forma de onda de padrão comum gerada pelo primeiro gerador de formas de onda em comum e uma operação de introdução, individualmente, das formas de onda de padrão individual geradas, respectivamente, pela pluralidade de segundos meios geradores de formas da onda como endereços escritos para escrever dados, em cada um da pluralidade de dispositivos de memória de semicondutor. 0 instrumento de teste de semicondutores pode ainda incluir: um meio de decisão de passagem/chumbo que toma uma decisão de passagem/chumbo para locais sob teste nos dispositivos de memória de semicondutor com base em formas de onda de saída emitidas pelos dispositivos de memória de semicondutor em resposta à forma de onda de padrão comum ou forma de onda de padrão individual; e uma memória de chumbos que armazena um resultado da decisão pelo meio de decisão de passagem/chumbo. 0 instrumento de teste de semicondutores pode ainda incluir uma memória que armazena a informação individual e o segundo meio gerador de formas de onda pode ler a informação individual armazenada na memória para gerar a forma de onda de padrão individual.

Cada um da pluralidade de dispositivos de memória de semicondutor pode compreender uma interface que introduz um endereço de escrita e dados de escrita por partilha de tempo e a unidade de comutação de formas de onda pode realizar, de modo selectivo, a operação de introdução da forma de onda de padrão comum e a operação de introdução individual das formas de onda 5 de padrão individual com base num instante em que o endereço de escrita deverá ser introduzido em cada um da pluralidade de dispositivos de memória de semicondutor e um instante em que os dados de escrita deverão ser introduzidos em cada um da pluralidade de dispositivos de memória de semicondutor. A unidade de comutação de formas de onda: pode introduzir, individualmente, cada uma das formas de onda de padrão individual em cada um da pluralidade de dispositivos de memória de semicondutor através da interface no instante em que o endereço de escrita deverá ser introduzido em cada um da pluralidade de dispositivos de memória de semicondutor; e pode, em comum, introduzir a forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda em cada um da pluralidade de dispositivos de memória de semicondutor através da interface no instante em que os dados de escrita deverão ser introduzidos em cada um da pluralidade de dispositivos de memória de semicondutor. A interface de cada um da pluralidade de dispositivos de memória de semicondutor pode introduzir um comando, o endereço de escrita e os dados de escrita por partilha de tempo e a unidade de comutação de formas de onda: pode introduzir, em comum, a forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda em cada um da pluralidade de dispositivos de memória de semicondutor através da interface no instante em que o comando deverá ser introduzido em cada um da pluralidade de dispositivos de memória de semicondutor; pode introduzir, individualmente, cada uma da pluralidade de formas de onda de padrão individual em cada um da pluralidade de dispositivos de memória de semicondutor através da interface no instante em que o endereço de escrita deverá ser introduzido em 6 cada um da pluralidade de dispositivos de memória de semicondutor; e pode introduzir, em comum, a forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda em cada um da pluralidade de dispositivos de memória de semicondutor através da interface no instante em que os dados de escrita deverão ser introduzidos em cada um da pluralidade dos dispositivos de memória de semicondutor. 0 instrumento de teste de semicondutores pode ainda incluir: uma pluralidade de meios de decisão de passagem/chumbo que tomam uma decisão de passagem/chumbo para áreas de memória sob teste nos dispositivos de memória de semicondutor com base na forma de onda de saida emitida por cada um da pluralidade de dispositivos de memória de semicondutor em resposta à forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda ou da pluralidade de formas de onda de padrão individual geradas pela pluralidade de segundos meios geradores de formas de onda: uma memória de chumbos que armazena uma pluralidade de resultados de decisão pela pluralidade de meios de decisão de passagem/chumbo; e um meio de selecção de área de memória defeituosa que fornece, como cada uma da pluralidade de informações individuais, informação para identificar uma área de memória defeituosa acerca de cada um da pluralidade de dispositivos de memória de semicondutor com base na pluralidade de resultados de decisão armazenados na memória de chumbos, podendo cada um da pluralidade de segundos meio geradores de formas de onda gerar a forma de onda padrão individual indicativa de um endereço da área de memória defeituosa em cada um da pluralidade de dispositivos de memória de semicondutor, a qual é identificada por cada uma da pluralidade de informações individuais, podendo o primeiro meio gerador de formas de onda gerar uma segunda forma de onda padrão indicativa de dados de escrita para 7 identificar que uma área da memória é defeituosa, e a unidade de comutação de formas da onda pode introduzir, individualmente, a forma de onda padrão individual em cada um da pluralidade de dispositivos de memória de semicondutor, como o endereço de escrita indicativo da área de memória defeituosa no dispositivo de memória de semicondutor e introduz, em comum, a segunda forma de onda de padrão comum, como os dados de escrita mostrando que uma área de memória correspondente ao endereço de escrita é defeituosa, de modo a escrever os dados de escrita no endereço de escrita. 0 meio de selecção da área de memória defeituosa pode fornecer informação para identificar uma ou uma pluralidade de áreas de memória defeituosa, como cada uma da pluralidade de informações individuais acerca de cada um da pluralidade de dispositivos de memória de semicondutor, podendo cada um da pluralidade de segundos meios geradores de formas de onda gerar as formas de onda de padrão individual indicativas de um endereço ou endereços de uma ou da pluralidade de áreas de memória defeituosa em cada um da pluralidade de dispositivos de memória de semicondutor, que é identificada por cada uma da pluralidade de informações individuais, podendo o primeiro meio gerador de formas de onda gerar a segunda forma de onda de padrão comum indicativa de dados de escrita para identificar que uma área da memória é defeituosa, e a unidade de comutação de formas de onda: pode introduzir, individualmente, as formas de onda de padrão individual em cada um da pluralidade de dispositivos de memória de semicondutor como um ou como a pluralidade de endereços de escrita indicativos de uma ou da pluralidade de áreas de memória defeituosa no dispositivo de memória de semicondutor; pode introduzir, em comum, a segunda forma de onda de padrão comum como os dados de escrita mostrando que uma ou a pluralidade de áreas de memória correspondentes a uma ou à pluralidade de endereços de escrita é ou são defeituosas; e pode escrever os dados de escrita dos quais não tenha sido terminada a escrita no(s) dispositivo(s) de memória de semicondutor, em que escrever os dados de escrita em todas as áreas de memória defeituosa não tenha sido terminado, entre a pluralidade de dispositivos de memória de semicondutor, num estado em que a escrita no dispositivo de memória de semicondutor, em que escrever os dados de escrita em todas as áreas de memória defeituosa tenha sido terminado entre a pluralidade de dispositivos de memória de semicondutor, seja proibido. A pluralidade de dispositivos semicondutores pode ser de dispositivos de memória de semicondutor e o instrumento de teste de semicondutores pode incluir: um meio de selecção da área de memória defeituosa que forneça informação individual para identificar uma área de memória defeituosa acerca de cada um da pluralidade de dispositivos de memória de semicondutor com base num resultado de teste de cada um da pluralidade de dispositivos de memória de semicondutor, em que a forma de onda de padrão comum é uma forma de onda padrão correspondente a um comando para escrever dados ou uma forma de onda padrão correspondente a dados mostrando que uma área de memória correspondente a um endereço de escrita é defeituosa e cada uma das formas de onda de padrão individual é uma forma de onda padrão correspondente a um endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos de memória de semicondutor, e a unidade de comutação de formas de onda introduz, em comum, a forma de onda padrão correspondente ao comando para escrever dados em paralelo no que se refere à pluralidade de dispositivos de memória de 9 semicondutor, introduz, individualmente, a forma de onda padrão correspondente ao endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade dos dispositivos de memória de semicondutor como o endereço de escrita e introduz, em comum, uma forma de onda padrão correspondente a dados mostrando que a área de memória correspondente ao endereço de escrita é defeituosa como dados de escrita.

De acordo com o segundo aspecto da presente invenção, proporciona-se um método para controlar um instrumento de teste de semicondutores que teste uma pluralidade de dispositivos semicondutores. 0 método inclui: gerar uma forma de onda de padrão comum correspondente a informação comum, comum a cada um da pluralidade de dispositivos semicondutores, gerar formas de onda de padrão individual correspondentes a uma pluralidade de informações individuais preparada individualmente em resposta a cada um da pluralidade de dispositivos semicondutores; e realizar, de modo selectivo, uma operação de introdução da forma de onda de padrão comum, em comum, e uma operação de introdução das formas de onda de padrão individual, individualmente, em cada um da pluralidade de dispositivos semicondutores.

Um primeiro meio gerador de formas de onda pode ser utilizado para gerar a forma de onda de padrão comum e uma pluralidade de segundos meio geradores de formas de onda pode ser utilizada para gerar as formas de onda de padrão individual.

Pode ser testada uma pluralidade de dispositivos de memória de semicondutor como dispositivos semicondutores, em que o método inclui: fornecer informação individual para identificar uma área de memória defeituosa acerca de cada um da pluralidade 10 de dispositivos de memória de semicondutor com base num resultado de teste de cada um da pluralidade de dispositivos semicondutores, em que a forma de onda de padrão comum é utilizada como uma forma de onda padrão correspondente a um comando para escrever dados ou uma forma de onda padrão correspondente a dados mostrando que uma área da memória correspondente a um endereço de escrita é defeituosa e cada uma das formas de onda de padrão individual é utilizada como uma forma de onda padrão correspondente a um endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos de memória de semicondutor, e introduzir, em comum, a forma de onda padrão correspondente ao comando para escrever dados em paralelo no que se refere à pluralidade de dispositivos de memória de semicondutor, introduzindo, individualmente, a forma de onda padrão correspondente ao endereço da área da memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos de memória de semicondutor como endereço de escrita, e introduzir, em comum uma forma de onda padrão correspondente a dados mostrando que a área da memória correspondente ao endereço de escrita é defeituosa como dados de escrita.

Efeitos da Invenção

De acordo com a presente invenção, é possível realizar em paralelo uma operação gerando e introduzindo uma pluralidade de informações individuais diferentes umas das outras em cada um de uma pluralidade de dispositivos semicondutores e encurtar o tempo necessário para um teste e/ou uma operação de reparação quando endereços com bases em informação individual separada 11 devem ser introduzidos em cada um da pluralidade dos dispositivos de memória de semicondutor.

BREVE DESCRIÇÃO DOS DESENHOS A Fig. 1 é uma vista que mostra uma configuração de um instrumento de teste de semicondutores de acordo com uma forma de realização. A Fig. 2 é uma vista que mostra um exemplo funcional de um teste no qual uma operação de escrita individual é realizada se necessário. A Fig. 3 é uma vista que mostra um exemplo funcional de uma operação de reparação na qual uma operação de escrita individual é realizada se necessário. A Fig. 4 é uma vista que mostra uma configuração de um instrumento de teste de semicondutores de acordo com um exemplo alternativo da presente forma de realização.

DESCRIÇÃO DETALHADA DA INVENÇÃO A invenção será agora descrita com base nas formas de realização preferidas, as quais não têm a intenção de limitar o âmbito da presente invenção, mas exemplificar a invenção. Todas as caracteristicas e combinações respectivas descritas na forma de realização não são necessariamente essenciais à invenção. 12 A Fig. 1 é uma vista que mostra uma configuração de um instrumento de teste de semicondutores de acordo com a presente forma de realização. 0 instrumento de teste de semicondutores mostrado na Fig. 1 realiza um teste para uma pluralidade de DUT (Dispositivo Sob Teste) 9 em paralelo e realiza uma operação de reparação para a pluralidade de DUT 9 em paralelo. Para este propósito, o instrumento de teste de semicondutores da presente forma de realização inclui um ALPG (gerador de padrões algorítmicos) 1, uma AFM (memória de chumbos de endereços) 3, uma unidade 5 de processamento de pinos 10, um canal 7 de 10 e uma unidade 10 de controlo do teste. Além disso, embora o DUT 9 inclua, em sentido lato, um dispositivo semicondutor, tal como um dispositivo de memória de semicondutor e um IC lógico, o que se descreve, em seguida, é, principalmente, um dispositivo de memória de semicondutor como um objecto sob teste. O ALPG 1 gera dados padrão (PAT) a introduzir em pinos IO do DUT 9 de modo a realizar um teste e uma operação de reparação. A AFM 3 armazena informação de chumbos que é um resultado da decisão proporcionado por um teste para o DUT 9 numa unidade celular do DUT 9. Especificamente, um resultado de teste de passagem/chumbo de uma célula de armazenagem correspondente a endereços lógicos X e Y de qualquer um dos DUT 9 é armazenado numa área especificada pelos endereços X e Y da AFM 3. A unidade 5 de processamento de pinos IO inclui uma unidade 50 TG/FC principal, uma memória 54, uma unidade 58 sub FC e um comparador 59 lógico, de modo a gerar dados para serem introduzidos nos pinos IO do DUT 9 e realizar uma decisão de passagem/chumbo de dados emitidos por estes pinos IO. Aqui, o "pino IO" é um pino, que introduz e fornece uma forma de onda padrão, tal como um pino de um dispositivo de memória de 13 semicondutor que introduz um comando e/ou um endereço no dispositivo de memória de semicondutor e um pino que introduz e fornece dados numa memória em e a partir do dispositivo de memória de semicondutor. A unidade 50 TG(FC principal gera dados reais (uma forma de onda de padrão comum) a introduzir no DUT 9 com base numa função como um gerador de sincronização que gera vários flancos de sincronização incluídos num período fundamental de uma operação de teste e este flanco de sincronização e dados padrão fornecidos pelo ALPG 1. Os dados são introduzidos num terminal de entrada de um circuito 51 AND proporcionado numa fase subsequente. Um sinal (MODE) de modo de escrita individual é introduzido noutro terminal de entrada do circuito 51 AND num estado invertido. O "modo de escrita individual" é um modo de operação para escrever, simultaneamente, informação individual em cada um da pluralidade de DUT 9 que são objectos para medição simultânea. A especificação do modo de escrita individual é realizada colocando este sinal de modo de escrita individual num nível elevado, e. g., por meio do ALPG 1 acima descrito. Uma vez que este sinal de modo de escrita individual com um nível elevado é introduzido no outro terminal de entrada do circuito 51 AND, num estado invertido, os dados emitidos pela unidade 50 TG/FC principal são bloqueados no circuito 51 AND quando o modo de escrita individual é especificado. Além disso, este sinal de modo é um sinal que pode ser controlado pelo ALPG 1 e uma forma de onda de padrão comum e formas de ondas padrão de escrita individuais podem ser comutadas em tempo real pela utilização deste sinal de modo. A memória 54 armazena dados padrão arbitrários. Por exemplo, a unidade 5 de processamento de pinos IO é constituída por um 14 ASIC (Circuito Integrado de Aplicação Especifica). A leitura de dados padrão pela memória 54 é realizada pelo controlo de um controlador 55 de indicador de endereços (CONT). A unidade 58 de Sub FC gera dados reais (uma forma de onda padrão individual) a introduzir em cada DUT 9 no modo de escrita individual com base nos dados a introduzir a partir da memória 54. Os dados emitidos pela unidade 58 de sub FC são introduzidos no outro terminal do circuito 151 AND do qual um terminal é alimentado com o sinal (MODE) de modo de escrita individual e são introduzidos num subsequente circuito 52 OR quando o sinal de modo de escrita individual é de um nivel elevado.

Além disso, define-se que a quantidade de informação de forma de onda (incluindo apenas a informação de forma de onda necessária para a múltipla função de medição simultânea) mantida na unidade 58 de Sub FC é mais pequena do que a quantidade de informação de forma de onda mantida na acima descrita unidade 50 TG/FC principal. Por esta razão, a unidade 58 de Sub FC é constituída por um modelador de forma da onda contendo apenas a mínima informação da forma de onda necessária para o modo de escrita individual. Além disso, assume-se que cada unidade 58 de Sub FC tem, individualmente, uma função de um gerador de sincronização incluído na unidade 50 TG/FC principal. O circuito 52 OR fornece dados gerados pela unidade 50 TG/FC principal e introduzidos através do circuito 51 AND ou dados gerados pela unidade 58 de Sub FC e introduzidos através do circuito 151 and. Os dados fornecidos por este circuito 52 OR são fornecidos ao canal 7 IO através de um circuito 53 biestável que gera um padrão de dados para ser aplicado ao canal 7 IO. 15 0 comparador 59 lógico compara os dados emitidos a partir dos pinos 10 do DUT 9 e predeterminados dados de valor esperado, e toma uma decisão de passagem quando estes dados são coincidentes e toma uma decisão de chumbo quando estes dados não são coincidentes. Este resultado de decisão é armazenado na AFM 3. Além disso, numa configuração interna da unidade 5 de processamento de pinos 10, uma unidade 50 TG/FC principal e o circuito 51 AND são proporcionados em comum, em resposta à pluralidade de DUT 9, e a unidade 58 de Sub FC, a memória 54, o comparador 59 lógico, e assim por diante excepto dois, são proporcionados individualmente em resposta a cada um da pluralidade de DUT 9. Além disso, a unidade 5 de processamento de pinos 10 é proporcionada individualmente em resposta a cada um da pluralidade de pinos 10 em cada DUT 9. 0 canal 7 10 gera uma forma de onda padrão real a ser aplicada aos pinos 10 do DUT 9 e converte a forma de onda realmente fornecida pelos pinos 10 em dados lógicos. Para este propósito, o canal 7 10 tem um driver (DR) 70 e um comparador (CP) 71. 0 driver 70 gera uma forma de onda normal com base em dados introduzidos no circuito 53 biestável na unidade 5 de processamento de pinos 10 correspondente. 0 comparador 71 determina um valor de dados lógicos comparando uma tensão da forma de onda existente no pino 10 (1/0) do DUT 9 com uma tensão de referência predeterminada. A unidade 10 de controlo de teste é um exemplo de um meio de selecção de área de memória defeituosa e é proporcionada para controlar um teste pelo instrumento de teste de semicondutores. Aqui, a unidade 10 de controlo de teste gera uma pluralidade de informações individuais utilizada, respectivamente, para uma operação de teste ou uma operação de reparação da pluralidade de 16 DUT 9 e fornece-as à memória 54, com base no resultado da decisão armazenado na AFM 3. A unidade 10 de controlo de teste pode realizar um processo paralelo por meio de uma ou uma pluralidade de EWS ('estações de trabalho de engenharia) de modo a acelerar um processo para gerar informação individual a partir do resultado de decisão.

Deste modo, o ALPG 1, a AFM 3 e a unidade 5 de processamento de pinos IO funcionam, como um meio de fornecimento de formas da onda que, simultaneamente, introduz uma forma de onda padrão na pluralidade de DUT 9. Além disso, a unidade 50 TG/FC principal funciona como um primeiro meio gerador de formas de onda que gera uma forma de onda de padrão comum correspondente à informação comum, comum a cada um da pluralidade de DUT 9, a qual é fornecida pelo ALPG 1. A pluralidade de unidades 58 de sub FC funciona como uma pluralidade de segundos meios geradores de formas de onda que gera formas de onda de padrão individual correspondentes a uma pluralidade de informações individuais preparada individualmente na memória 54 em resposta a cada um da pluralidade de DUT 9.

Além disso, os circuitos 51 e 151 AND e o circuito 52 OR funcionam como uma unidade de comutação de formas de onda que realiza, selectivamente, a operação de introdução da forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda, em comum, e uma operação de introdução das formas de onda de padrão individual geradas, respectivamente, pela pluralidade de segundos meios geradores de formas de onda, individualmente, em cada um da pluralidade de DUT 9. Aqui, quando se escreve informação de área defeituosa em cada área defeituosa na pluralidade de DUT 9, a unidade de comutação de formas de onda pode seleccionar e realizar uma operação 17 introduzindo, individualmente, uma forma de onda padrão individual em cada um da pluralidade de DUT 9. Mais especificamente, a unidade de comutação de formas de onda pode introduzir, individualmente, uma forma de onda padrão individual em cada um da pluralidade de DUT 9 como um endereço de escrita no qual os dados, tal como informação de área defeituosa, deverão ser escritos.

Além disso, o comparador 59 lógico funciona como um meio de decisão de passagem/chumbo que realiza uma decisão de passagem/chumbo de um local sob teste no DUT 9 com base na forma de onda de saida fornecida pelo DUT 9 em resposta à forma de onda de padrão comum ou às forma de onda de padrão individual. Depois, a AFM 3 funciona como uma memória de chumbos que armazena um resultado da decisão por meio da decisão de passagem/chumbo. 0 instrumento de teste de semicondutores de acordo com a presente forma de realização tem uma configuração deste tipo. Em seguida, será descrita uma operação de teste e uma operação de reparação para o DUT 9. (1) Operação de Teste (1-1) Quando se escrevem os mesmos dados na pluralidade de DUT 9. A saida de dados padrão do alpg 1 é fornecida à unidade 5 de processamento de pinos 10 correspondente a um pino 10 que é um objecto de introdução destes dados padrão. Na unidade 5 de processamento de pinos 10, a unidade 50 TG/FC principal cria 18 dados de teste adaptados à sincronização de introdução real com base nos dados padrão introduzidos. Nesta altura, uma vez que um sinal de modo de escrita individual é mantido num nivel baixo, os dados emitidos pela unidade 50 TG/FC principal introduzidos num terminal de entrada são fornecidos a partir do circuito 51 AND como está. O terminal de saida deste circuito 51 AND está ligado de modo divergente a um terminal de entrada do circuito 52 OR proporcionado em resposta a cada um da pluralidade de DUT 9. Portanto, os dados comuns emitidos pela unidade 50 TG/FC principal são introduzidos, simultaneamente, na pluralidade de circuitos 52 OR e são introduzidos no circuito 53 biestável.

No canal 7 IO, o driver 70 gera uma forma de onda normal com base nos dados introduzidos no circuito 53 biestável na unidade 5 de processamento de pinos IO. Esta forma de onda normal é introduzida no pino IO (I/O) correspondente.

Deste modo, uma forma de onda normal gerada pela unidade 5 de processamento de pinos IO e o canal 7 IO é introduzida no pino IO. No canal 7 IO correspondente a este pino IO, o comparador 71 compara uma tensão de uma forma de onda emitida por este pino IO e uma tensão de referência predeterminada para gerar dados lógicos. Além disso, na unidade 5 de processamento de pinos IO correspondente a este pino IO, o comparador 59 lógico toma uma decisão de passagem/chumbo com a utilização de dados introduzidos pelo comparador 71 no canal 7 IO. Este resultado da decisão é armazenado na AFM 3. (1-2) Quando informação individual é escrita em cada um da pluralidade de DUT 9 19

Quando um modo de escrita individual é especificado e um sinal (MODE) de modo de escrita individual é emitido, o circuito 51 AND mascara os dados de saida da unidade 50 TG/FC principal e inicia, em vez disso, uma operação de escrita individual utilizando um padrão individual armazenado na memória 54.

De acordo com a operação de escrita individual utilizando a memória 54, os dados padrão correspondentes a cada pino IO de cada DUT 9 armazenados na memória 54 são lidos e são introduzidos na unidade 58 de sub FC. A unidade 58 de sub FC cria dados de teste correspondentes a informação individual para cada DUT 9 adaptado à sincronização de introdução real com base nos dados padrão introduzidos. Depois, uma forma de onda normal é gerada com base nos dados introduzidos no circuito 53 biestável através do circuito 52 OR. No canal 7 IO, o driver 70 gera uma forma de onda normal com base nos dados introduzidos no circuito 53 biestável na unidade 5 de processamento de pinos IO. De acordo com o modo de escrita individual, uma forma de onda normal diferente de uma outra é gerada em cada DUT 9 e é introduzida no pino IO (IO) do correspondente DUT 9. A Fig. 2 é um diagrama temporal que mostra um exemplo funcional de um teste no qual uma operação de escrita individual é realizada se necessário e mostra um exemplo da sincronização quando uma pluralidade de memórias flash é testada como a pluralidade de DUT 9. Neste exemplo, o pino IO (IO) de cada um da pluralidade de DUT 9 inclui uma interface para introduzir um comando, um endereço de escrita e dados de escrita durante uma operação de escrita por partilha de tempo.

Como se mostra na Fig. 2, quando uma memória flash é testada, primeiros dados comuns (um programa) correspondentes a "um 20 comando" são introduzidos no pino 10 (10). Esta operação de introdução é realizada pela geração de dados comuns por meio da unidade 50 TG/FC principal na unidade 5 de processamento de pinos 10 com base nos dados padrão armazenados no ALPG 1. A seguir, é necessário introduzir dados como informação individual num endereço especifico apontado por (Al, Am, Ah) . Estes dados são definidos para conteúdos diferentes uns dos outros para cada memória flash. Por exemplo, os dados Do, D i, ... são definidos em resposta a DUT#a, dados Do', Dx', ... são definidos em resposta a DUT#b, ... e dados D0", Di",... são definidos em resposta a DUT#n. Especificamente, uma operação de introdução para o endereço especifico (AL, AM, AH) é realizada pela geração de dados comuns por meio da unidade 50 TG/FC principal na unidade 5 de processamento de pinos 10 com base nos dados padrão armazenados no ALPG 1. Além disso, uma operação de introdução de informação individual, tal como dados D0, D0', D0", é realizada pela geração de dados individuais por meio da unidade 58 sub FC na unidade 5 de processamento de pinos IO com base na informação individual armazenada na AFM 3 ou na memória 54.

Por outras palavras, quando se realiza um teste de escrita de dados de escrita diferentes no mesmo endereço de escrita de cada um da pluralidade de DUT 9, a unidade de comutação de formas da onda introduz, em comum, a forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda em cada um da pluralidade de DUT 9 através da interface de cada um dos DUT 9 no instante em que o comando e o endereço de escrita comum deverão ser introduzidos em cada um da pluralidade de DUT 9. Além disso, a unidade de comutação de formas da onda introduz, individualmente, cada uma da pluralidade de forma de onda de padrão individual gerada pelos segundos meios geradores de 21 formas da onda em cada um da pluralidade de DUT 9 através da interface de cada um dos DUT 9 no instante em que os dados de escrita diferentes deverão ser introduzidos em cada um da pluralidade de DUT 9.

Deste modo, um programa é executado em cada um dos DUT 9 (DUT#a ... DUT#n) quando o comando e endereço comuns e dados individuais são introduzidos. Depois, um comando instruindo uma saida de um resultado de programação é introduzido em cada um da pluralidade de DUT 9 através dos pinos 10 com base nos dados padrão armazenados no ALPG 1 e, assim, o resultado de programação é fornecido num formato de interrogação sequencial. Este resultado de programação é introduzido no comparador 71 no canal 7 10 e, além disso, uma decisão de passagem/chumbo é realizada no comparador 59 lógico na unidade 5 de processamento de pinos 10.

No processo acima descrito, o instrumento de teste de semicondutores pode mudar uma operação de teste utilizando o ALPG 1 numa operação de teste de um modo de escrita individual utilizando a memória 54 em qualquer instante comutando-se um sinal de modo de escrita individual a partir de um nível baixo para um nível elevado no meio do teste. Além disso, se necessário depois disso, a operação de teste pode regressar para uma operação de teste utilizando o ALPG 1 fazendo regressar o sinal de modo de escrita individual de um nível elevado para um nível baixo. Mais especialmente, quando os conteúdos do sinal de modo de escrita individual e o instante de comutação são especificados pelos dados padrão gerados pelo ALPG 1, o modo pode ser comutado entre o modo de escrita individual e o modo normal no instante necessário numa série de operações de teste e, assim, torna-se desnecessário um controlo complicado para a 22 sincronização. Por meio de um controlo deste tipo, o instrumento de teste de semicondutores pode fornecer um comando, endereço e dados comuns em relação a, pelo menos, uma parte de um comando, um endereço e dados a fornecer à pluralidade de DUT 9, e fornecer um comando, endereço e dados individuais em relação a outra parte. (2) Operação de reparação

Numa operação de reparação, é necessário introduzir um endereço para especificar uma área de memória defeituosa de cada um da pluralidade de DUT 9 em cada um dos DUT 9 como informação individual e introduzir informação da área defeituosa, em comum, como dados de escrita. Por outras palavras, uma operação de introdução de informação individual num pino 10 especifico é igual a uma operação do modo de escrita individual na operação de teste acima descrita. Além disso, uma operação de introdução de informação comum no pino 10 de cada um dos DUT 9 é igual a uma operação diferente do modo de escrita individual na operação de teste acima descrita.

Portanto, a preparação de cada unidade da unidade 5 de processamento de pinos 10 durante uma operação de reparação é basicamente igual à preparação destas unidades durante o modo de escrita individual na operação de teste acima descrita. 0 endereço de escrita individual indicativo de um ponto de reparação de cada DUT 9 é gerado pela unidade 58 sub FC na unidade 5 de processamento de pinos 10, e é introduzida a partir do canal 7 10 para o pino 10 de cada DUT 9. 23 A Fig. 3 é um diagrama temporal que mostra um exemplo funcional de uma operação de reparação. Quando o DUT 9 incluindo uma célula defeituosa é reparado, o instrumento de teste de semicondutores realiza, em primeiro lugar, uma operação de teste e escreve a informação individual identificando uma área de memória defeituosa na memória 54 com base no resultado da decisão armazenado na AFM 3 como um resultado do teste.

Mais especificamente, a pluralidade de comparadores 59 lógicos toma uma decisão de passagem/chumbo de uma área de memória de um objecto sob teste no DUT 9 com base na primeira forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda ou na forma da onda fornecida por cada um da pluralidade de DUT 9 em resposta à pluralidade de forma de onda de padrão individual geradas pela pluralidade de segundos meios geradores de formas da onda. A seguir, a AFM 3 armazena cada um dos resultados de decisão pela pluralidade de comparadores 59 lógicos como o resultado de teste de cada um da pluralidade de DUT 9. Depois, a unidade 10 de controlo de teste fornece informação identificando uma área de memória defeituosa acerca de cada um da pluralidade de DUT 9 para cada uma da pluralidade de memórias 54 como cada uma da pluralidade de informações individuais com base na pluralidade de resultados de decisão armazenados na AFM 3, e armazena a informação nas memórias. 0 primeiro meio gerador de formas de onda gera uma forma de onda de padrão comum de dados comuns (um programa) correspondente a "um comando". A unidade de comutação de formas de onda introduz, em comum, a forma de onda de padrão comum correspondente ao comando em cada um da pluralidade de DUT 9 através da interface de pinos IO no instante em que o comando deverá ser introduzido em cada um da pluralidade de DUT 9. 24 A seguir, cada um da pluralidade de segundos meios geradores de formas da onda gera uma forma de onda padrão individual indicativa de um endereço de uma área de memória defeituosa em cada um da pluralidade de DUT 9, que é identificada por cada uma da pluralidade de informações individuais respectivamente correspondente à pluralidade de DUT 9 armazenados na memória 54. A unidade de comutação de formas de onda introduz, individualmente, cada uma da pluralidade de forma de onda de padrão individual em cada um da pluralidade de DUT 9 através da interface dos pinos 10 no instante em que um endereço de escrita deverá ser introduzido em cada um da pluralidade de DUT 9. A seguir, o primeiro meio gerador de formas de onda gera uma forma de onda de padrão comum indicativa de dados de escrita identificando que uma área da memória é defeituosa. A unidade de comutação de formas de onda introduz, em comum, a forma de onda de padrão comum gerada pelo primeiro meio gerador de formas de onda em cada um da pluralidade de DUT 9 através da interface de pinos 10 no instante em que dados de escrita deverão ser introduzidos em cada um da pluralidade de DUT 9.

Pelo processo acima descrito, o meio de emissão de formas de onda pode introduzir, em comum, uma forma de onda padrão correspondente a um comando para escrever dados, introduzir, individualmente, uma forma de onda padrão correspondente a um endereço de uma área de memória defeituosa identificada pela informação individual em cada um da pluralidade de DUT 9 como um endereço de escrita e introduzir, em comum, uma forma de onda padrão correspondente a dados que mostram que a área de memória correspondente ao endereço de escrita é defeituosa como dados de escrita, na pluralidade de DUT 9 em paralelo. Mais 25 especificamente, a unidade de comutação de formas de onda pode introduzir, individualmente, uma forma de onda padrão individual como um endereço de escrita indicativo da área de memória defeituosa do DUT 9 e introduzir, em comum, uma forma de onda de padrão comum como dados de escrita que mostram que a área de memória correspondente ao endereço de escrita é defeituosa, em cada um da pluralidade de DUT 9, de modo a escrever os dados de escrita no endereço de escrita. Como resultado, o instrumento de teste de semicondutores pode escrever informação de área defeituosa em áreas de memória defeituosa tendo endereços diferentes da pluralidade de DUT 9 em paralelo e, assim, pode ser reduzido o tempo necessário para uma operação de reparação.

Aqui, quando cada um da pluralidade de DUT 9 tem uma ou uma pluralidade de áreas de memória defeituosa, o instrumento de teste de semicondutores realiza uma operação de reparação descrita a seguir. A unidade 10 de controlo de teste fornece informação para identificar uma ou uma pluralidade de áreas de memória defeituosa acerca de cada um da pluralidade de DUT 9 como cada uma da pluralidade de informações individuais e armazena a informação em cada uma da pluralidade de memórias 54, com base na pluralidade de resultados de decisão armazenados na AFM 3. O primeiro meio gerador de formas de onda gera uma forma de onda de padrão comum de dados comuns (um programa) correspondente a "um comando" em resposta a uma ou uma pluralidade de áreas de memória defeituosa na pluralidade de DUT 9. Cada um da pluralidade dos segundos meios geradores da forma de onda gera, de modo sequencial, uma forma de onda padrão individual indicativa de um endereço ou endereços de uma ou de uma pluralidade de áreas de memória defeituosa em cada um da 26 pluralidade de DUT 9, que é identificada por cada uma da pluralidade de informações individuais armazenadas na memória 54 Além disso, o primeiro meio gerador de formas de onda gera uma forma de onda de padrão comum indicativa de dados de escrita identificando que uma área de memória é defeituosa, em resposta a cada uma de uma ou da pluralidade de áreas de memória defeituosa. A unidade de comutação de formas de onda introduz, em comum, a forma de onda de padrão comum do comando em cada um da pluralidade de DUT 9 em resposta a cada uma das áreas de memória defeituosa do DUCT 9. Além disso, a unidade de comutação de formas de onda introduz, individualmente, a forma da onda padrão individual em cada um da pluralidade de DUT 9 como um ou uma pluralidade de endereços escritos indicativos de uma ou da pluralidade de áreas de memória defeituosa do DUT 9. Além disso, a unidade de comutação de formas da onda introduz, em comum, uma forma de onda de padrão comum dos dados de escrita gerados como dados de escrita mostrando que uma ou a pluralidade de áreas de memória correspondentes a um ou à pluralidade de endereços escritos é defeituosa.

No processo acima descrito, a pluralidade de DUT 9 pode ter, respectivamente, uma área de memória defeituosa tendo o número diferente entre si. Neste caso, por exemplo, como se mostra no segunda escrita de DUT#n na Fig. 3, a unidade de comutação de formas da onda escreve os dados de escrita cuja escrita não tenha sido terminada no DUT 9, em que a escrita dos dados de escrita em todas as áreas de memória defeituosa não tenha sido terminada, entre a pluralidade de DUT 9, num estado em que a escrita no DUT 9, em que a escrita dos dados de escrita em todas 27 as áreas de memória defeituosa tenha sido terminada entre a pluralidade de DUT 9, é proibida.

Mais especificamente, a unidade de comutação de formas de onda escreve os dados de escrita por activação do pino (/WE) de sinal de activação de escrita do DUT 9 em relação a cada DUT 9 no qual escrever os dados de escrita em todas as áreas de memória defeituosa não tenha sido terminado, com base na informação individual armazenada na memória 54. Por outro lado, a unidade de comutação de formas de onda impede a escrita dos dados de escrita por desactivação do pino (/WE) de sinal de activação de escrita do DUT 9 em relação a cada DUT 9 no qual a escrita dos dados de escrita em todas as áreas de memória defeituosa tenha sido terminada.

Aqui, a unidade de comutação de formas da onda pode seleccionar ou anular a selecção do DUT 9 para permitir ou proibir a escrita dos dados de escrita activando ou desactivando um pino (/CE ) de sinal de activação do chip em lugar do pino de sinal de activação de escrita.

Deste modo, de acordo com o instrumento de teste de semicondutores da presente forma de realização, uma vez que uma operação de geração e introdução de uma pluralidade de informações individuais diferentes umas das outras em relação a cada um da pluralidade de DUT 9 pode ser realizada simultaneamente, é possível reduzir o tempo necessário para um teste quando é necessária a introdução de informação individual separada.

Além disso, é possível controlar a ampliação de uma escala do instrumento in minimum fazendo com que o tipo de forma de 28 onda apto a ser seleccionado na unidade 58 sub FC seja mais pequeno do que o tipo de forma de onda apto a ser seleccionado na unidade 50 TG/FC principal.

Além disso, uma vez que a memória 54 armazenando informação individual está incluída na unidade 5 de processamento de pinos IO, não é necessário ter uma cablagem eléctrica disposta no exterior de um pacote de ASIC e, assim, permite-se uma simplificação da cablagem eléctrica. Além disso, uma vez que a cablagem desnecessária desaparece, diminui-se o desfasamento da sincronização e, assim, é possível realizar a leitura de informação individual a velocidade elevada.

Além disso, a forma de realização acima descrita utiliza a unidade 58 sub FC, na qual uma parte destas funções foi omissa, separadamente da unidade 50 TG/FC principal. No entanto, quando a ampliação de uma escala do instrumento é permitida, pode utilizar-se a mesma unidade TG/FC principal em vez da unidade 58 sub FC. A Fig. 4 é uma vista que mostra uma configuração de um instrumento de teste de semicondutores de acordo com um exemplo alternativo da presente forma de realização. 0 instrumento de teste de semicondutores mostrado na Fig. 4 realiza um teste para a pluralidade de DUT 9 em paralelo e realiza uma operação de reparação da pluralidade de DUT 9 em paralelo. Aqui, dado que os componentes da Fig. 4 tendo os mesmos números de referência que os da Fig. 1 têm a mesma ou funções semelhantes às dos da Fig. 1, as suas descrições não se farão. O instrumento de teste de semicondutores de acordo com este exemplo alternativo inclui uma pluralidade de módulos 202 de 29 teste proporcionados em resposta a cada um da pluralidade de DUT 9, um canal 7 10 e uma unidade 210 de controlo de teste. A pluralidade de módulos 202 de teste é um exemplo do meio emissor de formas de onda e introduz dados padrão gerados pelo ALPG 1 ou PG (um gerador padrão) 201 na pluralidade de dut 9 através do canal 7 IO em paralelo. O módulo 202 de teste tem o ALPG 1, o PG 201, uma ou a pluralidade de unidades 205 de processamento de pinos IO e a AFM 3. O PG 201 inclui uma memória padrão armazenando um padrão de teste para ser fornecido ao dut 9 e fornece, de modo sequencial, o padrão de teste armazenado na memória padrão à unidade 205 de processamento de pinos IO.

As unidades 205 de processamento de pinos IO são proporcionadas, de forma múltipla, em resposta a cada um da pluralidade de pinos 10 do DUT 9 ao qual o módulo 202 de teste está ligado e geram dados a introduzir no DUT 9 com base nos

dados padrão fornecidos pelo ALPG 1 ou PG 201 e tomam uma decisão de passagem/chumbo de dados emitidos pelo pino IO correspondente. A unidade 205 de processamento de pinos 10 inclui uma unidade 250 TG/FC principal, um circuito 53 biestável e um comparador 59 lógico. A unidade 250 TG/FC principal gera uma forma de onda padrão a ser introduzida no DUT 9 ao qual está ligado o módulo 202 de teste incluindo a unidade 250 TG/FC principal e fornece a forma de onda padrão ao circuito 53 biestável. Uma vez que a unidade 250 TG/FC principal tem a mesma função e configuração que as da unidade 50 TG/FC principal mostradas na Fig. 1, a sua descrição não será feita excepto para a diferença seguinte. A unidade 210 de controlo do teste é um exemplo de um meio de selecção da área de memória defeituosa e é proporcionada para 30 controlar um teste pelo instrumento de teste de semicondutores. Aqui, a unidade 210 de controlo do teste gera uma pluralidade de informações individuais utilizada, respectivamente, para uma operação de teste ou uma operação de reparação da pluralidade de DUT 9 e fornece-as à unidade 210 de controlo do teste, com base no resultado de decisão armazenado na afm 3 como cada resultado de teste da pluralidade de DUT 9.

Em seguida, descreve-se uma operação de teste e uma operação de reparação do DUT 9 pelo instrumento de teste de semicondutores de acordo com o presente exemplo alternativo. (1) Operação de Teste (1-1) Quando se escrevem os mesmos dados na pluralidade de DUT 9 A pluralidade de ALPG 1 proporcionada, respectivamente, em resposta à pluralidade de DUT 9 gera os mesmos dados padrão com base no mesmo algoritmo. Os dados padrão fornecidos pelo ALPG 1 são fornecidos à unidade 205 de processamento de pinos IO correspondente ao pino IO que é um objecto de introdução para estes dados padrão. Na unidade 205 de processamento de pinos IO, a unidade 50 TG/FC principal cria dados de teste adaptados a sincronização de introdução real com base nos dados padrão introduzidos. No canal 7 IO, o driver 70 gera uma forma de onda com base normal com base em dados introduzidos no circuito 53 biestável na unidade 205 de processamento de pinos IO. Esta forma de onda normal é introduzida no pino IO (I/O) correspondente. 31

Deste modo, a forma de onda normal gerada pela unidade 205 de processamento de pinos IO e canal 7 IO é introduzida no pino IO. No canal 7 IO correspondente a este pino IO, o comparador 71 compara uma tensão de uma forma de onda fornecida por este pino IO com uma predeterminada tensão de referência para gerar dados lógicos. Além disso, na unidade 5 de processamento de pinos IO correspondente a este pino IO, o comparador 59 lógico toma uma decisão de passagem/chumbo com a utilização de dados introduzidos provenientes do comparador 71 no canal 7 IO. O resultado de decisão é armazenado na afm 3. (1-2) Quando se escreve informação individual em cada um da pluralidade de DUT 9.

Quando se escreve informação individual em cada um da pluralidade de DUT 9 em paralelo, a unidade 210 de controlo de teste armazena padrões de teste diferentes uns dos outros em resposta a informação individual nas memórias de padrões proporcionadas nos PG 201 na pluralidade de módulos 202 de teste O PG 201 lê o padrão de teste individual para fornecer dados padrão individuais à unidade 250 TG/FC principal. A unidade 250 TG/FC principal cria dados de teste correspondentes a informação individual para cada DUT 9 adaptados a sincronização de introdução real com base nos dados padrão introduzidos. O circuito 53 biestável gera uma forma de onda normal com base nos dados introduzidos. No canal 7 IO, o driver 70 gera uma forma de onda normal com base nos dados introduzidos no circuito 53 biestável na unidade 205 de processamento de pinos IO. Num modo de escrita individual, são geradas formas de ondas normais diferentes umas das outras para cada DUT 9 e são introduzidas, respectivamente, no pino IO (IO) do DUT 9 correspondente. 32

No instrumento de teste de semicondutores de acordo com o presente exemplo alternativo, a sincronização da operação de teste, na qual é realizada uma operação de escrita individual, é semelhante à sincronização da operação de teste, e. g., quando é excluído o sinal de modo de escrita individual na Fig. 2. No exemplo alternativo presente, padrões de teste fornecendo, de modo sequencial, dados padrão comuns correspondentes a "um comando", dados padrão comuns correspondentes a "um endereço" e dados padrão individuais correspondentes a "dados" são armazenados na pluralidade de PG 201 correspondente, respectivamente, à pluralidade de DUT 9. A pluralidade de módulos 202 de teste escreve dados diferentes uns dos outros na pluralidade de DUT 9 em paralelo com base no padrão de teste armazenado no PG 201 no módulo 202 de teste. Mais especificamente, a unidade 205 de processamento de pinos IO introduz, em comum, formas de onda padrão correspondentes a um comando de escrita e um endereço de escrita armazenadas em todos os PG 201, em comum, no DUT 9 e introduz, em comum, formas de ondas padrão correspondentes a dados de escrita armazenados individualmente em cada PG 201 no DUT 9, de modo a escrever simultaneamente os dados de escrita diferentes uns dos outros no mesmo endereço de escrita de cada um da pluralidade de DUT 9. Deste modo, o instrumento de teste de semicondutores de acordo com o presente exemplo alternativo pode fornecer um comando, um endereço e /ou dados a fornecer à pluralidade de DUT 9 e fornecer comandos, endereços e/ou dados individuais às outras unidades. 33 (2) Operação de reparação

Numa operação de reparação, é necessário introduzir um endereço para especificar uma área de memória defeituosa de cada um da pluralidade de DUT 9, em cada um dos DUT 9, como informação individual e introduzir informação de área defeituosa como dados de escrita em comum. Por outras palavras, uma operação de introdução de informação individual no pino 10 especifico é igual a uma operação de escrita individual na operação de teste acima descrita. Além disso uma operação de introdução de informação comum no pino 10 de cada um dos DUT 9 é igual às operações diferentes da operação de escrita individual na operação de teste acima descrita.

Portanto, a configuração de cada unidade na unidade 205 de processamento de pinos 10 durante uma operação de reparação é basicamente igual à configuração na operação de escrita individual na operação de teste acima descrita. Por outras palavras, um endereço de escrita individual indicativo de um ponto de reparação de cada DUT 9 é armazenado como o padrão de teste no PG 201 correspondente ao DUT 9 e uma forma de onda padrão é gerada pela unidade 250 TG/FC principal na unidade 205 de processamento de pinos IO para ser introduzida desde o canal 7 10 no pino 10 de cada DUT 9.

No instrumento de teste de semicondutores de acordo com o presente exemplo alternativo, a sincronização da operação de teste, na qual uma operação de reparação individual é realizada, é semelhante à sincronização da operação de teste, e. g., quando é excluido o sinal de modo de escrita individual na Fig. 3. 34

Mais especificamente, a unidade 210 de controlo do teste gera padrões de teste incluindo informação individual identificando uma área defeituosa para cada um da pluralidade de DUT 9 com base na pluralidade de resultados de decisão armazenada na AFM 3 que é um resultado de teste de cada um da pluralidade de dut 9. Os padrões de teste são padrões de teste para fornecer, de modo sequencial, dados padrão comuns correspondentes a "um comando", dados padrão individuais correspondentes a "um endereço" e dados padrão comuns correspondentes a "dados". A unidade 210 de controlo de teste transmite, individualmente, padrões de teste gerados em resposta a cada DUT 9 para cada um da pluralidade de módulos 202 de teste, e armazena-os no PG 201. A pluralidade de módulos 202 de teste escreve informação de área defeituosa nas áreas de memória defeituosa diferentes umas das outras da pluralidade de DUT 9 em paralelo, com base no padrão de teste armazenado no PG 201 no módulo 202 de teste. Mais especificamente, com base no padrão de teste armazenado no PG 201, a unidade 205 de processamento de pinos IO introduz, em comum, uma forma de onda padrão correspondente a um comando de escrita na pluralidade de DUT 9, introduz, individualmente, uma forma de onda padrão correspondente a um endereço de uma área de memória defeituosa, a qual é identificada por informação individual de cada um da pluralidade de DUT 9, na pluralidade de DUT 9, como um endereço de escrita e introduz, em comum, uma forma de onda padrão correspondente a dados que mostram que a área de memória correspondente ao endereço de escrita é defeituosa na pluralidade de DUT 9 como dados de escrita. Deste modo, o instrumento de teste de semicondutores de acordo com o presente exemplo alternativo pode escrever, simultaneamente, os dados de escrita diferentes uns dos outros no mesmo endereço de 35 escrita de cada um da pluralidade de DUT 9 como dados de escrita Como resultado, o instrumento de teste de semicondutores de acordo com o presente exemplo alternativo pode escrever, simultaneamente, informação de área defeituosa em áreas de memória defeituosa tendo endereços diferentes da pluralidade de DUT 9 e, assim, pode reduzir o tempo necessário para uma operação de reparação.

Além disso, a presente invenção não está limitada às formas de realização acima descritas, mas pode ter vários tipos de formas de realização alternativas num âmbito do tema da presente invenção. Por exemplo, nas formas de realização, embora uma memória de semicondutor seja principalmente utilizada como o DUT 9, também pode ser utilizado um IC lógico como o DUT 9 quando é testada, simultaneamente, uma pluralidade de IC lógicos.

APLICABILIDADE INDUSTRIAL

Como é evidente a partir das descrições anteriores, de acordo com a presente invenção, é possível realizar, em paralelo, uma operação gerando e introduzindo uma pluralidade de informações individuais diferentes umas das outras em cada um de uma pluralidade de dispositivos semicondutores e reduzir o tempo necessário para um teste e/ou uma operação de reparação quando endereços com base em informações individuais separadas devem ser introduzidos em cada um da pluralidade de dispositivos de memória de semicondutor.

Lisboa, 17 de Março de 2010 36

Claims (10)

1. REIVINDICAÇÕES 1. Instrumento de teste de semicondutores, compreendendo um meio gerador de formas de onda que gera uma forma de onda de padrão comum correspondente a informação comum, comum a cada um de uma pluralidade de dispositivos (9) semicondutores e gera forma de onda de padrão individual correspondentes a uma pluralidade de informações individuais preparadas individualmente em resposta a cada um da pluralidade de dispositivos (9) semicondutores, caracterizado por uma unidade (51, 151) de comutação de formas de onda que realiza, de modo selectivo, uma operação de introdução da forma de onda de padrão comum gerada pelo referido meio gerador de formas de onda em comum e uma operação de introdução das formas de onda de padrão individual geradas, respectivamente, pelo referido meio gerador de formas de onda, individualmente, em cada um da pluralidade de dispositivos (9) semicondutores.
2. 2. Instrumento de teste de semicondutores, como reivindicado na reivindicação 1, em que o referido meio gerador de formas de onda compreende: um primeiro meio (50) gerador de formas da onda para gerar a forma de onda de padrão comum; e 1 uma pluralidade de segundos meios (58) geradores de formas de onda para gerar as formas de onda de padrão individual.
3. 3. Instrumento de teste de semicondutores, como reivindicado na reivindicação 2, em que cada um da pluralidade de dispositivos (9) semicondutores é um dispositivo de memória de semicondutor, e a referida unidade (51, 151) de comutação de formas de onda realiza, de modo selectivo, uma operação de introdução da forma de onda de padrão comum gerada pelo referido primeiro meio (50) gerador de formas de onda em comum e uma operação de introdução, individualmente, das formas de onda de padrão individual geradas, respectivamente, pela referida pluralidade de segundos meios (58) geradores de formas de onda, como endereços de escrita para escrever dados, em cada um da pluralidade de dispositivos (9) de memória de semicondutor.
4. 4. Instrumento de teste de semicondutores, como reivindicado na reivindicação 3, compreendendo ainda: um meio (59) de decisão de passagem/chumbo que toma uma decisão de passagem/chumbo para locais sob teste nos dispositivos (9) de memória de semicondutor com base em formas de onda fornecidas pelos dispositivos (9) de memória de semicondutor em resposta à forma de onda de padrão comum ou forma de onda de padrão individual; e 2 uma memória (3) de chumbos que armazena um resultado da decisão pelo referido meio (59) de decisão de passagem/chumbos.
5. 5. Instrumento de teste de semicondutores, como reivindicado na reivindicação 3, em que o instrumento de teste de semicondutores compreende ainda uma memória (54) que armazena a informação individual, e o referido segundo meio (58) gerador de formas de onda lê a informação individual armazenada na referida memória (54) para gerar a forma de onda padrão individual.
6. 6. Instrumento de teste de semicondutores, como reivindicado na reivindicação 3, em que cada um da pluralidade de dispositivos (9) de memória de semicondutor compreende uma interface que introduz um endereço de escrita e dados de escrita por partilha de tempo, e a referida unidade (51, 151) de comutação de formas de onda realiza, de modo selectivo, a operação de introdução da forma de onda de padrão comum e a operação de introdução, individualmente, das formas de onda de padrão individual com bases numa sincronização com a qual o endereço de escrita deverá ser introduzido em cada um da pluralidade de dispositivos (9) de memória de semicondutor e numa sincronização com a qual os dados de escrita deverão ser introduzidos em cada um da pluralidade de dispositivos (9) semicondutores. 3 Instrumento de teste de semicondutores, como reivindicado na reivindicação 6, em que a referida unidade (51, 151) de comutação de formas de onda introduz, individualmente, cada uma da pluralidade de forma de onda de padrão individual em cada um da pluralidade de dispositivos (9) de memória de semicondutor através da interface no instante em que o endereço de escrita deverá ser introduzido em cada um da pluralidade de dispositivos (9) de memória de semicondutor; e introduz, em comum, a forma de onda de padrão comum gerada pelo referido primeiro meio (50) gerador de formas de onda em cada um da pluralidade de dispositivos (9) de memória de semicondutor através da interface no instante em que os dados de escrita deverão ser introduzidos em cada um da pluralidade de dispositivos (9) de memória de semicondutor. Instrumento de teste de semicondutores, como reivindicado na reivindicação 7, em que a interface de cada um da pluralidade de dispositivos (9) de memória de semicondutor introduz um comando, o endereço de escrita e os dados de escrita por partilha de tempo e a referida unidade (51, 151) de comutação de forma de onda: introduz, em comum, a forma de onda de padrão comum gerada pelo referido primeiro meio (50) gerador de formas de onda em cada um da pluralidade de dispositivos (9) de memória de semicondutor através da interface no instante em que o comando deverá ser 4 introduzido em cada um da pluralidade de dispositivos (9) da memória de semicondutor; introduz, individualmente, cada uma da pluralidade de forma de onda de padrão individual em cada um dos dispositivos (9) de memória de semicondutor através da interface no instante em que o endereço de escrita deverá ser introduzido em cada um da pluralidade dos dispositivos (9) de memória de semicondutor; e introduz, em comum, a forma de onda de padrão comum gerada pelo referido primeiro meio (50) gerador de formas de onda em cada um da pluralidade de dispositivos (9) de memória de semicondutor através da interface no instante em que dados de escrita deverão ser introduzidos em cada um da pluralidade de dispositivos (9) de memória de semicondutor. Instrumento de teste de semicondutores, como reivindicado na reivindicação 3, em que o instrumento de teste de semicondutores compreende ainda: uma pluralidade de meios (59) de decisão de passagem/chumbo que tomam uma decisão de passagem/chumbo para áreas de memória sob teste nos dispositivos (9) de memória semicondutora com base numa forma da onda fornecida por cada um da pluralidade de dispositivos (9) de memória de semicondutor em resposta à forma de onda comum gerada pelo referido primeiro meio (50) gerador de formas de onda ou à pluralidade de forma de onda de padrão 5 individual geradas pela referida pluralidade de segundos meios (58) geradores de forma da onda; uma memória (3) de chumbos que armazena uma pluralidade de resultados de decisão pela referida pluralidade de meios (59) de decisão de passagem/chumbo; e um meio (10) de selecção de área de memória defeituosa que fornece, como cada uma da pluralidade de informações individuais, a informação para identificar uma área de memória defeituosa acerca de cada uma da pluralidade de dispositivos (9) de memória de semicondutor com base na pluralidade de resultados de decisão armazenados na referida memória (3) de chumbos, cada um da referida pluralidade de segundos meios (58) geradores de formas de onda gera a forma de onda padrão individual indicativa de um endereço da área de memória defeituosa em cada um da pluralidade de dispositivos (9) de memória de semicondutor, a qual é identificada por cada uma da pluralidade de informações individuais, o referido primeiro meio (50) gerador de forma de onda gera uma segunda forma de onda de padrão comum indicativa de dados de escrita para identificar que uma área de memória é defeituosa, e a referida unidade (51, 151) de comutação de formas da onda introduz, individualmente, a forma da onda padrão individual em cada um da pluralidade de dispositivos 6 (9) de memória de semicondutor como o endereço de escrita indicativo da área de memória defeituosa no dispositivo (9) de memória de semicondutor e introduz, em comum, a segunda forma de onda de padrão comum como os dados de escrita mostrando que uma área de memória correspondente ao endereço de escrita é defeituosa, de modo a escrever os dados de escrita no endereço de escrita.
7. 10. Instrumento de teste de semicondutores, como reivindicado na reivindicação 9, em que o referido meio (10) de selecção de área de memória defeituosa fornece informação para identificar um ou uma pluralidade de áreas de memória defeituosa como cada uma da pluralidade de informações individuais acerca de cada um da pluralidade de dispositivos (9) de memória de semicondutor, cada um da referida pluralidade de segundos meios (58) geradores de formas de onda gera as forma de onda de padrão individual indicativas de um endereço ou endereços de uma ou da pluralidade de áreas de memória defeituosa em cada um da pluralidade de dispositivos (9) de memória de semicondutor, a qual é identificada por cada uma da pluralidade de informações individuais, o referido primeiro meio (50) gerador de formas de onda gera a segunda forma de onda de padrão comum indicativa de dados de escrita para identificar que uma área de memória é defeituosa, e 7 a referida unidade (51, 151) de comutação de formas de onda : introduz, individualmente, as formas de onda de padrão individual em cada um da pluralidade de dispositivos (9) de memória de semicondutor como uma ou a pluralidade de endereços de escrita indicativos de um ou da pluralidade de áreas de memória defeituosa no dispositivo (9) de memória de semicondutor; introduz, em comum, a segunda forma de onda de padrão comum como os dados de escrita mostrando que uma ou a pluralidade de áreas de memória correspondentes a um ou à pluralidade de endereços de escrita é ou são defeituosas; e escreve os dados de escrita cuja escrita não tenha sido terminada no(s) dispositivo(s) (9) de memória de semicondutor, em que escrever os dados de escrita em todas as áreas de memória defeituosa não tenha sido terminado, entre a pluralidade de dispositivos (9) de memória de semicondutor num estado em que escrever no dispositivo (9) da memória de semicondutor, em que escrever os dados de escrita em todas as áreas de memória defeituosa tenha sido terminado entre a pluralidade de dispositivos (9) de memória de semicondutor, é proibido. Instrumento de teste de semicondutores, como reivindicado na reivindicação 1, sendo a pluralidade de dispositivos (9) semicondutores dispositivos de memória de semicondutor, compreendendo um meio (210) de selecção de área de memória defeituosa que fornece informação individual para identificar uma área de memória defeituosa acerca de cada um da pluralidade de dispositivos (9) de memória de semicondutor com base num resultado de teste de cada um da pluralidade de dispositivos (9) de memória de semicondutor, em que a forma de onda de padrão comum é uma forma de onda padrão correspondente a um comando para dados de escrita ou uma forma de onda padrão correspondente a dados mostrando que uma área da memória correspondente a um endereço de escrita é defeituosa e cada uma das formas de onda de padrão individual é uma forma de onda padrão correspondente a um endereço da área da memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos (9) de memória de semicondutor, e a referida unidade de comutação de formas de onda introduz, em comum, a forma da onda padrão correspondente ao comando para escrita de dados em paralelo no que se refere à pluralidade de dispositivos (9) de memória de semicondutor, introduz, individualmente, a forma de onda padrão correspondente ao endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos (9) de memória de semicondutor como o endereço de escrita e introduz, em comum, uma forma de onda padrão correspondente aos dados mostrando que a área da memória correspondente ao endereço de escrita é defeituosa, como dados por escrito. 9
8. 12. Método de controlo de um instrumento de teste de semicondutores que testa uma pluralidade de dispositivos (9) semicondutores, compreendendo: gerar uma forma de onda de padrão comum correspondente a informação comum a cada um da pluralidade de dispositivos (9) semicondutores, e gerar forma de onda de padrão individual correspondendo a uma pluralidade de informações individuais preparadas individualmente em resposta a cada um da pluralidade de dispositivos semicondutores; caracterizado por realizar, de modo selectivo, uma operação de introdução da forma de onda de padrão comum, em comum, e uma operação de introdução, individualmente, das formas de onda de padrão individual, em cada um da pluralidade de dispositivos (9) semicondutores.
9. 13. Método, como reivindicado na reivindicação 12, em que um primeiro meio (50) gerador de formas de onda é utilizado para gerar a forma de onda de padrão comum; e uma pluralidade de segundos meios geradores (58) de formas de onda é utilizada para gerar as formas de onda de padrão individual.
10. 14. Método, como reivindicado na reivindicação 12, em que uma pluralidade de dispositivos (9) de memória de semicondutor é testada como dispositivos semicondutores e compreendendo 10 o fornecimento de informação individual para identificar uma área de memória defeituosa acerca de cada um da pluralidade de dispositivos (9) de memória de semicondutor com base num resultado de teste de cada um da pluralidade de dispositivos (9) de memória de semicondutor, em que a forma de onda de padrão comum é utilizada como uma forma de onda padrão, correspondente a um comando para escrever dados ou uma forma de onda padrão correspondente a dados mostrando que uma área de memória correspondente a um endereço de escrita é defeituosa e cada uma das formas de onda de padrão individual é utilizada como uma forma de onda padrão correspondente a um endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos (9) de memória de semicondutor; e Introduzir, em comum, a forma de onda padrão correspondente ao comando para escrever dados em paralelo relativamente à pluralidade de dispositivos (9) de memória de semicondutor, introduzir, individualmente, a forma de onda padrão correspondente ao endereço da área de memória defeituosa identificada pela informação individual de cada um da pluralidade de dispositivos (9) de memória de semicondutor como o endereço de escrita e introduzir, em comum, a forma de onda padrão correspondente a dados mostrando que a área de memória correspondente ao endereço de escrita é defeituosa como dados de escrita. Lisboa, 17 de Março de 2010 11