CN101937722B - 存储器装置及其相关测试方法 - Google Patents

Abstract

本发明揭露了一种存储器装置与相关的测试方法。存储器装置包含了一存储器与一测试模块。其中，测试模块包含了一错误记录单元，该错误记录单元记录了存储器中发生位错误所对应的地址。测试模块依据该错误记录单元中所记录的地址来判断存储器是否有多重位错误的发生。其中该存储器为一错误更正码存储器。

Description

存储器装置及其相关测试方法

技术领域

本发明有关一种存储器装置及其相关测试方法，尤指一种错误更正码存储器装置与其相关测试方法。 

背景技术

在电子产品中，存储器为一不可或缺的电子元件。然而，由于存储器内的数据正确性会随着存储器的制造过程产生瑕疵或因存取次数的增加而降低。因此，为了解决数据错误的问题，在现有的存储器中，通常会搭配一错误更正码(error correction codes，ECC)的逻辑电路来对出现错误的数据进行修复。 

一般在对错误更正码存储器进行测试时，错误更正码逻辑电路都是处于致能状态(ECC-on)。当存储器中同一地址的储存区块有多重位错误存在时，若是使用一般的测试算法来进行测试，并无法检测出该错误。除此之外，以目前错误更正码存储器的测试方式并无法得知存储器错误的数量以及状态，因此无法进行错误容忍度(error tolerance)的控管。 

发明内容

本发明的目的之一在于提供一种测试一错误更正码存储器装置的测试模块及其测试方法，以解决先前技术中的问题。 

本发明的实施例揭露了一种存储器装置。存储器装置包含一存储器以及一测试模块。存储器具有多个数据储存区块，每一数据储存区块具有一相对应的地址，且每一数据储存区块储存多个数据位。测试模块包含一测试图样产生器以及至少一测试单元。测试图样产生器产生一测试图样至该存储器中。测试单元包含一第一判断电路、一错误记录单元以及一第二判断电路。第一判断电路用以读取该存储器中的一第一数据位与一第二数据位，并依据该测试图样以判断该第一数据位与该第二数据位是否有误；其中，该第一数据位对应于该存储器中的一第一地址，该第二数据位对应于该存储器中的一第二 地址。错误记录单元耦接至第一判断电路，用于当第一数据位有误时，记录第一地址。第二判断电路耦接至错误记录单元，用以比较存储器中的第二地址与错误记录单元中的第一地址是否相同，以判断存储器是否有一多重位错误发生。其中存储器为一错误更正码存储器，其中该存储器为一错误更正码存储器，该错误更正码存储器包含：多个检查位储存区块，每一检查位储存区块用以储存多个检查位；以及一错误更正码逻辑电路，耦接至该数据储存区块与该检查位储存区块，用以依据该些检查位以更正该些数据储存区块中的该些数据位，其中该测试模块于该错误更正码逻辑电路被禁能时，测试该错误更正码存储器是否有该多重位错误发生。 

本发明的实施例还揭露了一种存储器测试方法，用以测试一存储器，该存储器具有多个数据储存区决，每一数据储存区块具有一相对应的地址，且每一数据储存区决用以储存多个数据位。该测试方法包含步骤：产生一测试图样至该存储器中；读取该存储器中的一第一数据位与一第二数据位；依据该测试图样以判断该第一数据位与该第二数据位是否有误；其中，该第一数据位被储存于该存储器中的一第一地址，该第二数据位被储存于该存储器中的一第二地址；当该第一数据位有误时，于一错误记录单元中记录该第一地址；以及比较该存储器中的该第二地址与该错误记录单元中的该第一地址是否相同，以判断该存储器是否有一多重位错误发生，其中该存储器为一错误更正码存储器，该错误更正码存储器包含一错误更正码逻辑电路，该错误更正码逻辑电路用以更正储存于该些数据储存区块中的该些数据位，当该错误更正码逻辑电路被禁能时，测试该错误更正码存储器是否有该多重位错误发生。 

附图说明

图1为本发明存储器装置的第一实施例的示意图。 

图2为图1所示的错误更正码存储器的示意图。 

图3为图1所示的第二测试单元的一实施例示意图。 

图4为图3所示的错误记录单元的一实施例示意图。 

图5为本发明错误更正码存储器于错误更正码逻辑电路禁能时(ECC-off)的一测试流程图。 

[主要元件标号说明] 

10       存储器装置        100       测试模块 

110      控制器            120       测试图样产生器 

130      第一测试单元      140       第二测试单元 

150      决定单元          180       错误更正码存储器 

TS       测试图样          DS1、DS2  数据 

TR1      第一测试结果      TR2       第二测试结果 

DR       错误检测结果      210       数据储存区块 

220      检查位储存区块    230       错误更正码逻辑电路 

SC       选择信号          310       错误记录单元 

320第一判断电路     330第二判断电路 

Addr1～AddrN地址    EB1～EBN错误位 

410地址字段         420位字段 

430有效位字段       V1～VN有效位值 

502～524步骤 

具体实施方式

请参考图1，图1为本发明的存储器装置10的第一实施例的示意图。存储器装置10包含一错误更正码存储器(ECC-Memory)180与一测试模块100。测试模块100包含控制器110、测试图样产生器120、第一测试单元130、第二测试单元140以及决定单元150。 

控制器110用来控制测试模块100的运作。测试图样产生器120耦接于错误更正码存储器180，用来产生不同的测试图样TS至错误更正码存储器180中。第一测试单元130耦接于错误更正码存储器180，用来根据测试图样产生器120所产生的不同测试图样TS来测试错误更正码存储器180所提供的数据DS1以产生第一测试结果TR1；而第二测试单元140亦耦接于错误更正码存储器180，其根据测试图样产生器120所产生的不同测试图样TS来测试错误更正码存储器180所提供的一数据DS2以产生第二测试结果TR2。决定单元150耦接于第一测试单元130与第二测试单元140，用来依据第一测试结果TR1、第二测试结果TR2来决定错误更正码存储器180是否通过测试。 

请参考图2，图2为图1所示的错误更正码存储器180的示意图。如图2所示，错误更正码存储器180包含多个数据储存区块210、多个检查位储存区块220以及一错误更正码逻辑电路230。其中，数据储存区块210可储存多个数据位(data bit)，而检查位储存区块220可储存多个检查位(paritybit)。 

以图2的错误更正码存储器180来为例，总共包含32768个数据储存区块210与32768个检查位储存区块220。换言之，包含了32768个地址(address)，且每个地址可储存三十二个数据位(即一个字组(word))以及七个检查位。须注意者，图2的错误更正码存储器180仅为用来说明本发明的例子，而非本发明的限制条件。 

此外，错误更正码逻辑电路230受控于一选择信号SC，当选择信号SC 致能(enable)错误更正码逻辑电路230时，错误更正码存储器180会根据数据储存区块210的该多个数据位以及检查位储存区块220的该多个检查位来产生数据DS1给图1所示的第一测试单元130；而当选择信号SC禁能(disable)错误更正码逻辑电路230时，错误更正码存储器180会根据数据储存区块210的该多个数据位来产生数据DS2给图1所示的第二测试单元140。换言之，第一测试单元130采用致能错误更正码逻辑电路230时(ECC-on)所提供的数据DS1来进行测试，而第二测试单元140则是采用禁能错误更正码逻辑电路230时(ECC-off)所提供的数据DS2来进行测试。 

依据本发明的一实施例，控制器110可先控制第一测试单元130进行测试(亦即错误更正码逻辑电路230致能时(ECC-on)的测试)，再控制第二测试单元140进行测试(亦即错误更正码逻辑电路230禁能时(ECC-off)的测试)。于测试的过程中，决定单元150可依据第一测试结果TR1或第二测试结果TR2来决定错误更正码存储器180是否通过测试。 

由于第一测试单元130的测试方法(亦即错误更正码逻辑电路230致能时(ECC-on)的测试)相当的多种，为求简洁，本发明不再此详细描述。故，以下将对错误更正码逻辑电路230处于禁能状态(ECC-off)时，第二测试单元140的运作方式作较详细的说明。 

请同时参考图3与图4。图3为图1所示的第二测试单元140的一实施例示意图，而图4为图3所示的错误记录单元310的一实施例示意图。如图3所示，第二测试单元140包含错误记录单元310、第一判断电路320以及第二判断电路330。如图4所示，错误记录单元310具有多个地址字段410以及多个位字段420，其中每一个地址字段410用来储存错误更正码存储器180中，产生数据错误的地址；而每一位字段420用来储存错误更正码存储器180中，产生数据错误的地址中的错误位。举例而言，假设错误更正码存储器180中，地址0的第5个位发生错误时，地址字段410将写入0，位字段420将写入5，依此类推。 

另外，错误记录单元310中还包含多个有效位字段430，其用以表示所对应的地址字段410以及位字段420是否有效。举例而言，在测试开始时，所有的有效位字段430皆写入逻辑0，表式目前错误记录单元310中所有的地址字段410以及位字段420皆为无效。当错误更正码存储器180有错误发生时，其错误地址与错误位会被记录至错误记录单元310中，例如，记录至 地址字段Addr1与位字段EB1中。此时，相对应的有效位字段的有效位值V1将改写为逻辑1，表示地址字段Addr1与位字段EB1中的值为有效值。如此一来，可防止判断到无效的地址字段410以及位字段420，避免发生错误。 

本实施例中，第一判断电路320会读取错误更正码存储器180所输出的数据DS2，并将所读取的数据DS2与测试图样产生器120所产生的测试图样TS进行比较，以判断错误更正码存储器180中是否有数据错误的发生。若有数据错误发生时，第二判断电路330会更一步地判断该数据错误发生于错误更正码存储器180中的错误地址与错误记录单元310中所储存的地址是否相同，及比较错误更正码存储器180中的错误位与错误记录单元310中所储存的位是否相同，以判断是否有多重位错误的发生。接下来，将举较详细的例子来进行说明。 

在测试的开始，假设测试图样产生器120产生全为逻辑0的测试图样至错误更正码存储器180中，且假设错误更正码存储器180中地址0的第5个数据位与地址6的第8个数据位发生数据错误(亦即数据转为逻辑1)。在此情况下，第一判断电路320于读取错误更正码存储器180输出的数据DS2，并经由与测试图样的逻辑0进行比较后，可判断出错误更正码存储器180中地址0的第5个数据位与地址6的第8个数据位发生数据错误，因此，将地址0写入地址字段410中的字段Addr1，第5个数据位写入位字段420中的字段EB1；并将地址6写入地址字段410中的字段Addr 2，第8个数据位写入位字段420中的字段EB2。 

接着，测试图样产生器120再产生全为逻辑1的测试图样至错误更正码存储器180中并假设错误更正码存储器180中地址0的第12个数据位发生数据错误(亦即数据转为逻辑0)。在此情况下，第一判断电路320于读取错误更正码存储器180输出的数据DS2，并经由与测试图样的逻辑1进行比较后，可判断出错误更正码存储器180中地址0的第12个数据位发生数据错误。 

由于第二判断电路330用来比较第一判断电路320所判断出的错误地址与错误记录单元310中所储存的地址是否相同，与比较第一判断电路320所判断出的错误位与错误记录单元310中所储存的位是否相同，来判断是否有多重位错误的发生。故在此例子中，第二判断电路330可比较出第一判断电路320判断出的错误地址(地址0)与储存于错误记录单元310的字段Addr1(储存地址0)相同，并比较出第一判断电路320所判断出的错误位(第 12个数据位)与错误记录单元310的字段EB1(储存位5)不同，因此，可判断错误更正码存储器180有多重位错误的发生。 

需注意者，若另一种情况是第二判断电路330比较出第一判断电路320输出的错误地址、错误位与储存于错误记录单元310的地址字段410、位字段420完全相同时，表式为同一种错误，因此，第二判断电路330并不会判断错误更正码存储器180中有多重位错误的发生。 

此外，依据本发明的一实施例，第二测试单元140还可包含一计数器340，用以计数错误记录单元310储存的地址数目，以对错误更正码存储器180的错误容忍度(tolerance)进行控管。假设，错误更正码存储器180的错误容忍度的临界值设定为50，表示错误更正码存储器180的错误最多发生50个错误。故当计数器计数误记录单元310储存的地址数目超过50时，第二测试单元140会输出错误更正码存储器180不通过测试的第二测试结果TR2。上述的临界值设定为50仅为一实施例，本发明并不以此为限。 

请参考图5，图5为本发明错误更正码存储器于错误更正码逻辑电路230禁能时(ECC-off)的测试方法的一流程图，其包含(但不局限于)以下的步骤： 

步骤502：开始。 

步骤504：产生测试图样至错误更正码存储器。 

步骤506：依据测试图样判断错误更正码存储器数据是否有误，若有误，执行步骤508；若无误，重复执行步骤506。 

步骤508：判断错误地址是否已存在于错误记录单元，若是，执行步骤510；若否，执行步骤520。 

步骤510：判断错误位是否相同，若相同，执行步骤524，若不相同，执行步骤512。 

步骤512：判定错误更正码存储器未通过测试。 

步骤520：将错误地址记录于错误记录单元。 

步骤522：判断错误记录单元中的错误地址数目是否大于一临界值，若是，执行步骤512；若否，执行步骤524。 

步骤524：判定错误更正码存储器通过测试并继续执行步骤506。 

接下来，将配合图5所示的各步骤以及图1至图4所示的各元件来说明各元件如何运作。于步骤504中，测试图样产生器120产生不同的测试图样TS至错误更正码存储器180中。接着，步骤506，第二测试单元140中的第 一判断电路320根据不同测试图样TS来判断错误更正码存储器180所提供的数据DS2是否有误。当有错误发生时，第二判断电路330再进行确认错该误地址是否已存在于错误记录单元310中(步骤508)，若无，则将错误地址记录于错误记录单元310中(步骤520)，并通过计数器340来确认误记录单元310中的错误地址数目是否大于一临界值(步骤522)；若有，则第二判断电路330更进一步的判断错误位是否相同(步骤510)。 

在步骤510中，若判断错误位不相同时，表示错误更正码存储器180有多重位错误发生，故判定错误更正码存储器180未能通过测试(步骤512)；若判断错误位相同时，表示与错误记录单元310中所记录的错误相同，故仍判定错误更正码存储器180通过测试(步骤524)并继续执行步骤506。此外，在步骤522中，若计数器340计数错误记录单元310中的错误地址数目大于一临界值时，表示错误更正码存储器180的错误过多，故判定错误更正码存储器180未能通过测试(步骤512)；反之，若计数器340计数错误记录单元310中的错误地址数目未大于该临界值时，则判定错误更正码存储器180通过测试(步骤524)并继续执行步骤506。 

上述流程的步骤仅为本发明所举可行的实施例，并非限制本发明的限制条件，且在不违背本发明的精神的情况下，此方法可另包含其它的中间步骤或者可将几个步骤合并成单一步骤，以做适当的变化。 

由上述说明可知，本发明提供一种测试错误更正码存储器的测试模块及其相关测试方法。当错误更正码区块(亦即检查位储存区块220)处于禁能状态时，通过一错误记录单元310来记录错误更正码存储器中的错误地址与错误位，以判断是否有多重位错误的产生。此外，本发明还通过一计数器来计数错误记录单元310中的错误地址数目，来控管存储器错误的总数量，以使错误容忍度达最佳化。 

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。 

Claims (14)

1.一种存储器装置，包含有：

一存储器，具有多个数据储存区块，每一数据储存区块具有一相对应的地址，且每一数据储存区块储存多个数据位；以及

一测试模块，耦接至该存储器，该测试模块包含：

一测试图样产生器，用以产生一测试图样至该存储器中；

至少一测试单元，包含有：

一第一判断电路，用以读取该存储器中的一第一数据位与一第二数据位，并依据该测试图样以判断该第一数据位与该第二数据位是否有误；其中，该第一数据位对应于该存储器中的一第一地址，该第二数据位对应于该存储器中的一第二地址；

一错误记录单元，耦接至该第一判断电路，用于当该第一数据位有误时，记录该第一地址；以及

一第二判断电路，耦接至该错误记录单元，用以比较该存储器中的该第二地址与该错误记录单元中的该第一地址是否相同，以判断该存储器是否有一多重位错误发生，

其中该存储器为一错误更正码存储器，该错误更正码存储器包含：

多个检查位储存区块，每一检查位储存区块用以储存多个检查位；以及

一错误更正码逻辑电路，耦接至该数据储存区块与该检查位储存区块，用以依据该些检查位以更正该些数据储存区块中的该些数据位，

其中该测试模块于该错误更正码逻辑电路被禁能时，测试该错误更正码存储器是否有该多重位错误发生。

2.根据权利要求1所述的存储器装置，其中该错误记录单元还记录该第一数据位位于所对应的该数据储存区块中的一第一错误位；并记录该第二数据位位于所对应的该数据储存区块的一第二错误位。

3.根据权利要求2所述的存储器装置，其中该第二判断电路还比对该第一错误位与该第二错误位是否相同，以判断该存储器是否有该多重位错误发生。

4.根据权利要求1所述的存储器装置，其中该测试模块还包含：

一计数器，用以计数该错误记录单元所储存的一地址数目，以决定一错误容忍度。

5.根据权利要求1所述的存储器装置，其中该测试模块先致能该错误更正码逻辑电路来进行测试，再禁能该错误更正码逻辑电路来进行测试。

6.根据权利要求1所述的存储器装置，其中每一数据储存区块储存32位数据。

7.根据权利要求1所述的存储器装置，其中该存储器为一动态随机存取存储器或一静态随机存取存储器。

8.一种存储器测试方法，用以测试一存储器，该存储器具有多个数据储存区块，每一数据储存区块具有一相对应的地址，且每一数据储存区块用以储存多个数据位，该测试方法包含：

产生一测试图样至该存储器中；

读取该存储器中的一第一数据位与一第二数据位；

依据该测试图样以判断该第一数据位与该第二数据位是否有误；其中，该第一数据位被储存于该存储器中的一第一地址，该第二数据位被储存于该存储器中的一第二地址；

当该第一数据位有误时，于一错误记录单元中记录该第一地址；以及

比较该存储器中的该第二地址与该错误记录单元中的该第一地址是否相同，以判断该存储器是否有一多重位错误发生，

其中该存储器为一错误更正码存储器，该错误更正码存储器包含一错误更正码逻辑电路，该错误更正码逻辑电路用以更正储存于该些数据储存区块中的该些数据位，当该错误更正码逻辑电路被禁能时，测试该错误更正码存储器是否有该多重位错误发生。

9.根据权利要求8所述的测试方法，还包含：

记录该第一数据位位于所对应的该数据储存区块中的第一错误位；以及

记录该第二数据位位于所对应的该数据储存区块的第二错误位。

10.根据权利要求9所述的测试方法，还包含：

比对该第一错误位与该第二错误位是否相同，以判断该存储器是否有该多重位错误发生。

11.根据权利要求8所述的测试方法，还包含：

计数该错误记录单元中所储存的一地址数目，以决定一错误容忍度。

12.根据权利要求8所述的测试方法，还包含：

先致能该错误更正码逻辑电路来进行测试，再禁能该错误更正码逻辑电路来进行测试。

13.根据权利要求8所述的测试方法，其中每一数据储存区块储存32位数据。

14.根据权利要求8所述的测试方法，其中该存储器为一动态随机存取存储器或一静态随机存取存储器。

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