JP2008234816A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】半導体メモリ装置において、ECCで訂正可能な不良の幅を増大させることを課題とする。
【解決手段】半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のECCグループを形成し、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納される半導体メモリ装置を提供する。
【選択図】図3
【解決手段】半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のECCグループを形成し、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納される半導体メモリ装置を提供する。
【選択図】図3
Description
本発明は、半導体メモリ装置に関し、より詳しくは、エラー訂正コード(Error Correction code;以下、ECCとする)が適用され、自主的にエラーを訂正することができる半導体メモリ装置に関する。
従来の半導体メモリ装置は、自己回復力がないため、不良発生時、リペアによって不具合を解消しなければならなかった。
しかし、このような制限を克服するために、半導体メモリ装置のチップ上にECCを適用して不良を解決しようという試みがなされている。
図1は、従来のECCが適用されたメモリ装置のバスライン(BUS Line)の配置を示す図である。
同図に示すように、GIO0〜GIO7に割り当てられた8個のデータとPA0〜PA3に割り当てられた4個のパリティデータとを1つに組み合わせてECCグループ0ECCGROUP_0を形成し、GIO8〜GIO15に割り当てられた8個のデータとPA4〜PA7に割り当てられた4個のパリティデータとを1つに組み合わせてECCグループ1ECCGROUP_1を形成している。
メモリ装置は、ECCグループ別に組み合わせてエラー訂正動作を行う。図示のメモリ装置の場合、更に割り当てられた4個のパリティデータPAを用いて、8個のデータGIOのエラーを検出して回復する。即ち、12ビットを1つのECCグループとして組み合わせられてエラーを訂正する。
各ECCグループ別にエラーを回復する能力には限界があり、同図に示すように、12ビットを1つのECCグループとして組み合わせられた場合は、ECCグループ内の12ビットのうち1ビットのエラーまでの回復が可能である。したがって、1つのECCグループ内で2ビットのエラーが発生すると、ECCは自主的にエラーを回復することができず、カラムリペア(column repair)又はブロック全体のローリペア(row repair)などによってエラーを解決しなければならない。
参考として、図面符号について説明すると、BLSAはビットラインセンスアンプ、SWDはサブワードラインドライバブロック、CELL BLKはメモリセルが集まっているセルブロック、X−DECはXデコーダ、WLはワードライン、Y−DECはYデコーダ、IOSAは入出力センスアンプ、WTDRVは書き込みドライバを示し、何れも従来において広く知られている部分に該当するため、これについての詳細な説明は省略する。
図2は、ECCでは訂正できないエラーの態様を示す図である。
同図には、負ビットライン2BL2Bと正ビットライン3BL3とが工程不良によってショートした場合を示している。図1のようにECCグループが配置された場合、図2に示すようなビットラインのショートが発生すると、同じECCグループ内で2ビットのエラーが発生する。したがって、ビットラインのショートによって、ECCで回復できるエラー訂正の範囲を既に超えてしまう。
即ち、このような場合は、ECCではエラー訂正ができず、前述したようにリペアによってエラーを解決しなければならない問題がある。
同様に、サブワードラインのコンタクト不良が発生する場合も同じECCグループ内で2ビット以上のエラーが発生するため、ECCではエラーを訂正することができない問題がある。
従来技術としては、特許文献1、特許文献2のようなものがなされている。
特開平11−250695
特開平11−312396
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、半導体メモリ装置において、ECCで訂正可能な不具合の範囲を増大させることにある。
上記目的を達成するための本発明は、半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むECCグループを複数含み、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散したメモリセルに格納される半導体メモリ装置を提供する。
また、本発明は、半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のECCグループを形成し、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納される半導体メモリ装置を提供する。
好ましくは、前記同じECCグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とすることができる。
データ又はデータとパリティデータとが隣接しない分散したメモリセルに格納されることは、メモリセルの属するビットラインが互いに隣接しないよう分散して格納されることを意味する。
また、互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味する。
更に、互いに異なるワードラインに属するメモリセルに格納されることを意味する。
具体的には、以下のような発明を提供する。
第一発明では、半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むECCグループを複数含み、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
第二発明では、第一発明を基本とし、さらに、前記同じECCグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
第三発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、それぞれのメモリセルが属するビットラインが互いに隣接しないよう配列されることを意味することを特徴とする半導体メモリ装置を提供する。
第四発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、互いに異なるサブワードラインドライバブロックに属するメモリセルを意味することを特徴とする半導体メモリ装置を提供する。
第五発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、互いに異なるワードラインに属するメモリセルを意味することを特徴とする半導体メモリ装置を提供する。
第六発明では、第一発明を基本とし、さらに、前記ECCグループが、8個の前記データと4個の前記パリティデータとを含むことを特徴とする半導体メモリ装置を提供する。
第七発明では、半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のECCグループを形成し、前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
第八発明では、第七発明を基本とし、さらに、前記同じECCグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散した前記メモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
第九発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、該メモリセルが属するビットラインが互いに隣接しないよう分散して格納されることを意味することを特徴とする半導体メモリ装置を提供する。
第十発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、前記互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味することを特徴とする半導体メモリ装置を提供する。
第十一発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、前記互いに異なるワードラインに属するメモリセルに格納されることを意味することを特徴とする半導体メモリ装置を提供する。
第十二発明では、第七発明を基本とし、さらに、前記ECCグループが、8個の前記データと4個の前記パリティデータとを含むことを特徴とする半導体メモリ装置を提供する。
本発明の半導体メモリ装置により、ECCで訂正可能な不具合の範囲を増大させることが可能となる。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
図3は、本発明が適用された16個のI/Oを用いるメモリ装置の一実施形態を示す図である。
同図に示すように、本発明に係る半導体メモリ装置は、半導体メモリ装置において読み出し・書き込みが行われるデータ(同図のGIOに割り当てられるデータ)と該データのエラーを訂正するパリティデータ(同図のPAに割り当てられるデータ)とを含むECCグループECCGROUP_0,ECCGROUP_1を複数備え、前記複数のECCグループECCGROUP_0,ECCGROUP_1のうち少なくとも1つ以上は、同じECCグループ内の前記データ(GIOに割り当てられたデータ)が互いに隣接しない分散したメモリセルに格納されることを特徴とする。
好ましくは、同図に示すように、パリティデータPAも互いに隣接しない分散したメモリセルに格納されることを特徴とする。
同図のECCグループ0ECCGROUP_0をみると、GIO0に割り当てられたデータのすぐ隣りのデータは、ECCグループ0ECCGROUP_0ではなく、ECCグループ1ECCGROUP_1に割り当てられている。即ち、ECCグループ0ECCGROUP_0に属するデータGIO0〜GIO7及びパリティデータPA0〜PA3は、何れも隣接しないよう配列される。同様に、ECCグループ1ECCGROUP_1に属するデータGIO8〜GIO15及びパリティデータPA4〜PA7も何れも隣接しないよう配列される。
このように、データGIO及びパリティデータPAを分散配置すると、前記図2に示したように、ビットラインのショートなどの不良が発生しても、ビットラインのショートによる2ビットのエラーは、ECCグループ0及びECCグループ1に1ビットずつ分散して割り当てられる。即ち、従来は、1つのECCグループ内で2ビットのエラーが発生して、エラーを訂正することができなかったが、本発明のようにECCグループを組み合わせれば、2つのECCグループにエラーが1ビットずつ分散するため、ECCが自主的にエラーを訂正することができ、リペアが不要になるという長所が生まれる。
本発明の核心思想は、半導体メモリ装置で発生するエラー(不良)をそれぞれ異なるECCグループに分散することである。したがって、半導体メモリ装置の特定部において、ECCグループの解決できるエラーよりも多くのエラーが発生しても、エラーが互いに異なるECCグループに分散して、ECCが自主的にエラーを訂正することができる。
全てのECCグループのデータGIO及びパリティデータPAを図示のように分散配置すれば、最も多く発生した場合のエラーについて対処することができる。しかし、設計によっては、複数のECCグループのうち特定のECCグループのデータGIO及びパリティデータPAを分散配置するか、又は、パリティデータPAは、従来どおり配置し、データGIOのみ分散配置することもできる。
図4は、本発明が適用された32個のI/Oを用いるメモリ装置の一実施形態を示す図である。
同図には、32個のI/Oを用いて4個のECCグループECCGROUP_0,ECCGROUP_1,ECCGROUP_2,ECCGROUP_3を形成している場合を示しているが、ECCグループを形成する合計12ビットのデータのうち半分だけを示したものである(6ビットのみ示す)。同図に示すように、32個のI/Oを用いる場合は、図3に示した16個のI/Oを用いる場合よりもECCグループを更に分散配置することができる。
即ち、図4の場合は、同じECCグループに属するデータGIO及びパリティデータPAがビットライン上で隣接しないよう配置されることはもちろん、同じECCグループECCGROUP_0,ECCGROUP_1,ECCGROUP_2,ECCGROUP_3に属するデータGIO及びパリティデータPAが同じサブワードラインドライバブロックSWDに割り当てられることもない。したがって、サブワードラインコンタクトの不良などによるエラーが発生してもECCグループ内で自主的に解決することができる。
同図に示すように、1つのブロックとして組み合わせられた入出力センスアンプブロックIOSA×4と書き込みドライバブロックWTDRV×4とに割り当てられたデータGIO及びパリティデータPAも全て異なるECCグループに割り当てられたことが確認できる。例えば、同図の最左側の入出力センスアンプブロックIOSA×4と書き込みドライバブロックWTDRV×4とによって入出力されるデータは、ECCグループ0ECCGROUP_0、ECCグループ1ECCGROUP_1、ECCグループ2ECCGROUP_2、ECCグループ3ECCGROUP_3にそれぞれ分散配置される。このような場合は、入出力センスアンプブロックIOSA×4又は書き込みドライバブロックWTDRV×4などに不良が発生してもECCの自己回復力は、従来よりも一層向上できる。
このように、同じECCグループに属するデータGIOとパリティデータPAとを分散配置する方法は様々であり、同じECCグループに属するデータGIOとパリティデータPAとを互いに異なるワードラインに割り当てられるように配置すれば、ワードラインのコンタクト不良もECCが自主的に回復させることができる。
以上、本発明の技術思想であるECCグループ内のデータ及びパリティデータの分散配置について説明した。以下では、ECCグループにおけるエラー訂正の過程について説明する。ECCグループで行われるエラーの訂正方法は様々であり、以下の図面では一例として、そのうち何れか1つを示す。ECCグループがいかなる方法でエラー訂正動作を行っても、上述した分散配置によってECCグループのエラー訂正力は向上できる。
図5A及び図5Bは、ECCグループが行う符号化過程及び復号化過程を示すフローチャートである。
同フローチャートには、データ8ビット及びパリティデータ4ビットの合計12ビットが1つのECCグループを形成し、符号化(図5A)及び復号化(図5B)する過程を示している。
符号化過程は、データIO0〜IO7を用いてパリティデータPA0〜PA3を生成する過程であって、このような過程をハミング符号化(Hamming Encoding)という。図5Aは、パリティデータPA0〜PA3がデータIO0〜IO7のXOR演算によって生成され、それぞれのパリティデータPA0〜PA3がどのようなXOR演算によって生成されるのかを示している。
復号化過程は、生成されたパリティデータPA0〜PA3を用いてデータD0〜D7のエラーを訂正する過程である。まず、シンドローム合成(Syndrome Composition)という過程によってシンドロームデータS0〜S3を生成する。それぞれのシンドロームデータS0〜S3は、図5Bに示すように、データD0〜D7とパリティデータPA0〜PA3とをXOR演算して生成する。この過程において、エラーの有無によってシンドロームデータS0〜S3の値は異なり、シンドロームデータS0〜S3の値によってエラーの位置が分かり、シンドロームデコーダとエラー訂正部とを用いてエラーを訂正する。シンドロームデコーダ及びエラー訂正部については図面を参照して詳細に説明する。
図6A及び図6Bは、ECCが適用されたメモリ装置の読み出し・書き込みの経路の一実施形態を示すブロック図である。
図6Aは、書き込み経路を示す図である。同図に示すように、DQピンDQ0〜DQ7から送信されたデータIO0〜IO7を用いてECC書き込みブロックでパリティデータPA0〜PA3を生成し(この過程は図5参照)、データGIO0〜GIO7とパリティデータPA0〜PA3とを書き込みドライバWTDRVを用いてメモリセルに記録する。
図6Bは、読み出し経路を示す図である。同図に示すように、メモリセルに格納されたデータGIO0〜GIO7とパリティデータPA0〜PA3とを入出力センスアンプIOSAを介して読み出し、ECC読み出しブロックでエラーを訂正し、該訂正したデータIO0〜IO7を最終的にDQピンDQ0〜DQ7を介して出力する。ここで、ECC読み出しブロックは、図5Bに示したフローチャートによって復号化過程を行うブロックである。
図7A及び図7Bは、図6に示した読み出し・書き込みの経路を更に詳細に示す図である。
図7Aは、書き込み経路を示す図であって、左から右へ書き込み動作が行われる。簡単に説明すると、データIO0〜IO7を用いてパリティデータPA0〜PA3を生成し、該データIO0〜IO7とパリティデータPA0〜PA3とをメモリセルに記録する。
図7Bは、読み出し経路を示す図であって、右から左へ読み出し動作が行われる。簡単に説明すると、メモリセルに格納されたデータGIO0〜GIO7とパリティデータPA0〜PA3とを用いてシンドロームデータS0〜S3を生成し、エラー訂正部でエラーを訂正して、DQピン側にデータIO0〜IO7を出力する。
図8Aないし図8Cは、図5Bに示したシンドロームデコーダ及びエラー訂正部をより詳細に示す回路図である。
図8Aは、シンドロームデコーダを示している。同図に示すように、シンドロームデコーダは、シンドロームデータS0〜S3又はシンドロームデータの反転データS0〜S3BをANDゲートを用いて演算して、COR0〜COR7の信号を生成する。
図8Bは、エラー訂正部0CORRECTOR0〜エラー訂正部7CORRECTOR7を示しているが、シンドロームデコーダで生成された信号COR0〜COR7を用いてデータGIO0〜GIO7を訂正して、I/OデータIO0〜IO7を出力する。
図8Cは、エラー訂正部0CORRECTOR0を詳細に示す図であって、信号COR0の論理レベルが「ハイ」か、又は、「ロー」かによってデータGIO0を反転、又は、反転せずにI/OデータIO0を出力する。既に知られているように、バイナリデータの場合は、単にデータを反転することによって、データのエラーを訂正することができる。
本発明は、メモリ装置の各種ブロックで発生するエラーを複数のECCグループに分散することが可能である。したがって、メモリ装置の特定部、例えば、ビットラインのショート及びサブワードラインのコンタクト不良などが発生したとき、その不良によるデータのエラーを複数のECCグループに分散させることが可能になり、分散したエラーを複数のECCグループで訂正するため、既存のメモリ装置に比べてリペアの必要性がはるかに低減するという効果がある。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明は、同じECCグループのデータを複数の領域のメモリセルに分散配置し、メモリ装置で発生するエラーを複数のECCグループに分散することを特徴とするが、ECCグループのデータを複数のメモリセルに分散する方法は、メモリ装置などの構造によって様々な方法が可能なことは、本発明の技術分野における通常の専門家であれば容易に理解できる。
GIO0〜GIO15 読み出し・書き込みが行われるデータ
PA0〜PA7 パリティデータ
PA0〜PA7 パリティデータ
Claims (12)
- 半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むECCグループを複数含み、
前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置。 - 前記同じECCグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記分散したメモリセルが、
それぞれのメモリセルが属するビットラインが互いに隣接しないよう配列されることを意味することを特徴とする請求項1又は請求項2に記載の半導体メモリ装置。 - 前記分散したメモリセルが、
互いに異なるサブワードラインドライバブロックに属するメモリセルを意味することを特徴とする請求項1又は請求項2に記載の半導体メモリ装置。 - 前記分散したメモリセルが、
互いに異なるワードラインに属するメモリセルを意味することを特徴とする請求項1又は請求項2に記載の半導体メモリ装置。 - 前記ECCグループが、
8個の前記データと4個の前記パリティデータとを含むことを特徴とする請求項1に記載の半導体メモリ装置。 - 半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、
該メモリセルのデータを入出力する複数のセンスアンプ及びドライバと
を備え、
前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のECCグループを形成し、
前記複数のECCグループのうち少なくとも1つ以上は、同じECCグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納されること
を特徴とする半導体メモリ装置。 - 前記同じECCグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散した前記メモリセルに格納されることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記互いに隣接しない分散した前記メモリセルに格納されることが、
該メモリセルが属するビットラインが互いに隣接しないよう分散して格納されることを意味することを特徴とする請求項7又は請求項8に記載の半導体メモリ装置。 - 前記互いに隣接しない分散した前記メモリセルに格納されることが、
前記互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味することを特徴とする請求項7又は請求項8に記載の半導体メモリ装置。 - 前記互いに隣接しない分散した前記メモリセルに格納されることが、
前記互いに異なるワードラインに属するメモリセルに格納されることを意味することを特徴とする請求項7又は請求項8に記載の半導体メモリ装置。 - 前記ECCグループが、
8個の前記データと4個の前記パリティデータとを含むことを特徴とする請求項7に記載の半導体メモリ装置。
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