TW200839778A - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- TW200839778A TW200839778A TW096150607A TW96150607A TW200839778A TW 200839778 A TW200839778 A TW 200839778A TW 096150607 A TW096150607 A TW 096150607A TW 96150607 A TW96150607 A TW 96150607A TW 200839778 A TW200839778 A TW 200839778A
- Authority
- TW
- Taiwan
- Prior art keywords
- data
- memory device
- semiconductor memory
- ecc
- ecc group
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
200839778 九、發明說明: 【發明所屬之技術領域】 本發明係關於半導體設計技術,且更特定言之係關於能 夠基於錯誤校正碼(ECC)自身校正錯誤之半導體記憶裝 置。 " 【先前技術】 ^ 習知半導體記憶裝置在出現缺陷時必須被修復,此係因 為其不能夠自身彌補。然而,為了克服以上限制,試圖藉 φ 由將ECC應用於半導體記憶裝置之晶片上來克服缺陷。 圖1為說明在應用習知ECC時半導體記憶裝置之匯流排 線之配置的圖。 參看圖1,自GIOO至GI07分配之八個全域資料及自ΡΑ0 至PA3分配之四個同位檢查資料形成第一 ECC群 ECCGROUP_0,且自GI08至GI15分配之八個全域資料及 自PA4至PA7分配之四個同位檢查資料形成第二ECC群 ECCGROUP_l。 ® 記憶裝置藉由將全域資料及同位檢查資料組合至每一 ECC群中來執行錯誤校正操作。在圖1中所示之記憶裝置 ^ 中,八個全域資料之錯誤經偵測且藉由使用另外分配之四 - 個同位檢查資料來彌補。亦即,記憶裝置藉由將十二個位 元結合至一 ECC群來校正錯誤。 因為在將十二個位元結合至一 ECC群之狀況下,每一 ECC群限於彌補錯誤,所以其僅可在ECC群之十二個位元 當中彌補一位元的錯誤。因此,若在一 ECC群中發生兩個 127617.doc 200839778 位元之錯誤,則自身彌補ECC群之兩個位元的錯誤為困難 的。因此,ECC群必須藉由使用整個區塊之行修復或列修 復來彌補錯誤。 僅供參考,參考符號’BLSA’意謂位元線感測放大器,參 考符號’SWD’意謂子字線驅動器區塊,參考符號’CELL BLK1意謂收集記憶體單元之單元區塊,參考符號,X-DECf 意謂X-解碼器,參考符號意謂字線,參考符號 ’Y-DEC意謂Y-解碼器,參考符號’IOSA’為輸入/輸出感測 放大器且參考符號’WTDRV’為寫入驅動器。 圖2為展示錯誤不由ECC彌補之狀況的圖。 如所示,圖2說明由於不良製程在第二位元線條BL2B與 第三位元線BL3之間發生位元線短路的狀況。當如圖1中所 示分配ECC群且如圖2中所示發生位元線短路時,在一 ECC 群中發生兩個位元之錯誤。因此,由於位元線短路,使用 ECC進行錯誤校正難以彌補錯誤。 在此種狀況下,錯誤校正可藉由修復而非藉由ECC來執 行。 類似地,亦具有缺點在於在子字線接觸不良之狀況下, ECC不可校正錯誤,此係因為在一 ECC群中發生兩個或兩 個以上位元之錯誤。 【發明内容】 本發明之實施例針對提供一種用於擴大校正不良狀態之 能力的半導體記憶裝置。 根據本發明之一態樣,提供一種半導體記憶裝置,其包 127617.doc 200839778 括:複數個錯誤校正碼(ECC)群,每—歌群包括:複數 個資料’該複數個資料經組態成待自該半㈣記憶裝置讀 取及寫入於該半導體記憶裝置上;及複數個同位檢查資 料,該複數個同位檢查資料經組態用以校正該複數個資料 之一錯誤’其中ECC群中之至少-者包括分配於分散而非 鄰近之記憶體單元中的複數個資料。 根據本發明之另-態樣,提供一種半導體記憶裝置,其 包括:複數個記憶體單元’其用於儲存經組態成待自該半 導體記憶裝置讀取且寫入於該半導體記憶裝置上之複數個 資料及經組態成用以校正該等資料之錯誤的複數個同位檢 查資料;及複數個感载大器及驅動器,其用於輸入及輸 出記憶體單元之資料,其中該等資料及該等同位檢查資料 形成複數個錯誤校正碼(ECC)群來執行錯誤校正,且ecc 群中之至少-者包括分配於分散而非鄰近之記憶體單元中 的資料。 【實施方式】 在下文中,將參看隨附圖式詳細地陳述本發明之較佳實 施例以使得熟習此項技術者可容易地進行本發明。本發明 不限於下文陳述之實施例,但可以各種類型來實施,且僅 為了全面揭示本發明且為了使熟習此項技術者完全瞭解本 發明之範疇而提供此等實施例。 圖3為根據本發明之第一實施例之使用十六個輸入/輸出 端子之半導體記憶裝置的方塊圖。 參看圖3,根據本發明之半導體記憶裝置包括複數個 127617.doc 200839778 ECC 群 ECCGROUP_0 及 ECCGROUP_l,該等ECC群包括來 自GIOO至GI015之複數個全域資料及來自PA0至PA7之複數 個同位檢查資料。來自GIOO至GI015之複數個全域資料係 自半導體記憶裝置讀取或寫入於半導體記憶裝置上且分配 於全域輸入/輸出(I/O)線處。複數個同位檢查資料校正來 自GIOO至GI015之複數個全域資料的錯誤且分配於同位檢 ' 查線PA處。ECC群中之至少一者包括儲存於分散而非鄰近 之記憶體單元中的全域資料。 • 理想地,複數個同位檢查資料儲存於分散而非鄰近之記 憶體單元中。 在圖3中所示之第一 ECC群ECCGROUP_0中,將在分配 於GIOO中之資料附近的資料分配於第二ECC群 ECCGROUP—1 中,而非第一 ECC 群 ECCGROUP—0 中。亦 即,不使包括於第一 ECC群ECCGROUP—0中之全域資料 GIOO至GI07及同位檢查資料ΡΑ0至PA3中的任一者彼此靠 近地分配。同樣,不使包括於第二ECC群ECCGROUP_l* • 之全域資料GI08至GI015及同位檢查資料PA4至PA7中的任 一者彼此靠近地分配。 * 若分散地分配資料及同位檢查資料,則即使位元線短路 、 發生,因位元線短路造成之兩個位元的錯誤逐個單獨地分 配於第一 ECC群 ECCGROUP—0 及第二 ECC群 ECCGROUP—1 中。亦即,在先前技術中難以基於一 ECC群中之兩個位元 的錯誤來校正錯誤。然而,若根據本發明來分配ECC群, 則具有藉由ECC群自身校正錯誤且不需要修復之優勢,此 127617.doc 200839778 係因為錯誤逐個分散於兩個ECC群中。 本發明之要旨為使產生於半導體記憶裝置中之錯誤分散 至彼此不同的ECC群。因此,若錯誤超過能夠校正之能 力,則在半導體記憶裝置之特定部分中出現錯誤,該錯誤 可單獨地分配於彼此不同的ECC群中以使在Ecc群自身中 得以校正。 若與圖式中所描述相同單獨地分配所有ECC群之全域資 料及同位檢查資料,則有可能修復大多數錯誤。然而,根 據一設計技術,有可能單獨地分配各種Ecc群中之特定一 者的資料及同位檢查資料或基於習知發明來分配同位檢查 資料且僅單獨地分配資料。 圖4為根據本發明之第二實施例之使用三十二個輸入/輸 出端子之半導體記憶裝置的方塊圖。 圖4說明使用三十二個輸入及輸出形成四個ecc群(亦 即,第一至第四ECC 群 ECCGROUP一 0 至 ECCGR0UP3)之 狀況,且說明形成ECC群之一半十二個位元(亦即,六個位 元)。在如圖4中所示使用三十二個輸入及輸出之狀況下, 有可能在ECC群中單獨所分配的全域資料及同位檢查資料 多於圖3中所示使用十六個輸入及輸出之狀況。 亦即’在圖4中,不僅包括於同一 Ecc群中之全域資料 及同位檢查資料不鄰近分配於位元線上,而且包括於同一 ECC群中之全域資料及同位檢查資料不分配至同一子字線 驅動器區塊SWD。因此,若因子字線接觸不良造成之錯誤 發生,則有可能使ECC群自身校正錯誤。 127617.doc 200839778 如所示,分配於以一區塊分群之輸入/輸出感測放大器 區塊IOSA X 4及寫入驅動器區塊WTDRV X 4中的全域資料 及同位檢查資料分別分配於不同ECC群中。舉例而言,經 由輸入/輸出感測放大器區塊IOSA X 4及寫入驅動器區塊 WTDRV X 4輸入及輸出之資料單獨地分配於第一至第四 ECC群ECCGROUP_0至ECCGROUP」中。在此種狀況下, • 若在輸入/輸出感測放大器區塊IOSA X 4及寫入驅動器區 塊WTDRV X 4中發生不良狀態,則ECC群自身之彌補能力 • 改良多於習知發明。 存在用以單獨地分配包括於同一 ECC群中之全域資料及 同位檢查資料的各種種類之方法。若包括於同一 ECC群中 之全域資料及同位檢查資料分配於彼此不同的字線中,則 可在ECC群自身中補償字線接觸不良。 將描述根據本發明分配ECC群之全域資料及同位檢查資 料。下文將描述如何在ECC群中執行錯誤校正。儘管在 ECC群中執行之錯誤校正具有各種種類之方法,但參看圖 ^ 式描述該等方法中之一者。儘管ECC群以任何方法執行錯 誤校正,但有可能藉由上文所描述之單獨分配來改良ECC ~ 群之錯誤校正能力。 ' 圖5A及圖5B為展不在ECC群處執行之編碼及解碼過程的 流程圖。
圖5A說明編碼過程且圖5B說明解碼過程。具有8-位元全 域資料及4-位元同位檢查資料之總共12個位元形成一 ECC 群。 127617.doc -10- 200839778 編碼過程使用輸入/輪出(I/O)資料IOO至107產生同位檢 查資料ΡΑ0至ΡΑ3。此過程稱作漢明編碼(hamming encoding)。藉由I/O資料IOO至1〇7之"互斥或"運算產生同 位檢查資料PA0至PA3,且圖5A說明藉由特定"互斥或’•運 算產生各別同位檢查資料PA0至PA3。 解碼過程藉由使用所產生之同位檢查資料PA0至PA3來 校正資料DO至D7之錯誤。首先,解碼過程經由校正子構 成(syndrome composition)之過程產生校正子資料SO、S1、 S2、S3。藉由資料DO至D7之”互斥或"運算產生的各別校 正子資料SO至S3及同位檢查資料PA0至PA3展示於圖5B 中。在此過程處,根據是否存在錯誤使校正子資料SO至S3 之值波動。有可能根據校正子資料S〇至S3而瞭解錯誤之位 置且藉由使用校正子解碼器及錯誤校正器來校正錯誤。稍 後將描述校正子解碼器及錯誤校正器。 圖6A及圖6B為描繪在應用ECC時半導體記憶裝置之讀取/ 寫入路徑的方塊圖。 圖6A為說明寫入路徑之圖。參看圖6A,ECC寫入區塊基 於自DQ引腳DQ0至DQ7輸入之I/O資料1〇〇至1〇7而產生同 位檢查資料PA0至PA3。寫入驅動器WTDRV將全域資料 GIOO至GI07及同位檢查資料PA0至PA3寫入至記憶體單 元。 圖6B為說明讀取路徑之圖。參看圖6B,輸入及輸出感 測放大器IOSA讀出儲存於記憶體單元中之全域資料GIOO 至GI07及同位檢查資料PA〇至PA3。ECC讀取區塊校正錯 127617.doc 200839778 誤,且最後經由DQ引腳DQ0至DQ7輸出1/0資料100至 107。僅供參考,ECC讀取區塊根據圖5B之流程圖來執行 解碼過程。 圖7 A及圖7B為詳細說明圖6中所示之讀取/寫入路徑的 圖。 圖7A為說明寫入路徑之圖。本文中,自左至右執行寫入 操作。簡短地描述,ECC寫入區塊基於1/0資料100至107 產生同位檢查資料PAO至PA3且將同位檢查資料PA〇至PA3 及資料IOO至107寫入至記憶體單元。 圖7B為說明讀取路徑之圖。本文中,自右至左執行讀取 操作。簡短地描述,輸入及輸出感測放大器IOSA基於儲 存於記憶體單元中之全域資料GIOO至GI07及同位檢查資 料PAO至PA3產生校正子資料SO至S3,且錯誤校正器藉由 校正錯誤而將I/O資料IOO至107輸出至DQ引腳。 圖8A至圖8C為圖5B中所示之校正子解碼器及錯誤校正 器的詳細電路圖。 圖8A為說明校正子解碼器之圖。如所示,校正子解碼器 對校正子資料SO至S3及校正子資料之反轉資料SOB至S3B 進行”及”運算,且產生經校正之信號CORO至COR7。 圖8B說明包括第一至第八錯誤校正單元CORRECTORO 至CORRECTORS之錯誤校正器。基於在校正子解碼器處產 生的經校正之信號CORO至COR7,第一至第八錯誤校正單 元CORRECTORO至CORRECTOR7藉由校正全域資料GIOO 至GI07來輸出I/O資料IOO至107。 127617.doc -12- 200839778 圖8C為詳細說明第一錯誤校正單元c〇RRECT〇R〇i 圖。錯誤校正單元〇:0化以£(:丁〇反〇藉由根據經校正之信號 CORO的邏輯位準使第一全域資料GI〇〇反轉或不反轉來輸 出弟I/O資料。如吾人所熟知,有可能在二進位資料 之狀況下藉由使資料恰當反轉來校正資料之錯誤。 儘管已參考特定實施例描述本發明,但熟習此項技術者 將瞭解,在不脫離以下申請專利範圍中界定之本發明之精 神及範疇的情況下可進行各種變換、改變及修改。 【圖式簡單說明】 圖1為說明在應用習知ECC時半導體記憶裝置之匯流排 線之配置的方塊圖; 圖2為展示錯誤不由Ecc彌補之狀況的圖; 圖3為根據本發明之第一實施例之使用十六個輸入/輸出 端子之半導體記憶裝置的方塊圖; 圖4為根據本發明之第二實施例之使用三十二個輸入/輸 出端子之半導體記憶裝置的方塊圖; 圖5A及圖5B為展示在ECC群處執行之編碼及解碼過程的 流程圖; 圖6A及圖6B為描繪在應用ECC時半導體記憶裝置之讀取/ 寫入路徑的方塊圖; 圖7 A及圖7B為詳細說明圖6中所示之讀取/寫入路斤的 圖;及 圖8A至圖8C為圖5B中所示之校正子解碼器及錯誤校正 器的詳細電路圖。 127617.doc -13· 200839778
a 【主要元件符號說明】 BL2B BL3第 BLSA、BLSA0、BLSA1、
BLSA2、BLSA3、BLSAN
CELL BLK CORO - COR7
CORRECTORO CORRECTOR!
CORRECTORS
CORRECTORS
CORRECTORS
CORRECTORS CORRECTOR6
CORRECTORS D0-D7 DQ0-DQ7 ECCGROUP_0 ECCGROUP_l ECCGROUP__2 ECCGROUP」 GIO0-GIO7 GI08-GI015 100-107 第二位元線條 二位元線 位元線感測放大器 收集記憶體單元之單元區塊 經校正之信號 第一錯誤校正單元 第二錯誤校正單元 第三錯誤校正單元 第四錯誤校正單元 第五錯誤校正單元 第六錯誤校正單元 第七錯誤校正單元 第八錯誤校正單元 資料 DQ引腳 第一 ECC群 第二ECC群 第三ECC群 第四ECC群 全域資料 全域資料 輸入/輸出(I/O)資料 127617.doc -14- 200839778
IOSA 輸入/輸出感測放大器 IOSA X 4 輸入/輸出感測放大器區塊 PA 同位檢查線 PA0-PA3 同位檢查資料 PA4-PA7 同位檢查資料 SO - SI ' S2 > S3 校正子資料 S0B-S3B 校正子資料之反轉資料 SWD 子字線驅動器區塊 WL 字線 WTDRV 寫入驅動器 WTDRV X 4 寫入驅動器區塊 X-DEC X-解碼器 Y - DEC Y-解碼器
127617.doc 15-
Claims (1)
- 200839778 十、申請專利範圍: 1· 一種半導體記憶裝置,其包含: 複數個錯誤校正碼(ECC)群,每一 ECC群包括··複數 個貧料,該複數個資料經組態成待自該半導體記憶裝置 項取及寫入至該半導體記憶裝置;及複數個同位檢查資 料,該複數個同位檢查資料經組態成用以校正該複數個 - 資料之一錯誤, 其中該等ECC群中之至少一者包括分配於分散而非鄰 Φ 近之記憶體單元中的該複數個資料。 2·如睛求項1之半導體記憶裝置,其中同一ECC群中之該複 數個同位檢查資料儲存於該等分散而非鄰近之記憶體單 元中。 3 ·如請求項1之半導體記憶裝置,其中分散記憶體單元中 之每一者屬於彼此不鄰近分配之位元線。 4·如請求項1之半導體記憶裝置,其中該等分散記憶體單 元屬於彼此不同的子字線驅動器區塊。 籲 5·如請求項1之半導體記憶裝置,其中該等分散記憶體單 元屬於彼此不同的字線。 〜 6·如請求項1之半導體記憶裝置,其中該ECC群包括8個位 • 元之全域資料及4個位元之該等同位檢查資料。 7. —種半導體記憶裝置,其包含: 複數個記憶體單元,其用於儲存:複數個資料,該複 數個資料經組態成待自該半導體記憶裝置讀取及寫入至 該半導體記憶裝置;及複數個同位檢查資料,該複數個 127617.doc 200839778 同位檢查貝料經組態成用以校正該等資料之—錯誤;及 複數個感測放大器及驅動器,其用於輸入及輸出該等 吕己憶體單元之該等資料, 〃中該等貝料及該等同位檢查資料形成複數個錯誤校 ^碼(ECC)群來執行—錯誤校正,且該等群中之至 A> 括刀配於分散而非鄰近之記憶體單元中的該等 資料。月求員7之半導體記憶裝置,其中同-ECC群中之該複 同位檢查貝料儲存於該等分散而非鄰近之記憶體單 元中。 如明求項7之半導體記憶裝置’其中分散記憶體單元中 之每一 '者屬於彼此不鄰近分配之位元線。 h求項7之半導體記‘)t'裝置’其中該等分散記憶體單 元屬於彼此不同的子字線驅動器區塊。 11 ·如請求項7之丰導體^1 ,卜立紐 ’ °己^裝置,其中該等分散記憶體單 元屬於彼此不同的字線。 如請求項7之半導體記 元之全域資料及4個位 12. 憶袭置,其中該ECC群包括8個位 70之該等同位檢查資料。 127617.doc
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070027924A KR20080086152A (ko) | 2007-03-22 | 2007-03-22 | 반도체 메모리장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200839778A true TW200839778A (en) | 2008-10-01 |
Family
ID=39775939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096150607A TW200839778A (en) | 2007-03-22 | 2007-12-27 | Semiconductor memory device |
Country Status (5)
Country | Link |
---|---|
US (1) | US20080235557A1 (zh) |
JP (1) | JP2008234816A (zh) |
KR (1) | KR20080086152A (zh) |
CN (1) | CN101271733B (zh) |
TW (1) | TW200839778A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI447739B (zh) * | 2010-03-22 | 2014-08-01 | Phison Electronics Corp | 錯誤校正方法、記憶體控制器與儲存系統 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100098969A (ko) | 2009-03-02 | 2010-09-10 | 삼성전자주식회사 | 에러 정정 코드들의 신뢰성을 향상시킬 수 반도체 장치, 이를 포함하는 반도체 시스템, 및 에러 정정 코드 처리 방법 |
JP5663843B2 (ja) * | 2009-04-01 | 2015-02-04 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器、不揮発性のデータ記憶部の制御方法、ホスト回路と着脱可能な記憶装置を含むシステム |
CN101856912B (zh) * | 2009-04-01 | 2013-05-22 | 精工爱普生株式会社 | 存储装置和包括能够与主机电路电连接的存储装置的系统 |
US8560879B1 (en) * | 2009-04-22 | 2013-10-15 | Netapp Inc. | Data recovery for failed memory device of memory device array |
US20110088008A1 (en) * | 2009-10-14 | 2011-04-14 | International Business Machines Corporation | Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor |
KR101623119B1 (ko) * | 2010-02-01 | 2016-05-20 | 삼성전자주식회사 | 솔리드 스테이트 드라이브의 에러 제어 방법 |
KR101598382B1 (ko) | 2010-03-02 | 2016-03-02 | 삼성전자주식회사 | 상태 기반 불휘발성 메모리 장치 및 그것의 에러 정정 방법 |
CN102208212B (zh) * | 2010-03-30 | 2014-10-22 | 群联电子股份有限公司 | 错误校正方法、存储器控制器与存储器储存系统 |
KR101886670B1 (ko) * | 2011-12-09 | 2018-08-10 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
TWI560718B (en) * | 2015-03-27 | 2016-12-01 | Silicon Motion Inc | Data storage device and encoding method thereof |
KR20180020706A (ko) * | 2016-08-19 | 2018-02-28 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그의 동작 방법 |
CN107203436B (zh) * | 2017-05-25 | 2021-04-06 | 郑州云海信息技术有限公司 | 一种Nand Flash数据校验的方法与装置 |
US11605441B1 (en) | 2021-08-30 | 2023-03-14 | Samsung Electronics Co., Ltd. | Memory systems having memory devices therein with enhanced error correction capability and methods of operating same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100266748B1 (ko) * | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
US6370668B1 (en) * | 1999-07-23 | 2002-04-09 | Rambus Inc | High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes |
US6754858B2 (en) * | 2001-03-29 | 2004-06-22 | International Business Machines Corporation | SDRAM address error detection method and apparatus |
US6826113B2 (en) * | 2003-03-27 | 2004-11-30 | International Business Machines Corporation | Synchronous dynamic random access memory device having memory command cancel function |
US7546517B2 (en) * | 2004-08-03 | 2009-06-09 | President And Fellows Of Harvard College | Error-correcting circuit for high density memory |
US7042765B2 (en) * | 2004-08-06 | 2006-05-09 | Freescale Semiconductor, Inc. | Memory bit line segment isolation |
US7257762B2 (en) * | 2004-10-07 | 2007-08-14 | Lsi Corporation | Memory interface with write buffer and encoder |
US7359280B2 (en) * | 2005-01-24 | 2008-04-15 | Samsung Electronics Co., Ltd. | Layout structure for sub word line drivers and method thereof |
-
2007
- 2007-03-22 KR KR1020070027924A patent/KR20080086152A/ko not_active Application Discontinuation
- 2007-12-21 US US12/003,278 patent/US20080235557A1/en not_active Abandoned
- 2007-12-25 JP JP2007332210A patent/JP2008234816A/ja active Pending
- 2007-12-27 TW TW096150607A patent/TW200839778A/zh unknown
- 2007-12-28 CN CN2007103063286A patent/CN101271733B/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI447739B (zh) * | 2010-03-22 | 2014-08-01 | Phison Electronics Corp | 錯誤校正方法、記憶體控制器與儲存系統 |
Also Published As
Publication number | Publication date |
---|---|
KR20080086152A (ko) | 2008-09-25 |
JP2008234816A (ja) | 2008-10-02 |
CN101271733A (zh) | 2008-09-24 |
US20080235557A1 (en) | 2008-09-25 |
CN101271733B (zh) | 2011-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW200839778A (en) | Semiconductor memory device | |
US11734106B2 (en) | Memory repair method and apparatus based on error code tracking | |
US8234539B2 (en) | Correction of errors in a memory array | |
US10846171B2 (en) | Error correction code decoders, semiconductor memory devices and memory systems | |
US20090089646A1 (en) | Semiconductor storage device | |
US11106535B2 (en) | Error correction circuit of semiconductor memory device and semiconductor memory device | |
US7765455B2 (en) | Semiconductor memory device | |
US9069695B2 (en) | Correction of block errors for a system having non-volatile memory | |
JP2005202957A (ja) | エラー訂正のためのデータの分割 | |
TWI359424B (en) | Memory, repair system and method for testing the s | |
US10658064B2 (en) | Memory device and test method thereof | |
US11651832B2 (en) | Memory device and test method thereof | |
US20080082870A1 (en) | Parallel bit test device and method using error correcting code | |
TW202307846A (zh) | 記憶體裝置的操作方法 | |
KR20080007806A (ko) | Ecc엔진을 이용한 병렬 비트 테스트 방법 및 그 장치 | |
JPWO2006106583A1 (ja) | メモリセルのデータ読出し回路、メモリ回路、メモリセルのデータ読出し方法 | |
US11462292B1 (en) | Error correction circuit of semiconductor memory device and semiconductor memory device including the same | |
TW202038248A (zh) | 具糾錯電路的記憶體 | |
US11501844B2 (en) | Memory device and test method thereof | |
JP2008269671A (ja) | 半導体記憶装置及びその動作方法 | |
KR20130077401A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
JP6862487B2 (ja) | エラー訂正回路を有するメモリ | |
JP2012038168A (ja) | 記録ユニット及び故障チップ特定方法 | |
JP2016219071A (ja) | 半導体メモリ及びデータ書込方法 | |
TW201928985A (zh) | 具有錯誤更正功能的記憶體及相關記憶體系統 |