CN101271733B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，包括：多个错误纠正码(ECC)组，每一个ECC组包括被配置成从半导体存储装置读取和向半导体存储装置写入的多个数据以及被配置成对所述多个数据的错误进行纠正的多个奇偶校验数据，其中至少一个ECC组包括分配在分散的、不相邻的存储单元中的多个数据。

Description

半导体存储装置
相关申请的交叉引用
本发明主张2007年3月22日提交的韩国专利申请No.10-2007-0027924的优先权，其全部内容通过引用结合于此。
背景技术
本发明涉及半导体设计技术，更具体地涉及一种能够基于错误纠正码(error correction code，ECC)对其自身纠正错误的半导体存储装置。
传统半导体存储装置由于不能自恢复，因此当出现故障时必须对其进行修复。然而，为了克服以上限制，试图通过在半导体存储装置的芯片上应用ECC来克服故障。
图1是示出当应用传统ECC时半导体存储装置的总线线路(bus line)布置的示图。
参照图1，从GIO0到GIO7分配的八个全局数据和从PA0到PA3分配的四个奇偶校验数据(parity data)形成第一ECC组ECCGROUP_0，从GIO8到GI15分配的八个全局数据和从PA4到PA7分配的四个奇偶校验数据形成第二ECC组ECCGROUP_1。
存储装置通过将全局数据和奇偶校验数据组合成各ECC组来进行错误纠正操作。在图1所示的存储装置中，通过使用另外分配的四个奇偶校验数据来检测并恢复八个全局数据的错误。也就是说，该存储装置通过将十二个位绑定成一个ECC组来纠正错误。
由于每个ECC组限制于恢复错误，在将十二个位绑定成一个ECC组的情况下，其可恢复该ECC组的十二个位中的仅一个位的错误。因此，如果在一个ECC组中发生两个位的错误，则其难以自己恢复ECC组的两个位的错误。因此，该ECC组必须通过利用整个块的列修复或行修复来恢复错误。
作为参考，参考标记“BLSA”指的是位线读出放大器(bit line senseamplifier)，参考标记“SWD”指的是子字线驱动器块(sub word-line driverblock)，参考标记“CELL BLK”指的是集中了存储单元的单元块，参考标记“X-DEC”指的是X解码器，参考标记“WL”指的是字线，参考标记“Y-DEC”指的是Y解码器，参考标记“IOSA”是输入/输出读出放大器，参考标记“WTDRV”是写驱动器。
图2是示出ECC未恢复错误的情况的示图。
如所示，图2图示了由于没处理好而出现的第二位线条BL2B和第三位线BL3之间的位线短路。当如图1所示分配ECC组并且如图2所示发生位线短路时，在一个ECC组中出现两个位的错误。因此，由于位线短路，难以使用ECC、通过错误纠正来恢复错误。
在这种情况下，错误纠正可通过修复而不是通过ECC来进行。
类似地，其还具有如下缺点：ECC不能纠正子字线接触不良的情况下的错误，因为这种情况下在一个ECC组中发生两个或更多位的错误。
发明内容
本发明的实施例涉及提供一种用于扩展纠正不良情况的能力的半导体存储装置。
根据本发明的一个方面，提供了一种半导体存储装置，包括：多个错误纠正码(ECC)组，每个ECC组包括被配置成从半导体存储装置读取和向半导体存储装置写入的多个数据以及被配置成纠正多个数据的错误的多个奇偶校验数据，其中至少一个ECC组包括分配在分散的、不相邻的存储单元中的多个数据。
根据本发明的另一方面，提供了一种半导体存储装置，包括：多个存储单元，用于存储被配置成从半导体存储装置读取和向半导体存储装置写入的多个数据以及被配置成纠正所述数据的错误的多个奇偶校验数据；以及多个读出放大器和驱动器，用来输入和输出存储单元的数据，其中所述数据和奇偶校验数据形成用来进行错误纠正的多个错误纠正码(ECC)组，且至少一个ECC组包括分配在分散的、不相邻的存储单元中的数据。
附图说明
图1是示出当应用传统ECC时半导体存储装置的总线线路布置的框图。
图2是示出错误没有被ECC恢复的情况的示图。
图3是根据本发明第一实施例的使用十六个输入/输出端子的半导体存储装置的框图。
图4是根据本发明第二实施例的使用三十二个输入/输出端子的半导体存储装置的框图。
图5A和5B是示出在ECC组进行的编码和解码过程的流程图。
图6A和6B是描绘当应用ECC时半导体存储装置的读/写路径的框图。
图7A和7B是详细示出图6所示的读/写路径的示图。
图8A-8C是图5B所示的伴随解码器(syndrome decoder)和错误纠正器的详细电路图。
具体实施方式
以下将参照附图详细说明本发明的优选实施例，从而使本领域技术人员可以容易地实现本发明。本发明不限于以下所述的实施例，而是可以以各种形式来实现，且这些实施例仅用来充分公开本发明，并使本领域技术人员完全了解本发明的范围。
图3是根据本发明第一实施例的使用十六个输入/输出端子的半导体存储装置的框图。
参照图3，根据本发明的半导体存储装置包括多个ECC组ECCGROUP_0和ECCGROUP_1，这些组包括从GIO0到GIO15的多个全局数据和从PA0到PA7的多个奇偶校验数据。GIO0到GIO15的多个全局数据从半导体存储装置读取或向半导体存储装置写入，并分配在全局输入/输出(I/O)线上。多个奇偶校验数据对从GIO0到GIO15的多个全局数据的错误进行纠正，并分配在奇偶校验线PA上。至少一个ECC组包括存储在分散的、不相邻的存储单元中的全局数据。
可取地，多个奇偶校验数据存储在分散的、不相邻的存储单元中。
在图3所示的第一ECC组ECCGROUP_0中，与分配在GIO0的数据邻近的数据分配在第二ECC组ECCGROUP_1中，而不是在第一ECC组ECCGROUP_0中。也就是说，包括在第一ECC组ECCGROUP_0中的任何全局数据GIO0-GIO7和奇偶校验数据PA0-PA3不是彼此邻近地分配。同样地，包括在第二ECC组ECCGROUP_1中的任何全局数据GIO8-GIO15和奇偶校验数据PA4-PA7不是彼此邻近地分配。
如果数据和奇偶校验数据分散地分配，则即使发生位线短路，位线电路的两个位的错误也是逐个分离地分配在第一ECC组ECCGROUP_0和第二ECC组ECCGROUP_1中。也就是说，在现有技术中难以基于ECC组中的两个位的错误来纠正错误。然而，如果ECC组是根据本发明来分配的，则具有通过ECC组自身来纠正错误且不需要修复的优势，因为错误是逐个分散在在两个ECC组中。
本发明的主要思想是将半导体存储装置中生成的错误分散到彼此不同的ECC组。因此，如果在半导体存储装置的特定部分出现了不能纠正的错误，则所述错误可被分离地分配在不同的ECC组中以便在ECC组自身中被纠正。
如果所有ECC组的全局数据和奇偶校验数据都如在附图中所示的那样分离地分配，则可修复最多的错误。然而，根据设计技术，可分离地分配各ECC组中特定一个ECC组的数据和奇偶校验数据，或基于传统发明来分配奇偶校验数据而仅分离地分配数据。
图4是根据本发明第二实施例的使用三十二个输入/输出端子的半导体存储装置的框图。
图4示出使用三十二个输入和输出来形成四个ECC组，即第一到第四ECC组ECCGROUP_0-ECCGROUP_3的情况，并示出形成ECC组的十二个位的一半，即六个位。在如图4所示使用三十二个输入和输出的情况下，与如图3所示使用十六个输入和输出的情况相比，可在更多ECC组中分离地分配全局数据和奇偶校验数据。
也就是说，在图4中，不仅包括在同一ECC组中的全局数据和奇偶校验数据不在位线上相邻地分配，而且包括在同一ECC组中的全局数据和奇偶校验数据也没有分配到同一子字线驱动器块SWD。因此，如果发生由于子字线接触不良导致的错误，则ECC组自身可纠正该错误。
如图所示，分配在通过一个块组在一起的输入/输出读出放大器块IOSA×4和写驱动器块WTDRV×4中的全局数据和奇偶校验数据被分别分配在不同的ECC组。例如，通过输入/输出读出放大器块IOSA×4和写驱动器块WTDRV×4所输入和输出的数据被分离地分配在第一到第四ECC组ECCGROUP_0-ECCGROUP_3中。在这种情况下，如果在输入/输出读出放大器块IOSA×4和写驱动器块WTDRV×4中发生不良情况，则ECC组自身的恢复能力与传统发明相比得到提高。
分离地分配包括在同一ECC组中的全局数据和奇偶校验数据的方法有多种。如果包括在同一ECC组中的全局数据和奇偶校验数据被分配到彼此不同的字线，则可在该ECC组自身中恢复字线接触不良情况。
已说明了根据本发明来分配ECC组的全局数据和奇偶校验数据。以下将说明如何在ECC组中进行错误纠正。尽管在ECC组中进行的错误纠正有多种方法，然而只参照附图说明其中一种方法。尽管ECC组以任何方法进行错误纠正，然而可通过如上所述的分离分配来提高ECC组的错误纠正能力。
图5A和5B是示出在ECC组进行的编码和解码过程的流程图。
图5A示出编码过程，图5B示出解码过程。具有8位全局数据和4位奇偶校验数据的总共12位形成一个ECC组。
编码过程使用输入/输出(I/O)数据IO0-IO7来生成奇偶校验数据PA0-PA3。该过程被称作汉明编码(hamming encoding)。奇偶校验数据PA0-PA3通过对I/O数据IO0-IO7的XOR操作来生成，图5A示出通过某种XOR操作来生成各个奇偶校验数据PA0-PA3。
解码过程通过使用所生成的奇偶校验数据PA0-PA3来纠正数据D0-D7的错误。首先，解码过程通过伴随合成(syndrome composition)过程来生成伴随数据S0、S1、S2和S3。如图5B所示，通过数据D0-D7和奇偶校验数据PA0-PA3的XOR操作来生成各个伴随数据S0-S3。在该过程，伴随数据S0-S3的值根据错误是否存在而波动。可根据伴随数据S0-S3知道错误的位置，并通过使用伴随解码器和错误纠正器来纠正该错误。稍后将说明伴随解码器和错误纠正器。
图6A和6B是描绘当应用ECC时半导体存储装置的读/写路径的框图。
图6A是示出写路径的示图。参照图6A，ECC写块基于从DQ引脚DQ0-DQ7输入的I/O数据IO0-IO7来生成奇偶校验数据PA0-PA3。写驱动器WTDRV将全局数据GIO0-GIO7和奇偶校验数据PA0-PA3写到存储单元。
图6B是示出读路径的示图。参照图6B，输入和输出读出放大器IOSA读出存储在存储单元中的全局数据GIO0-GIO7和奇偶校验数据PA0-PA3。ECC读块纠正错误，并最终通过DQ引脚DQ0-DQ7来输出I/O数据IO0-IO7。作为参考，ECC读块进行根据图5B的解码过程。
图7A和7B是详细示出图6所示的读/写路径的示图。
图7A是示出写路径的示图。在这里，从左到右进行写操作。简而言之，ECC写块基于I/O数据IO0-IO7来生成奇偶校验数据PA0-PA3，并将奇偶校验数据PA0-PA3和数据IO0-IO7写到存储单元。
图7B是示出读路径的示图。在这里，从右到左进行读操作。简而言之，输入和输出读出放大器IOSA基于存储在存储单元中的全局数据GIO0-GIO7和奇偶校验数据PA0-PA3来生成伴随数据S0-S3，且错误纠正器通过纠正错误来将I/O数据IO0-IO7输出到DQ引脚。
图8A-8C是图5B所示的伴随解码器和错误纠正器的详细电路图。
图8A是示出伴随解码器的示图。如图所示，伴随解码器对伴随数据S0-S3和伴随数据的反相数据S0B-S3B的执行AND操作，并生成纠正的信号COR0-COR7。
图8B示出包括第一到第八错误纠正单元CORRECTOR0-CORRECTOR7的错误纠正器。第一到第八错误纠正单元CORRECTOR0-CORRECTOR7通过基于在伴随解码器生成的纠正的信号COR0-COR7对全局数据GIO0-GIO7进行纠正来输出I/O数据IO0-IO7。
图8C是详细示出第一错误纠正单元CORRECTOR0的示图。该错误纠正单元CORRECTOR0通过根据纠正的信号COR0的逻辑水平对第一全局数据GIO0进行反相或不进行反相来输出第一I/O数据IO0。众所周知，在二进制数据的情况下可仅通过反相数据来纠正数据的错误。
尽管已关于具体实施例说明了本发明，然而对本领域技术人员来说显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可进行各种变换、变化和修改。

Claims (6)

1.一种半导体存储装置，包括：
多个存储单元，用于存储被配置成从所述半导体存储装置读取和向该半导体存储装置写入的多个数据以及被配置成纠正所述数据的错误的多个奇偶校验数据；以及
多个读出放大器和驱动器，用于输入和输出所述存储单元的数据，
其中所述数据和所述奇偶校验数据形成用于进行错误纠正的多个错误纠正码(ECC)组，且至少一个所述ECC组包括分配在分散的、不相邻的存储单元中的数据。
2.根据权利要求1所述的半导体存储装置，其中同一ECC组中的所述多个奇偶校验数据存储在分散的、不相邻的存储单元中。
3.根据权利要求1所述的半导体存储装置，其中每一个分散的存储单元属于彼此不相邻地分配的位线。
4.根据权利要求1所述的半导体存储装置，其中所述分散的存储单元属于彼此不同的子字线驱动器块。
5.根据权利要求1所述的半导体存储装置，其中所述分散的存储单元属于彼此不同的字线。
6.根据权利要求1所述的半导体存储装置，其中所述ECC组包括8位全局数据和4位奇偶校验数据。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100098969A (ko) 2009-03-02 2010-09-10 삼성전자주식회사 에러 정정 코드들의 신뢰성을 향상시킬 수 반도체 장치, 이를 포함하는 반도체 시스템, 및 에러 정정 코드 처리 방법
JP5663843B2 (ja) * 2009-04-01 2015-02-04 セイコーエプソン株式会社 記憶装置、基板、液体容器、不揮発性のデータ記憶部の制御方法、ホスト回路と着脱可能な記憶装置を含むシステム
CN101856912B (zh) * 2009-04-01 2013-05-22 精工爱普生株式会社 存储装置和包括能够与主机电路电连接的存储装置的系统
US8560879B1 (en) * 2009-04-22 2013-10-15 Netapp Inc. Data recovery for failed memory device of memory device array
US20110088008A1 (en) * 2009-10-14 2011-04-14 International Business Machines Corporation Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor
KR101623119B1 (ko) * 2010-02-01 2016-05-20 삼성전자주식회사 솔리드 스테이트 드라이브의 에러 제어 방법
KR101598382B1 (ko) 2010-03-02 2016-03-02 삼성전자주식회사 상태 기반 불휘발성 메모리 장치 및 그것의 에러 정정 방법
TWI447739B (zh) * 2010-03-22 2014-08-01 Phison Electronics Corp 錯誤校正方法、記憶體控制器與儲存系統
CN102208212B (zh) * 2010-03-30 2014-10-22 群联电子股份有限公司 错误校正方法、存储器控制器与存储器储存系统
KR101886670B1 (ko) * 2011-12-09 2018-08-10 에스케이하이닉스 주식회사 퓨즈회로
TWI560718B (en) * 2015-03-27 2016-12-01 Silicon Motion Inc Data storage device and encoding method thereof
KR20180020706A (ko) * 2016-08-19 2018-02-28 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
CN107203436B (zh) * 2017-05-25 2021-04-06 郑州云海信息技术有限公司 一种Nand Flash数据校验的方法与装置
US11605441B1 (en) 2021-08-30 2023-03-14 Samsung Electronics Co., Ltd. Memory systems having memory devices therein with enhanced error correction capability and methods of operating same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266748B1 (ko) * 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치 및 그 장치의 에러 정정 방법
US6370668B1 (en) * 1999-07-23 2002-04-09 Rambus Inc High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes
US6754858B2 (en) * 2001-03-29 2004-06-22 International Business Machines Corporation SDRAM address error detection method and apparatus
US6826113B2 (en) * 2003-03-27 2004-11-30 International Business Machines Corporation Synchronous dynamic random access memory device having memory command cancel function
US7546517B2 (en) * 2004-08-03 2009-06-09 President And Fellows Of Harvard College Error-correcting circuit for high density memory
US7042765B2 (en) * 2004-08-06 2006-05-09 Freescale Semiconductor, Inc. Memory bit line segment isolation
US7257762B2 (en) * 2004-10-07 2007-08-14 Lsi Corporation Memory interface with write buffer and encoder
US7359280B2 (en) * 2005-01-24 2008-04-15 Samsung Electronics Co., Ltd. Layout structure for sub word line drivers and method thereof

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TW200839778A (en) 2008-10-01
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