JPH06504865A - 集積メモリ、その管理方法及び該方法から得られる情報システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積メモリ、その管理方法及び該方法から得られる情報システム 本発明は、欠陥を含み得る集積電子メモリ（ｍ６ｍｏｉｒｅ　ＭｌｅｃＬｒｏｎ ｉｑｕｅ　ｉｎＬ６ｇｒ６ｅ）の管理方法、該方法の実施の結果得られるメモリ 、並びに該方法を実施するシステムに関する１本発明はより１キ定的には、情報 システムと該システムグ）キヤ・ｌシュメモリとに関する。

情報システムは、入出力装置を介して１つ又は複数の周辺サブシステムと通信し 得る中央サブシステムからなる。

大規模システムの中央サブシステムは通常、バスを介して内部メモリと入出力装 置とに接続される複数のプロセッサを３む。

各１０セ、ツサは、内部メモリに記憶されているプログラムの命令を実行する機 能を果たす、前記命令及びその実行に必要なデータには、内部メモリのアドレス 指定手段を用いて１０セ・ソサによりアクセスし得る。しかしながら、内部メモ リのアクセス時間は比較的長いため、プロセッサは通常キャッシュメモリを備え ている。キャッシュメモリは、遥かに高速であるが容量が限定されており、内部 メモリの内容の抽出を幾つか記憶するにすぎない、キャッシュメモリは、データ メモリと該データのアドレスのディレクトリとで構成される。データメモリは通 常、静的読み書きメモリ（ＳＲＡＭ　）からなり、レベル連想メモリ（ｍ合ｍｏ ｉｒｅ　ａｓｓｏｃｉａｔｉｖｅ　色ｎ１ｖｅａｕｘ）を構成する。キャッシュ メモリは同一の所定サイズを有する複数のブロックに分割され、各ブロックは内 部メモリとの間の一定量の交換に対応する。これらのブロックはｎ個のレベルを 有するＮ個のカラムの形態に組織される。Ｎ個の連続的ブロックはキャッシュメ モリの１ページを構成するため、キャッシュメモリは合計ｎ個のページを含む、 従って、１つのページの１つのブロックのアドレスは１つのカラムに対応する。

しかしながら、所与のアドレスのブロックは、対応カラムの任意のレベルに位置 し得る。ブロックのレベルは、対応カラムの諸ページの諸アドレスとの比較を行 うことによって決定される。ブロックの探索時間を短縮するために、各カラムの レベル数は少なくし、通常は２つ又は４つとする。

プロセッサは種々の処理回路からなる０例えば、本出願人の特許出願ＥＰ−Ａ− ０４３４４８３号明細書には、マイクロプログラム化プロセッサに適合した処理 回路が記述されている。この先行特許明細書では、プロセッサが自己のキャッシ ュメモリを介して、内部メモリとの通信を可能にするバスに接続されている。各 プロセッサ及びそのキャッシュメモリは、複数の集積回路パッケージを接続する 同一のプリント回路板上に一緒に載置される。

回路の集積能は増加の一途をたどっており、そのため現在では、各プロセッサを １つのチップに集積し、これに、専用キャッシュメモリ（ａｎｔ６ｍＩ！ｍｏｉ ｒｅ　ｐｒｉｖ６ｅ）と称するキャッシュメモリ部分を組合わせることができる 。専用キャッシュメモリは、共有キャッシュメモリ（ａｎｔ’ｍ！曽ｏｉｒｅ　 ｐａｒｔａｇｅｅ）と称しバスに接続されているキャッシュメモリ外側部分に接 続される。専用キャッシュメモリも、データメモリとアドレスディレクトリとか らなる。

本発明は、メモリのコンポーネント及び／又は回路の欠陥によって生じる問題に 関する。前記問題を解決するためには、予備のコンポーネント及び回路を付加し 、メモリの回路を再構成することが知られている。この再構成は、欠陥部分を切 断し、予備の回路及びコンポーネントを用いて前記欠陥部分を補足することから なる。別の解決方法では、メモリブロックのような重複（冗長）機能部分を加え て、対応する欠陥部分の代わりに使用する。重複部分の割り当てのために、メモ リのディレクトリにはデコーダを付加する。前述の２つの解決方法は、コンポー ネント及び回路を付加するため、メモリの有用表面積が削減されるという欠点を 有する。設計者は、集積回路の性能を高めるために、常に有効表面積の最大利用 を自損しており、メモリ内の欠陥の補償に備えて前記表面積の一部分を使用する ことを嫌う。前述の引用例のように、同一の集積回路内の処理回路に接続された メモリの場合は特にそうである、前記引用例ではキャッシュメモリが表面積の約 ２／３を覆い、しかもプロセッサに必要な場所を残さなければならない０回路の 再構成は更に、コスト及び時間のかかる高度の技術、例えば特にレーザによる接 続及び切断技術を必要とするか、又はメモリの特定部分の接続及び切断のために メモリ内に切替えエレメントを付加しなければならないという欠点も有する。重 複も、起動された予備エレメントにおけるアドレス指定の変更のためにディレク トリのデコーダが複雑化されるという別の欠点を構成する。

本発明は前述の欠点を解消し、欠陥を有するメモリを、補足的コンポーネント及 び／又は回路を使用せずに且つディレクトリを複雑化せずに使用できるようにす る。

ｎ個のレベルを有するＮ個のカラムの形態に組織された複数のブロックを有する メモリを管理するための本発明の方法は、機能欠陥のために使用不可能なブロッ クをマーク（Ｆ）に結びつけることによって、前記使用不可能なブロックへのア クセスを禁止することからなる。

本発明の方法の実施の結果得られる集積メモリは、該メモリのブロックの一部が 使用されないことを特徴とする。

本発明はより特定的には、内部メモリと通信しデータメモリとアドレスレジスタ とを含むキャシュメモリを備えたプロセッサを少なくとも１つ有する情報システ ムであって、前記データメモリが前述したようなメモリであることを特徴とする 情報システムに関する。

本発明の特徴及び利点は、添付図面に基づく以下の非限定的実施例の説明によっ て明らかにされよう。

添付図面中、第１図は本発明の情報システムの概要を示すブロック図である。該 情報システムは複数のプロセッサを含み、各プロセッサは、本発明の方法によっ て管理される本発明の専用キャシュメモリを含んでいる。

第２図は第１図の情報システムのプロセッサを簡単に示すブロック図である。

第３図は第２図のプロセッサの専用キャシュメモリのデータメモリの構成を簡単 に示すブロック図である。

第４図は第２図のプロセッサの専用キャシュメモリのアドレスレジスタの構成を 簡単に示すブロック図である。

第５図は第３図及び第４図に示したキャシュメモリで使用されるアドレスの構造 と、これらアドレス間の関係とを示す説明図である。

第６図はデータメモリのブロックをマーキングするための本発明の方法の実施例 を示す説明図である。

第７図は本発明の方法のマーキングを行うのに使用されるオートセット方法を実 施するための、データメモリと、専用キャッシュメモリのレジスタと、プロセッ サの装置ＥＡＤ及びＢＤＰとの間の関係を簡単に示すブロック図である。

第８図、第９Ａ図及び第９Ｂ図は、第７図の説明で触れたオートセット方法を実 施するための装置ＥＡＤ及びＢＤＰの実行流れ図をそれぞれ示す説明である。

第１図は、複数の周辺サブシステムＩＯ３Ｓｉに接続された本発明の中央サブシ ステムＣ８Ｓを含む情報システム５ＹＳＴの概要をブロック図で示している。中 央サブシステムＣ８Ｓは、１６個ノフロセッサＣＰＵ　（ＣＰＵＯ，ＣＰＵｌ１ ．０．）とそれぞれの周辺サブシスチムニ０８ｓｉに接続されている人出方装置 ｌ０Ｕｉとの間で通信を行うためにシステムバスＳＢに接続されている内部メモ リＭＵを含んでいる。バスＳＢは、データバス５Ｂ−ＤＡＴと、アドレスバス５ Ｂ−ＡＤと、制御バス５Ｂ−ＣＴＬとで構成されている。１６のプロセッサＣＰ Ｕは４つのボードＣＰ　Ｂ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｏｒ　Ｂｏａｒ ｄ）　ＣＰ　Ｂ　Ｏ〜ＣＰ　Ｂ　３上に４つずつ分配されている。各ボードＣＰ Ｂ上では、特にボードＣＰＢＯ上に示されているように、４つのプロセッサｃｐ ｕｏ〜ＣＰＵ３の各々が、専用キャシュメモリＰＣと基本処理装置ＢＰＵとを含 む集積回路ＶＬＳ　Ｉ　（Ｖｅｒｙ　Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａ ｔｉｏｎ）で構成されている。各ボードＣＰＢは、プロセッサＣＰＵの４つの専 用キャシュメモリＰＣに接続されたプロセッサバスＡＣＢにシステムバスＳＢを 接続する共有キャシュメモリＳＨＣをも担持している。

プロセッサバスＡＣＢは、データバスＡＣＢ−ＤＡＴと多重化アドレス及び制御 バスＡＣＢ−ＡＣとを含んでいる。

共有キャシュメモリＳＨＣは、データメモリＳＨＤとアドレスレジスタＳＨＡと からなる。データメモリＳＨＤは、システムバスＳＢのデータバス５Ｂ−ＤＡＴ に接続されていると共に、データバスＡＣＢ−ＤＡＴを介して４つの専用キャシ ュメモリＰＣに接続されている。レジスタＳＨＡは、システムバスＳＨのアドレ スバス５Ｂ−ＡＤと制御バス５Ｂ−ＣＴＬとをプロセッサバスＡＣＢの多重化ア ドレス及び制御バスＡＣＢ−ＡＣに接続している。レジスタＳＨＡは、アドレス ラインＡＤＨと内部制御ラインＣＤＲとを介してデータメモリＳＨＤを制御する 。

第２図は、中央サブシステムｃｓｓのボードＣＰＢの１６のプロセッサＣＰＵの うち１つのプロセッサの構造をブロック図で示している。専用キャシュメモリＰ Ｃは通常のように、データメモリＤＡＴと、メモリＤＡＴ内のデータのアドレス のディレクトリＤＩＲとで構成されている。メモリＤＡＴは通常、ｎ個のレベル を有するＮ個のカラムの形態に構成された複数のブロックからなる連想メモリ（ ｍ６ｍｏｉｒｅ　ａｓｓｏｃｉａｔｉｖｅ）である。レベルの数ｎは、カラムの 数Ｎとブロックの大きさとの積に対するメモリＤＡＴの総容量の比によって決定 される。メモリＤＡＴはデータバスＡＣＢ−ＤＡＴを介してプロセッサバスＡＣ Ｂとの間でデータを交換する。ディレクトリＤＩＲは、多重化アドレス及び制御 バスＡＣＢ−ＡＣを介して、ボード上の他の３つのプロセッサ及び共有キャッシ ュメモリＳＨＣのアドレスレジスタＳＨＡと通信する。また、ディレクトリＤＩ Ｒは、共有キャッシュメモリＳＨＣの場合と同様に、アドレスラインＡＤＲ及び 内部制御ラインＣＤＲを介してメモリＤＡＴを制御する。

図示の各プロセッサの基本処理装置ＢＰＵは、プロセッサの３つの実行装置、即 ち仮想アドレスを実際のアドレスに翻訳し専用キャッシュメモリＰＣのアドレス 指定を行う装置Ｅ　Ａ　Ｄ　（Ｅｆｆｅｃｔｉｖｅ　Ａｄｄｒｅｓｓ　Ｄｅｖｅ ｌｏｐｍｅｎｔ）と、二進及び十進演算装置Ｂ　Ｄ　Ｐ　（Ｂｉｎａｒｙ−Ｄｅ ｃｉｍａｌ　Ｐｒｏｃｅｓｓｏｒ）と、浮動小数点演算袋Ｎ　Ｆ　Ｐ　Ｐ　（Ｆ ｌｏａｔｉｎｇ　Ｐｏ１ｎｔ　Ｐｒｏｃｅｓｓｏｒ）とを含んでいる。これら３ つの装置は内部バスＣＢを介して相互に且つメモリＤＡＴに接続されている。内 部バスＣＢは、メモリによって送出された命令を転送するためのバスｌＮ５Ｔと 、メモリＤＡＴによって送出されたオペランドを転送するためのバスＯＰと、３ つの装置ＥＡＤ、ＢＤＰ及びＦＰＰのうち１つの装置がらメモリＤＡＴに結果を 書き込むか又は前記３つの装置の間で結果を交換するための４バイトバスＲＥＳ とを含む、特に、装置ＥＡＤは、主に専用キャッシュメモリＰＣからの命令及び オペランドを得るためにアドレス指定動作に特異的に割り当てられる。

該装置は、アドレスラインＬ−ＡＤを介してレジスタＤＩＲに送るべき実際のア ドレスＡＤを演算するための記述子抽出衣Ｔ　Ｅ　Ｄ　（ｔａｂｌｅ　ｄｅｓ　 ｅｘｒａｉｔｓ　ｄｅ　ｄｅｓｅｒｉｐｔｅｕｒｓ）を含んでいる。該装置はま た、アドレス指定制御信号ＣＤ−ＡＤをレジスタＤＩＲとの間で交換する。レジ スタＤＩＲは信号ＣＤ−ＡＤに応答して、ラインＡＤＲ及びＣＤＲを介してメモ リＤＡＴを制御する。その結果メモリＤＡＴは、内部バスＣＢを介して、装置Ｅ ＡＤ、ＢＤＰ及びＰＰＰとの間で命令、オペランド及び結果を交換できるように なる。

前記３つの装置は各プロセッサＣＰＵ内で自己のマイクロプログラムを独立して 実行できるため、これらの装置によって実行される動作の同期及び統一（ｃｏｈ Ｉ！ｒｅｎｃｅ　）のために、制御ラインＣＤ−ＣＢを介して相互に且つレジス タＤＩＲに接続されている。この実施例は、本発明の実施に適したプロセッサの 好ましい実施例を示す非限定的なものにすぎない、簡明化のため、第１図及び第 ２図にはクロック回路及び保守装置を示さなかった。類似の構造の中央情報サブ システムのマイクロプログラム化機能の具体例は前出の特許出願ＥＰ−Ａ−０４ ３４４８３号明細書に記述されている。

ここで、第３図〜第６図を参照しながら、キャッシュメモリｐｃの管理方法の非 限定的実施例を説明する。第３図は、総容量２目バイト、即ち６４ｋｏのメモリ ＤＡＴの構成を示している。該メモリは、１６個のレベルＬＶＯ〜ＬＶ１５を有 する６４個のカラムの形態に構成されている。

従って、各レベルは６４個のブロックＢＬＯ〜ＢＬ６３を含む、各ブロックは２ ６バイト、即ち６４バイトの大きさを有し、各カラムは１６個のレベルで対応す る１６個のブロックからなる０例えば、カラム１２は１６個のレベルＬＶＯ〜Ｌ Ｖ１５を有する１６個のブロックＢＬ１２からなる。６４個のブロックの各々は １６バイトのサブブロックＳＢＬを４つ含み、従って１６個のレベルＬＶＯ〜Ｌ ＶＩ５の各々で２５６個のサブブロック５ＢＬＯ〜２５５を規定する。メモリＤ ＡＴは、アドレスラインＡＤＲを介して、レジスタＤＩＦｔからサブブロックの アドレスを受け取る。

第５図は前記アドレスＤ　ＣＡ　（Ｄａｔａ　Ｃａｃｈｅ　ｍｅｍｏｒｙ　Ａｄ ｄｒｅｓＳ）の具体例を示している。符号化されていないアドレスＤＣＡの最初 の１６のビットＨＩＴＯ：１５は後で説明するが、メモリＤＡＴの１６個のレベ ルＬＶＯ〜ＬＶ１５を決定する。これら１６のビットは、サブブロックＳＢＬの アドレスを表す８つのビット５ＢＡ１６：２３と、サブブロック内でのアドレス 指定に使用される４つのビットｌ５ＢＡ２４　：　２７とに付加されている。８ つのビットＳＢＡはメモリＤＡＴ内でデコーダＤＥＣによりデコードされる。

従って、各アドレスＤＣＡは、バスＣＢを介して処理装置ＢＰＵにデータを供給 することになるサブブロックへのアクセスのためにメモリＤＡＴが必要とする情 報を記憶している。メモリＤＡＴでは、バスＣＢとの間のインタフェース回路と して機能するデータバスＤＴＰにそれぞれ接続されている書込みレジスタＷＬ及 び読み取りレジスタＲＬと協働する１３６ビツト（１つのサブブロックの大きさ を表す１６バイト＋１つのパリティバイト）データラインにデータが供給される 。

第４図はレジスタＤＩＲの構成及び機能をブロック図で示している０図示のレジ スタＤＩＲは、メモリＤＡＴのブロックのアドレスＤＥを記憶するための読出し 書込みメモリである。従ってＤＩＲのメモリも、１６個のレベルＬＶ０〜ＬＶ１ ５を有する６４個のカラムＣ０ＬＯ〜６３の形態に組織されておりメモリＤＡＴ のブロックＢＬのそれぞれのアドレスＤＥを記憶する複数のブロックからなる。

レジスタＤＩＲに記憶されるアドレスＤＥは、該レジスタが装置ＥＡＤから受け 取るアドレスＡＤに由来する。

第５図は、ブロックのアドレス指定のために装置ＥＡＤによってレジスタＤＩＲ に供給されるアドレスＡＤの具体例を示している。アドレスＡＤは、重みの大き いビットからなる上位アドレスＡＨと、重みの小さいビットからなる低位アドレ スＡＬとを含む。上位アドレスＡＨは、記述子抽出衣ＴＥＤでの処理後に装置Ｅ ＡＤによって供給された２４個のビット００　：　２３で構成されている。上位 アドレスＡＨは、対応ブロックが存在するページを決定する１図示のアドレスＡ Ｄは、各論理メモリページが２■２バイト、即ち４ｋｏの大きさを有することを 前提とする。装置ＥＡＤは、変換を行わずに、従って高速で、低位アドレスＡＬ の１２のビット２４：３５を供給する。これらのビットは論理メモリベージの大 きさの２１２バイトの累乗に対応する。

低位アドレスＡＬは、対応ページ内の対応ブロックのアドレス指定に使用される ６ビツト２４　：　２９の上位アドレスＡ’ＬＨと、ブロック内でのアドレス指 定に使用される６ビツト３０　：　３５の低位アドレスＡＬＬとに分割されてい る。

第５図は、アドレスＡＤに基づくメモリＤＡＴのサブブロックのアドレスＤＣＡ の形成を示している。前述のように、レジスタＤＩＲのメモリは６４バイトのブ ロックで構成されており、メモリＤＡＴでは各ブロックＢＬが４つの１６バイト サブブロツクＳＢＬに分割される。従って、メモリＤＡＴ内のサブブロックＳＢ Ｌのアドレス指定の場合には、低位アドレスＡＬの１２のビットが、サブブロッ クのアドレスＳＢＡを構成する重みの大きい８つのビットと、サブブロック内部 のアドレスｌ５ＢＡを構成する重みの小さい４つのビットとに配分される。

第５図は、レジスタＤＩＲが、装置ＥＡＤによって供給されたアドレスＡＤを受 け取った後に記憶するアドレスＤＥ　（Ｄｉｒｅｃｔｏｒｙ　Ｅｎｔｒｙ　）の 具体例も示している。該入力アドレスＤＥは、アドレスＡＤの上位アドレスＡＨ の２４個のビット００　：　２３からなるアドレスフィールドと、該アドレスフ ィールドのビット００：１１のパリティＰＯのビット２４と、前記アドレスフィ ールドの残りのビット１２：１２のパリティＰ１のビット２５と、ブロックの状 態ＳＴを表す２つのビット２６．２７と、状態パリティＰＳのビット２８とで構 成されている。通常のように、状態ＳＴは、第６図に示した方法で３つの状態を 決定する２つのとットＶ　（Ｖａｌｉｄｅ）及びＭ　（Ｎｏｄｉｆｉ６）によっ て決定される。前記３つの状態とは、専用キャッシュメモリＰＣが共有キャッシ ュメモリＳＨＣ内に存在するブロックの同一コピーを有する（前記同一コピーは プロセッサＣＰＵの別の専用キャッシュメモリ内にも存在し得る）場合のコピー 有効状ｆｉｌｏ、専用キャッシュメモリＰＣだけが該専用メモリによって修正さ れたブロックのコピーを有すべき場合のコピー有効修正状Ｒ１１（別の専用キャ ッシュメモリＰＣ内、共有キャッシュメモリＳＨＣ内、又は内部メモリＭＵ内に 存在するコピーは更新されていない）、並びに専用キャッシュメモリＰＣがブロ ックのコピーを有していたがそれを喪失してしまった場合、例えば、そうこうし ているうちに別のプロセッサＣＰＵが前記ブロックに書込みをしてしまった場合 のコピー無効状ｇ００である。状態パリティビットＰＳは、ビットＶと、ビット Ｍと、低位アドレスＡＬの上位部分ＡＬＨとの排他的論理和の結果である。従っ て入力アドレスＤＥは、装置ＥＡＤから受け取られる低位アドレスＡＬを含んで いない、実際の操作では、レジスタＤＩＲは６４バイトのブロックを管理し、従 って低位アドレスＡＬの低位部分ＡＬＬをメモリＤＡＴに直接転送することがで きる。上位部分ＡＬＨはレジスタＤＩＲのカラムのアドレス指定に直接使用され る。

第４図はレジスタＤＩＲの機能原理を示している。装置ＥＡＤから受け取られた アドレスＡＤの低位アドレスＡＬの６つのビットＡＬＨは、デコーダＤＥＣＯに よって、所期のアドレスＤＥが存在する６４個のカラムＣ０ＬＯ〜６３のうちの １つのカラムを指定する６４個のビットにデコードされる。前記所期のアドレス は、デコーダＤＥＣによって指定されたカラム、該実施例ではカラムＣ０Ｌ２０ の１６個のレベルＬＶＯ〜ＬＶ１５に記憶されている１６個のアドレスの中から 探索される。前記アドレスの探索は、１６個の比較器ＣＯＭＰで、カラムＣ０Ｌ ２０の１６個のアドレスＤＥのそれぞれのアドレスフィールド００　：　２３を アドレスＡＤの上位アドレスＡＨと比較することによって実行される。従って、 １６個のヒツトＨＩＴＯ：１５が、メモリＤＡＴ内で対応ブロックが存在するレ ベルを決定する。第４図では非限定的な例として、前記アドレスがレベルＬＶ１ ５に存在すると想定する。１６個のヒツトＨＩＴＯ：１５は、レジスタＤＩＲに よってメモリＤＡＴに送られたアドレスＤＣＡ　（第５図）の最初の１６個のビ ットを構成する。該ビットＨＩＴＯ−１５は４ビット信号に符号化し得、その場 合はメモリＤＡＴでデコードされる。しかしながら、符号化及びデコードに必要 な時間に起因して、メモリＤＡＴによる前記ビットの使用が遅れる。装置ＥＡＤ により要求されたブロックのレベル（該実施例ではレベルＬＶ１５）をメモリＤ ＡＴ内で決定するビットＨＩＴＯ：１５をレジスタＤＩＲによって送出する動作 は、比較器ＣＯＭＰＡでブロックＢＬの状態ＳＴが確認された後で実行される。

第６図を参照しながら説明したように、状態ＳＴはブロックＢＬのアドレスＤＥ の２つのビットＶ及びＭによって決定される。プロセッサＣＰＵがメモリＤＡＴ のブロックＢＬ内で読取りを行いたい時は、前記ブロックが有効状ａ（Ｖ＝１） を有していさえすればよい、従って比較器ＣＯＭＰＡは、ＤＩＲによって探索さ れたアドレス指定内のビットＶの値を確認する。■＝１であれば、レジスタＤＩ Ｒは対応するブロックでの読取りを行うためのアドレスＤＣＡをメモリＤＡＴに 送る。■＝０であるか、又は比較器ＣＯＭＰＡによって行われる１６の比較のい ずれもがブロックを指定しなければ、レジスタＤＩＲはバスＡＣＢ−ＡＣ（第２ 図）を介して共有キャッシュメモリＳＨＣに所期のブロックＢＬを要求する。次 いでレジスタＤＩＲは、共有キャッシュメモリＳ　ＨＣから受け取るであろうブ ロックＢＬを記憶するためのレベルをメモリＤＡＴ内で探す、後述のように、前 記レベルはブロック取替えアルゴリズムを用いてオペレータにより選択される。

取替えるべきブロックＢＬの状態がＶ＝１Ｍ＝１であれば、専用キャッシュメモ リＰＣのみが前記ブロックの更新コピーを有することになる。従って、前記ブロ ックのデータを共有キャッシュメモリＳＨＣに送らなければならない。この動作 は「スワップ（ｓｗａｐ）　Ｊとして知られている。新しいブロックＢＬのデー タはバスＡＣＢ−ＤＡＴから受け取られる。次いでレジスタＤＩＲは、メモリＤ ＡＴが前記ブロックを記憶し、該ブロック内でプロセッサＣＰＵに送るべきデー タを読取るように、アドレスＤＣＡをメモリＤＡＴに送る。逆に、プロセッサＣ ＰＵがメモリＤＡＴのブロックＢＬに書込みをしたい場合には、前記ブロックの 有効且つ一意のコピーを有していなければならない。従って比較器ＣＯＭＰＡは 、ブロックが有効であるか否かを知るために、ビットＶの状態を確認し、次いで ビットＭの状態を確認する１Ｍ＝１であれば書込みが可能であり、レジスタＤＩ ＲはアドレスＤＣＡをメモリＤＡＴに送る１Ｍ＝０であれば、レジスタＤＩＲは 他のプロセッサがメモリＤＡＴ内のコピーを修正してないかどうかを確かめなけ ればならない、修正していなければ書込みが可能であり、修正していれば、レジ スタＤＩＲはブロックへの書込みの前にブロックを更新すべく作動する。　第３ 図のメモリＤＡＴに示すように、特にレベルＬＶＯのブロックＢＬ１８及びレベ ルＬＶ１５のブロックＢＬ４０は、これらのブロックを使用不能にする製造欠陥 を有すると想定した。単一のサブブロック内に欠陥が１つでもあれば、ブロック は使用不能と宣言される。

本発明は、欠陥のあるメモリＤＡＴを、欠陥部分の交換又は修理を行わずに使用 することからなる１本発明の第１の特徴として、あるブロックに割り当てられた 場所における欠陥の存在は、該ブロックが使用不能であることを意味するマーク Ｆによってアドレス中に示される。第５図に示すアドレスＤＥでは、マークＦが 、第６図に示したように、ブロックの状態ＳＴを決定するビット■及びＭの使用 不能を表す組合わせ０１からなる。この場合は、ブロックが使用不能な時にだけ マークＦが提示される。ブロックが機能的に使用可能であれば、とット■及びＭ はブロックの３つの状態ＳＴのうちの１つを示すのに使用される。

メモリＤＡＴの性能が使用不能ブロックの数に依存することは明白である。本発 明の別の特徴は、使用不能ブロックの数を所定の割合に制限することにある。前 記割合をメモリＤＡＴのブロックの総数に関連させてもよい、該実施例では、使 用不能ブロックの数の限界値を１０と選択した。

これは、メモリＤＡＴの非使用ブロックの約１％に相当する。しかしながら、こ れら１０個のブロックが同一カラム内にあると、該カラム内の使用可能なレベル が６つとなるため、メモリの性能が大幅に制限される。従って、各カラム内の使 用不能ブロックの最大数に関しても限界値を決定することが望ましい。該限界値 は勿論、各カラムに与えられたレベルの数に依存する。メモリＤＡＴが従来のよ うに例えば２つのレベルだけで組織されている場合には、カラム内に使用不能ブ ロックが１つ存在すると使用可能なレベルが１つしか残らないため、キャッシュ メモリの性能が著しく低下する。レベルを４つ有する従来の構成では選択範囲は 広がるが、その場合でも、例えば２つのブロックにまたがる技術的欠陥を考慮し て、１つのカラム内の使用不能ブロックの数は少なくとも２つが望ましい、この ようにすれば、使用不能な集積回路の数及び該損失の影響が著しく減少する。こ の場合、レベル数４の構成では使用可能なレベルが２つしか残らない。本明細書 に記載のレベル数１６の構成では、実行すべき比較の数と、所望の性能と、損失 のコストの低下との間のバランスが調和よく得られる。

いずれのキャッシュメモリでも、ブロックの取替えは、種々のタイプの良く知ら れている使用可能なアルゴリズムの中から選択したアルゴリズムによって実行さ れる。該実施例で使用されるアルゴリズムは、Ｌ　ＲＵ　（Ｌａ５ｔ　Ｒｅｃｅ ｎｔｌｙ　ＩＪｓｅｄ）という名称で知られている。該アルゴリズムは、取替え るべきブロックとして、ＤＡＴ内で最も古いレファレンスを有するブロックを指 定する。該実施例では既述のように、プロセッサがブロックに関する要求を行う 場合、プロセッサは対応ブロックのアドレスをもってレジスタＤＩＲにアクセス する。その結果レジスタＤＩＲは、前記ブロックが存在するか否かを見るために カラムの１６個のレジスタで比較を行う（第４図）、前記ブロックが存在してい れば問題は起こらない。前記ブロックが存在していない場合は、レジスタＤＩＲ は共有キャッシュメモリＳＣ内で前記ブロックを探さなければならず、共有キャ ッシュメモリ内に前記ブロックがなければ、内部メモリＭＵ内で前記ブロックを 探すことになる。その間に、アルゴリズムＬＲＵは幾つかの可能なレベルの中か ら１つのレベルを選択する。従来の連想メモリでは、前記可能なレベルの数が、 メモリの構成のために選択したレベルの数ｎに対応する。しかしながら、本発明 の方法で管理されるキャッシュメモリでは、アルゴリズムが使用不能レベルを選 択するようなことがあってはならない。好ましい方法の１つでは、レジスタＤＩ Ｒがカラムの１６個のレベルのマスクをアルゴリズムに送る。該マスクは、カラ ムに記憶されている１６個のアドレスＤＥのビットＶ及びＭのコピーを含む、該 マスクに１つ又は２つの使用不能ブロックのマークＦが含まれていれば、アルゴ リズムはそれを考慮して、送られてくるブロックに割り当てるべきレベルを選択 する。

該実施例では、マークＦがレジスタＤ［’ｔの読出し書込みメモリに記憶されて いるアドレスＤＥの中に配置される。

そのため、中央サブシステムＣ８Ｓの機能が中断される毎に、マークＦがアドレ スＤＥと共に消去される。従って、中央サブシステムＣ８Ｓの初期化のたびに、 マークＦを配置しなければならない、マークは例えば、専用キャッシュメモリＰ Ｃ又は該専用キャッシュメモリを含む集積回路の内部又は外部の小形リードオン リメモリであって、例えば共有キャッシュメモリＳＨに接続されている前記小形 り−ドオンリメモリから抽出し得る。その場合は、アルゴリズムＬＲＵが前記小 形リードオンリメモリに質問するだけでよく、レジスタＤＩＲによって送られる マスクは必要としない。

本発明の好ましい実施例に関する以上の説明は、本発明が様々な変形及び適用例 を有することを当業者に示唆する。

例えば、本発明は明らかに、情報システムの１つ又は複数のプロセッサのあらゆ る種類のキャッシュメモリに適用できると共に、共有キャッシュメモリＳＨＣに も適用できる。

しかしながら、キャッシュメモリはレベル連想メモリであるため、本発明の方法 はあらゆるレベル連想メモリに同様に適用できる。より一般的に言えば、メモリ ＤＡＴ内でマトリクス格子状に配置されたブロックはメモリのセルでもあり得、 そのため当業者には明らかなように、本発明の管理方法は連想メモリにもアドレ ス指定可能メモリにも適用し得る。従って、前述の説明で使用したブロックはよ り一般的な意味を有し、アドレス指定可能メモリ又は連想メモリのセルであり得 る。その場合、レジスタＤＩＲは前記メモリの制御回路である。従って、一般的 には、メモリが本発明を使用する場合は、ブロック（又はセル）が使用されない ことがある。二次的なことであるが、メモリは、前記ブロックが使用されないこ とを表すマークＦを含み得る。

該実施例では、前記マークは前記ブロックのアドレスに含まれる。しかしながら 、既述のように、マークはメモリの外部、又はメモリを含む集積回路の外部のり 一ドオンリメモリに含ませることもできる。該リードオンリメモリは、装置ＥＡ Ｄによってアドレスが要求されるたびに読み取られ得、又はより有利には、該メ モリの内容が、レジスタＤＩＲのアドレス内に導入されるように、そしてキャッ シュメモリの場合にはブロックの取替えアルゴリズムに供給されるように、シス テム５ＹＳＴの初期化時に読み取られ得る。既述のように、該実施例で形成され るマークＦは、有利には、対応ブロックの状１１１ｉｓＴを表す２つのビット■ 及びＭの自由な組合わせを使用する。しかしながら、マークは明らかに各アドレ スＤＥ内の補足ビットＦの形態もとり得る。その場合は、ビットＦの２つの値に よって、ブロックが使用可能であるか又は使用不能であるかが示される。

比較器ＣＯＭＰＡはまずビットＦの値を確認し、次いでブロックの状ｓＳＴを探 索する。レジスタＤＩＲによってアルゴリズムＬＲＵに送られるマスクはビット Ｆしか含まない。また、該実施例で示した割合（ρｒｏｐｏｒｔｉｏｎ　）は変 えることができ、連想メモリの使用に応じて様々な形態をとり得る。前記割合は 、単にブロック全体又は各カラム内の所定数の使用不能ブロックに関連させるこ とができ、又は例えばメモリの機能及び／又は使用コンチクストに固有の別の基 準に関連させることができる。

非使用ブロックのマーキングは様々な方法で実行し得る。

本発明は、第６図に基づいて説明した形態でマークＦを非使用ブロックのアドレ スに書き込むための、メモリＤＡＴのオートテスト方法の好ましい実施例を提供 する。

既述のように、非限定的実施例として説明したシステム５ＹＳＴのプロセッサＣ ＰＵの基本処理装置ＢＰＵは、前記プロセッサの正常な機能を制御するために、 欧州特許出願ＥＰ−Ａ−０４３４０８３号明細書に従ってマイクロプログラム化 したものである。第７図、第８図及び第９図を参照しながら以下に説明するオー トテスト方法の実施例は、有利には、各プロセッサＣＰＵの基本装置ＢＰＵの正 常な機能を制御するマイクロプログラムに付加されたオートテストマイクロプロ グラムＳＴＭＰを使用する。該オートテスト方法の説明はまず第７図を参照しな がら行う、第７図は、メモリＤＡＴと、レジスタＤＩＲと、基本処理装置ＢＰＵ の装置ＥＡＤ及びＢＤＰのオートテストマイクロプログラムＳＴＭＰとによって 実行されるオートテスト操作をブロック図で示している。第７図にも、第２図を 参照しながら説明したプロセッサに関して示したエレメントが示されている。第 ７図では、メモリＤＡＴとレジスタＤＩＲとの間のアドレスラインＡＤＨ及び制 御ラインＣＤＲ１装置ＥＤＡとレジスタＤＩＲとの間のアドレスラインＬ−ＡＤ 及び制御ラインＣＤ−ＡＤ、装置ＥＤＡとＢＤＰとの間の制御ラインＣＤ−ＣＢ 、並びに内部バスＣＢ内にあって、装置ＥＤＡ又はＢＤＰからメモリＤＡＴに書 き込むべき結果を転送するのに使用されるバスＲＥＳと、該実施例の装置ＢＤＰ と、メモリＤＡＴのオペランドを読取って装置ＥＤＡ又はＢＤＰ方向に転送する ためのバスＯＰとが、符号を括弧でくくった状態で示されている。該オートテス ト方法に使用される信号は前記ライン並びにバスＲＥＳ及びＯＰのそばに示され ている。

該オートテスト方法は、メモリＤＡＴの総てのブロックＢＬＯ〜ＢＬ６３がパリ ティ欠陥又は所定データの書込み欠陥を有していないかどうかを確認する第１テ ストから始まる。実際の操作では、前記データが、有利には、各レベルＬＶＯ〜 ＬＶ１５の２つの隣接サブブロック５ＢＬＯ〜５ＢＬ２５５の間で交互になる（ ａｌｔｅｒｎａ）　２つの低位アドレスパターンＡＬに対応する０例えば、１つ のサブブロックが１６のバイトを有することがわかっているため、偶数アドレス ＡＬＯ１ＡＬ２、ＡＬ４１１０．には各バイト毎にデータＡＡを与え、奇数アド レスＡＬＬ、ＡｌＢ１２．。

にはデータ５５を与える。該第１テストは２つの段階を含む。

段階１は、第７図に実線で簡単に示した書込み段階である。装置ＥＤＡのオート テストマイクロプログラムＳＴＭＰは、書込みコマンドＩＯＥと、メモリＤＡＴ のブロックＢＬのアドレスＡＤの低位アドレスＡＬと上位アドレスＡＨとをレジ スタＤＩＲに順次供給する。装置ＢＤＰのオートテストマイクロプログラムＳＴ ＭＰは信号ＡＬＧＯによって装置ＥＤＡのマイクロプログラムと同期し、メモリ ＤＡＴにブロックのデータを供給する。これらの動作は、メモリＤＡＴの総ての ブロックにデータを書き込むためのループに従って繰り返される。

段Ｒｔ２は、第７図に点線で簡単に示した読取り及びテスト段階である。装置Ｅ ＤＡのオートテストマイクロプログラムＳＴＭＰは装置ＢＤＰから送出された信 号ＡＬＧＯによって同期され、メモリＤＡＴのブロックＢＬの総てのアドレスＡ Ｄと、それぞれのブロックのデータの読取りコマンドＩＯＲとをレジスタＤＩＲ に順次送る。メモリＤＡＴは各アドレスのデータを読取り、これらのデータをバ スＯＰを介して装置ＢＤＰに転送し、パリティを確認し、総てのパリティ欠陥Ｐ ＡＲＥＲを制御ラインＣＤＲによってレジスタＤＩＲに転送する。装置ＢＤＰは 読取られたデータを対応する書込まれたデータと比較し、結果ＷＫＲを装置ＥＤ Ａに送る。装置ＥＤＡはコマンドＤＡＯによって前記結果をレジスタＤＩＲに転 送する。これに応答してレジスタＤＩＲのハードウェア（ｍａｔ６ｒｉｅｌ　） は、データエラー又はパリティエラーが確認されたＤＡＴのブロックに関するマ ークＦを、第６図に基づいて説明したようにアドレスＤＥに書き込む、レジスタ ＤＩＲのハードウェアは２つのエラーカウンタ、即ちメモリＤＡＴの総ての使用 不能ブロックのカウンタＤＡＴＥＲと、各カラムの総ての使用不能ブロックのカ ウンタＣ０ＬＥＲとをも管理する。カウンタＣ０ＬＥＲはレジスタＤＩＲでカラ ムの変更毎にゼロにリセットされる。前記カウンタのうちの１つが前述の限界値 を超えれば、集積回路は機能不良とみなされ、廃棄される。

該オートテスト方法では次に、先行データの相補値を用いて実行される第２テス トが続く、該第２テストは、それぞれ段階１及び２と同じであり前記相補値に関 する２つの段階３及び４を含む、従って第２テストも、第１テストのデータの相 補値の交互パターン（ｍｏｔｉｆｓ　ａｌｔｅｒｎ６ｓ）を用いて簡単に且つ迅 速に実行されるという利点を有する。しかしながら、パリティは相補値データに 関しては同一であるため、前述の２つのテストはパリティを変化させない。

そこで該オートテスト方法は、パリティが状態変化して十分にテストされるよう にする第３テストを含む、該テストは２つの段階５及び６を含む、これらの段階 はそれぞれ段階１及び２と同じであるが、パリティを確実に変化させるデータに 関する０例えば、各サブブロックの最終バイトが他のバイトの値を相補する値を 有するようにすればよい。

最初の２つのテストで引用したデータを参照して説明すれば、先行バイトが値Ａ Ａを有する時は最終バイトに値５５を与え、先行バイトが値５５を有する時は最 終バイトに値ＡＡを与える。該テストも簡単且つ迅速に実行できる。

しかしながら、前記３つのテスト（段階１〜６）には依然として不都合がある。

これらのテストでは、２つのデータが隣接サブブロックの間で交互になる。従っ て、メモリＤＡＴのアドレスデコーダＤＥＣが機能不良であると、前記データの 一方が同一アドレスに２度書込まれる可能性がある６例えば、段階１で２つのデ ータのうちの一方（ＡＡ。

、５又は５５．、、）をアドレスＡＬＯ及びＡｌ１に書込みたい場合、デコーダ ＤＥＣが２つのアドレスＡＬＯ及びＡｌ１を混同すると、前記値がアドレスＡＬ Ｏに２度書込まれ得る。該テストは、結果ＨＩＴＯ−１５によって制御されるレ ベルのマルチプレクサが良好に機能しており２つのレベルを混同していないかど うかを確認できると有利である。このような場合には、２つのアドレスでの読取 りが同一のデータを与え、比較が良好と判断とされるが、現実にはデコーダがア ドレスＡＬ２にアクセスすることはできない、従って、交互の値のテストは前記 エラーを検出することができない、そこで該オートチトス方法は、各サブブロッ クに異なるデータを与えることからなる第４テストを含む、該実施例では、メモ リＤＡＴの４０９６個のサブブロックが異なるデータを受け取ることができ、そ れに伴って各サブブロックの最後の４つのバイトを表すレジスタの値がインクリ メントされる。該第４テストは、それぞれ段階１及び２に類似しているが、デコ ーダのあらゆる機能欠陥を検出するためにサブブロックで異なるデータを使用す る２つの段階７及び８を含む。

以上説明してきたオートチトス方法には更に別の問題がある。装置ＥＡＤは、メ モリＤＡＴのサブブロックＳＢＬについて要求を行う時は、サブブロックＳＢＬ を含むブロックＢＬのアドレスＡＤ＝ＡＨ＋ＡＬＨ＋ＡＬＬをレジスタＤＩＲに 供給する。即ち装置ＥＡＤは、該実施例では、レジスタＤＩＲに対して、メモリ ＤＡＴの所与のレベルに書込みを行うように命令することができない、サブブロ ックへの書込みは、当該ブロックを含むカラムを表すアドレスＡＬＨと、レベル ＨＩＴＯ〜１５の１６のビットを形成するための上位アドレスＡＨとに基づいて レジスタＤＩＲが形成するアドレスＤＣＡを必要とする。しかしながら、該オー トチトス方法の開始時には、正常な機能ではメモリＤＡＴのブロックの総てのア ドレスを記憶しているレジスタＤＩＲの読出し書込みメモリが不確定な内容を有 する。そのため、該オートチトス方法の書込み段階１が始まる時に装置ＥＡＤが 所与のアドレスＡＤをレジスタＤＩＲに与えると、レジスタＤＩＲでの比較によ るレベル）（ＩＴＯ〜１５のビットの決定が達成されない確率が高い。従って、 前記決定はアルゴリズムＬＲＵによって実行され、オートチトスがメモリＤＡＴ の総てのブロックについて確実に行われるようにするのに必要な制御は受けない ０本発明が提案する方法は、オートチトス方法の開始時に、メモリＤＡＴの１０ ２４個のブロックに対応する総ての上位アドレスＡＨをレジスタＤＩＲの読出し 書込みメモリに供給し、前記上位アドレスＡＨが装置ＥＡＤの要求アドレスに対 応するようにして、前記読出し書込みメモリを初期化することからなる。該実施 例のメモリＤＡＴにはブロックが１０２４個しかないため、前述の初期化を実行 するためには、第５図に示した上位アドレスＡＨの２４個のビットの一部分を使 用するだけでよい。例えば、各アドレスＡＨの重みの大きい１６個のビットＡＨ Ｏ：１５を使用すれば、装置ＥＡＤの最初の要求はＡＨＯ＋ＡＬであり、２番目 の要求はＡＨ１＋ＡＬ１．．．１６番目の要求はＡＨ１５＋ＡＬである。このよ うにして、装置ＥＡＤがアドレスＡＤを用いてクアセスする総てのブロックがキ ャッシュメモリに存在することになり、そのデータが信号ＨＩＴＯ：１５を送出 すべく比較され得る。実際には、該実施例の装置ＥＡＤで使用し得る４バイトレ ジスタＲＥＧがレジスタＤＩＲの初期化を行うのに使用された。別の方法は、レ ジスタＤＩＲのレベルに装置ＥＡＤが直接アクセスできるようにすることからな る。これは、装置ＥＡＤとレジスタＤＩＲとの間に１６ビツトバスか又はスキャ ンパス（ｃａｎａｌ　ｄ’　ｅｘｐｌｏｉｔａｔｉｏｎ）を使用することによっ て実行し得る。

ここで、本明細書の説明の一部分として、第８図、第９Ａ図及び第９Ｂ図を参照 しながら、本発明のオートチトス方法の好ましい実施例を説明する。第８図、第 ９Ａ図及び第９Ｂ図の流れ図は、それぞれのオートチトスマイクロプログラムＳ ＴＭＰを実行する装置ＥＡＤ及び装置ＢＤＰの機能をそれぞれ示している。これ ら２つの流れ図は、前述のオートチトス方法を構成する４つのテストの各々の書 込み段階及び読取り一比較段階の展開を示している。該オートチトスは、第９Ａ 図及び第９Ｂ図に示した流れ図の操作を１回しか実行しない装置ＢＤＰの制御下 で、装置ＥＡＤが第８図の流れ図の操作を４回実行した時に終了する。

第８図では、第１テストの段階１がレジスタＲＥＧの内容の初期化によって開始 される。前記内容は装置ＢＤＰによりバスＲＥＳを介して送出される。レジスタ ＤＩＲの１６個のレベルＬＶＯ〜ＬＶ１５を表す論理値Ｆについて、カウンタＣ ＮＴが初期化される。メモリＤＡＴのブロックＢＬＯのカラムのレベルＬＶＯへ の書込みを行うために、装置ＥＡＤは６４バイトの書込みコマンドＩＯＷをレジ スタＤＩＲに送る。装置ＥＡＤは装置ＢＤＰから同期信号ＡＬＧＯが送られてく るのを待ち、該信号を受け取ると、その値を確認する。値０は書込み段階を表し 、値１は読取り一比較段階を表す。この場合は書込み段階１であるため、Ａ　Ｌ 　ＧＯ＝　Ｏである。次いで、カウンタＣＮＴがインクリメントされ、装置ＥＡ ＤがレベルＬ■１に移る。装置ＥＡＤは新しい書込みコマンドＩＯＷを作成し、 上位アドレスＡ　Ｈをインクリメントし、信号ＡＬＧＯを待つ。該書込みサイク ルは、カウンタＣＮＴが０になるまで繰り返される。

ＣＮＴ＝Ｏは、メモリＤＡＴのブロックＢＬＯのカラムの１６番目のレベルＬＶ １５で書込みが実行されたことを意味する。その結果、レジスタＤＩＲのカラム Ｃ０Ｌ１に移り、メモリＤＡＴのブロックＢＬＩのカラムで書込みが行われるよ うに、低位アドレスＡＬの上位部分ＡＬＨがインクリメントされる。前記カラム の総てのブロックにおける新しい書込みサイクルは前述のように再開され、装置 ＥＡＤがメモリＤＡＴの総てのブロックにおける書込みを命令し終えるまで繰り 返される。この時点で、装置ＢＤＰは、該オートテスト方法の段階２を開始する ための同期信号ＡＬＧＯ＝　１を送出する。上位アドレスＡＨはレジスタＲＥＧ 内でゼロにリセットされ、カウンタＣＮＴは初期の論理値Ｆにリセットされる。

装置ＥＡＤは、メモリＤＡＴのブロックＢＬＯのカラムのレベルＬＶＯでの読取 りのために、読取りコマンドＩＯＲと上位アドレスＡＨとをレジスタＤＩＲに送 る。装置ＥＡＤは装置ＢＤＰで行われた比較の結果を受け取り、これをコマンド ＤＡＯによってレジスタＤＩＲに転送する。装置ＥＡＤは装置ＢＤＰから同期信 号ＡＬＧＯをも受け取る。この時点ではＡＬＧＯ＝１であるため、カウンタＣＮ Ｔはデクリメントされ、カウンタＣＮＴが０になるまで読取り一比較サイクルが 繰り返される。ＣＮＴ＝Ｏは、総てのブロックＢＬＯで読取り一比較が実行され たことを意味する。この状態になると、装置ＥＡＤがアドレスＡＬＨをインクリ メントし、カウンタＣＮＴを初期値Ｆにリセットして、次のカウンタの総てのブ ロックの読取り一比較に必要なアドレスを供給する。装置ＥＡＤがメモリＤＡＴ のブロックの総てのアドレスをレジスタＤＩＲに送ると、装置ＢＤＰは同期信号 ＡＬＧＯ＝Ｏを送出する。該信号は、該オートテスト方法の段階２の終了を示し 、第２テストの書込み段階での手順を準備する。装置ＥＡＤは流れ図の出発点で 操作を再開しながら、同様の方法で、該オートテストの第２テスト、第３テスト 及び第４テストを順次実行する。

第９図では、装置ＢＤＰによって実行されるオートテスト方法が、バスＲＥＳを 介して装置ＥＡＤにレジスタＲＥＧのゼロベースアドレスを送ることにより開始 される。メモリＤＡＴの１０２４個のブロックを計数するために、カウンタＣＰ Ｔは論理値４ＦＦで初期化される。第２カウンタＣＴは、メモリＤＡＴの各ブロ ックの４つのサブブロックＳＢＬを計数するために論理値４で初期化される０次 いで装置ＢＤＰが、該オートテスト方法の第４テストで実行されるデコーダのテ ストに関する信号ＴＥＳＴＤＥＣの論理状態を確認する。初期化時にはＴＥＳＴ ＤＥＣ＝０であり、これは該オートテスト方法の最初の３つのテストがデコーダ には関係ないことを示す、装置ＢＤＰは次いで隣接サブブロック間でデータが交 互になるように命令する信号ＡＬＴＥＲＮの論理状態を確認する。第７図を参照 しながら説明したように、段階１ではサブブロックに書込まれたデータが相補論 理値Ａ及び５を交互に配置したものからなる。初期化時にはＡＬＴＥＲＮ＝Ｏで ある。そこで装置ＢＤＰがポインタＰＴＲを４バイトレジスタＲＥＧＩ上に配置 しく段階１の値Ａに対応する）、ＡＬＴＥＲＮが値１となる。装置ＢＤＰは次い で、該オートテスト方法が書込み段階ＷＴ＝Ｏ（該方法の段階１．３．５及び７ ）にあるのか、又は読取り一比較段階ＷＴ＝１にあるのかを確認する。

初期化時にはＷＴ＝０であるため、レジスタＲＥＧ１の内容はバスＲＥＳを介し てメモリＤＡＴに送られ、次いでポインタＰＴＲがインクリメントされる。従っ てポインタはレジスタＲＥＧ２上に配置される。該レジスタの内容はバスＲＥＳ を介してメモリＤＡＴに２度送られる。ポインタＰＴＲは新たにインクリメント され、レジスタＲＥＧ３の内容をバスＲＥＳを介してメモリＤＡＴに送る。この 時点では、バスがＤＡＴの第１サブブロツク５ＢＬＯの１６バイトデータを送出 し終えている。カウンタＣＴがデクリメントされ、その結果第２サブブロツク５ ＢＬＩのために該レベルでループが再開される。該サブブロックではＡＬＴＥＲ Ｎ＝１であり、そのためポインタＰＴＲがレジスタＲＥＧ４　（段階１で論理値 ５）上に配置され、ＡＬＴＥＲＮが値０にリセットされる。該ループは前述のよ うに続けられる。第１ブロツクＢＬＯの４つのサブプロ・ｙり５ＥＩＬＯ〜５Ｂ Ｌ３で書込みが終了するとＣＴ＝Ｏとなり、装置ＢＤＰが書込みを続けるべきか 否かを確認する。この時点では、第２ブロツクでの書込みを命令するためにＷＴ ＝Ｏである。ブロックのカウンタＣＰＴはデクリメントされ、装置ＢＤＰが同期 信号ＡＬＧＯ＝０を装置ＥＡＤに送出すると同時に、書込みループが前記カウン タのレベルで再開される。総てのブロックで書込みが終了すると、ＣＰＴ＝　０ となる。この段階でＷＴは１となり、読取り一比較段階を命令する。デコーダの テストのためにレジスタＲＥＧ７が値０にセットされ、装置ＢＤＰが装置ＥＡＤ に同期信ＡＬＧＯ＝１を送る。装置ＢＤＰの機能は前述の流れ図の出発点で再開 される。ＴＥＳＴＤＥＣはＯに等しい状態を維持しく該方法の段階２）、そのた め装置ＢＤＰの機能は、ＷＴ＝１であれば、読取り一比較段階に移る。ＡＬＴＦ 、ＲＮは０に初期化され、そのためポインタＰＴＲはインクリメントされる前に レジスタＲＥＧＩ上に配置される。メモリＤＡＴのブロックＢＬＯの第１サブブ ロツク５ＢＬＯで読取られた４バイトデータＯＰＥは、前記サブプロ・ｙりに書 き込まれているレジスタＲＥＧＩの内容と比較される。ＯＰＥがＲＥＧｌと異な っていれば、内部レジスタＷＫＲは欠陥の存在を示すために１にセットされる。

０ＰＥ＝ＲＥＧ１であれば、ポインタＰＴＲがインクリメントされ、次の４つの バイトＯＰＥがレジスタＲＥＧ２の内容と比較される０次の４つのバイトＯＰＥ についても同様のことが当て嵌まる。ポインタＰＴＲは最後の４つのバイトＯＰ ＥをレジスタＲＥＧ３の内容と比較するためにインクリメントされる。比較欠陥 が確認されると、レジスタＷＫＲはその都度１にセットされる。カウンタＣＴが デクリメントされ、ループがブロックＢＬＯの次のサブブロック５ＢＬＩの読取 り一比較のために再開される。ブロックＢＬＯの４つのサブブロックのテストが 終了すると、ＣＴ＝Ｏとなり、装置ＢＤＰが読取り一比較（ＷＴ＝１）を実行す べきか否かを確認する。答が“イエス”であれば、装置ＢＤＰはバスＲＥＳを介 して装置ＥＡＤに欠陥レジスタＷＫＲの内容を送り、前記レジスタをゼロにリセ ットする。装置ＢＤＰはメモリＤＡＴのブロックのカウンタＣＰＴをデクリメン トし、同期信号ＡＬＧＯ＝　１を装置ＥＡＤに送ると同時に、次のブロック（Ｂ ＬＩ）の読取り一比較を実行すべく、流れ図における前記カウンタのレベルに戻 す。前記ループはカウンタＣＰＴが０になるまで繰り返される０次いで装置ＢＤ Ｐが、次の段階が書込み段階であることを示すためにＷＴを値０に戻し、ＴＥＳ ＴＤＥＣ＝Ｏであるか否かを確認する。この時点では、書込み段階が該オートテ スト方法の第２テストの段階３であり、従ってＴＥＳＴＤＥＣ＝０である。そこ で装置ＢＤＰは値３に初期化されたテストカウンタＴＥＳＴをデクリメントし、 次のテストのレジスタＲＥＧＩ〜４を読取るためにポインタを変える。実際、第 ７図を参照しながら説明したように、第２テストのデータは第１テストのデータ の相補データである。次いで装置ＢＤＰは装置ＥＡＤに同期信ＡＬＧＯ＝１を送 り、流れ図の出発点で操作を再開する。第２テストの終わりにＴＥＳＴＤＥＣは ０のままであり、テストカウンタＴＥＳＴはパリティテストである第３テストを 開始するためにデクリメントされる。ポインタは、レジスタＲＥＧＩ〜４が第７ 図の説明で非限定的に使用したデータを有するように変えられる。装置ＢＤＰは 信号ＡＬＧＯ＝１を装置ＥＡＤに送り、流れ図の出発点に戻る。第３テストの終 わりに装置ＢＤＰはＴＥＳＴＤＥＣ＝Ｏ且つＴＥＳＴ＝Ｏを見いだす、これは、 デコーダに関する最終テストを表すものである。その場合装置ＢＤＰはＴＥＳＴ ＤＥＣ＝１．レジスタＲＥＧ７−〇とし、装置ＥＡＤに信号ＡＬＧＯ＝１を送り 、流れ図の最初に戻る。そのＢＤＰがＴＥＳＴＤＥＣ＝１を見いだした時は、０ に初期化された４バイトレジスタＲＥＧ７上にポインタが配置され、前記レジス タの内容がインクリメントされる。この時点ではＷＴ＝１（書込み段階７）であ り、ＲＥＧ７の内容がバスＲＥＳを介してメモリＤＡＴに送られる１次いで最後 のテストが最初の３つのテストと同様に実行される。唯一の相違は、メモリＤＡ Ｔの総てのブロックに異なるデータを書き込むべく、レジスタＲＥＧＩ及びＲＥ Ｇ４の代わりにレジスタＲＥＧ７を使用することにある。テストの最後に、装置 ＢＤＰはＴＥＳＴＤＥＣ＝１を見いだし、オートテスト方法の終了を示すために 同期信号ＡＬＧＯ＝Ｏを装置ＥＡＤに送る。

ＣＢ

Claims (12)

【特許請求の範囲】
1. １．ｎ個のレベルを有するＮ個のカラムの形態に組織された複数のブロック（Ｂ Ｌ）を有するメモリ（ＤＡＴ）の管理方法であって、機能欠陥のために使用不能 なブロックをマーク（Ｆ）に結び付けることにより、前記使用不能ブロックヘの アクセスを禁止することを特徴とするメモリ管理方法。
2. ２．使用不能ブロックのマーク（Ｆ）を該ブロックのアドレス（ＤＥ）に組込む ことを特徴とする請求項１に記載の方法。
3. ３．各アドレス（ＤＥ）が該アドレスのブロックの状態（ＳＴ）を示すために少 なくとも２つのビット（Ｖ、Ｍ）を組合わせたものを含んでおり、該方法が、マ ーク（Ｆ）を前記２つのビットの自由な組合わせで形成することを特徴とする請 求項２に記載の方法。
4. ４．使用不能ブロックの数を所定の割合以内に制限することを特徴とする請求項 １から３のいずれか一項に記載の方法。
5. ５．レベル数ｎを、各カラムの欠陥ブロック数に関する限界値に応じて決定する ことを特徴とする請求項１から４のいずれか一項に記載の方法。
6. ６．メモリのブロック取替えアルゴリズム（ＬＲＵ）にマークを供給することを 特徴とする請求項１から５のいずれか一項に記載の方法。
7. ７．メモリのオートテスト方法によってマーキングを実行することを特徴とする 請求項１から６のいずれか一項に記載の方法。
8. ８．メモリが制御、書込み及び読取り回路に接続されており、該方法が前記制御 回路でマイクロプログラム化されていることを特徴とする請求項７に記載の方法 。
9. ９．請求項１から８のいずれか一項に記載の方法の実施の結果得られる、ｎ個の レベルを有するＮ個のカラムの形態に組織された複数のブロックを有するメモリ であって、前記ブロックの一部が使用されないことを特徴とするメモリ。
10. １０．各カラムの総ての使用不能ブロックに関する第１カウンタ（ＣＯＬＥＲ） を含んでいることを特徴とする請求項９に記載のメモリ。
11. １１．メモリの総ての使用不能ブロックに関する第２カウンタ（ＤＡＴＥＲ）を 含んでいることを特徴とする請求項９又は１０に記載のメモリ。
12. １２．内部メモリと通信するキャッシュメモリを具備し且つデータメモリ（ＤＡ Ｔ）とアドレスレジスタ（ＤＩＲ）とを有する少なくとも１つのプロセッサを含 んでいる情報システムであって、前記データメモリが請求項８から１１のいずれ か一項に記載のメモリであることを特徴とする情報システム。