JPH0541713A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPH0541713A JPH0541713A JP3221199A JP22119991A JPH0541713A JP H0541713 A JPH0541713 A JP H0541713A JP 3221199 A JP3221199 A JP 3221199A JP 22119991 A JP22119991 A JP 22119991A JP H0541713 A JPH0541713 A JP H0541713A
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Abstract
(57)【要約】
【目的】 フレーム単位でのデータをメモリに書き込ま
なくても、読み出し側でデータのフレーム先頭位置の認
識を行うことができるようにし、必要最小限のメモリで
回路構成を実現する。 【構成】 書き込みアドレスリセットパルス２と入力側
フレームパルス７とから、フレームパルス有情報区間パ
ルス１５を生成する。このフレームパルス有情報区間パ
ルス１５中に、ｎビットカウンタ１７の発生するリップ
ルキャリーパルス９が存在すれば、ｍビットカウンタ１
８にリセットパルス１０を送出する。
なくても、読み出し側でデータのフレーム先頭位置の認
識を行うことができるようにし、必要最小限のメモリで
回路構成を実現する。 【構成】 書き込みアドレスリセットパルス２と入力側
フレームパルス７とから、フレームパルス有情報区間パ
ルス１５を生成する。このフレームパルス有情報区間パ
ルス１５中に、ｎビットカウンタ１７の発生するリップ
ルキャリーパルス９が存在すれば、ｍビットカウンタ１
８にリセットパルス１０を送出する。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル通信に用
いて好適なバッファ回路に関するものである。
いて好適なバッファ回路に関するものである。
【０００２】
【従来の技術】従来よりこの種のバッファ回路として図
４に示すような構成が採用されている。同図において、
２１−１〜２１−ｎはメモリ、２２は選択回路、２３は
パタンジェネレータである。メモリ２１−１〜２１−ｎ
には、書き込みアドレスリセットパルス２４−１〜２４
−ｎおよび書き込みクロック２５が入力され、これを基
準として、入力データ２６が書き込まれる。メモリ２１
−１〜２１−ｎに書き込まれたデータは、読み出しアド
レスリセットパルス２７−１〜２７−ｎおよび読み出し
クロック２８の入力により、出力データ２９−１〜２９
−ｎとして読み出され、選択回路２２へ与えられる。パ
タンジェネレータ２３は、読み出しアドレスリセットパ
ルス２７−１〜２７−ｎ，選択回路制御パルス３０およ
び読み出し側フレームパルス３１を発生する。選択回路
２２は選択回路制御パルス３０はを受けて出力データ３
２を出力する。この回路方式では、フレーム先頭のデー
タをメモリ２１−１〜２１−ｎの内の予め決められたメ
モリに書き込むため、ｎ個のメモリで１フレーム分のデ
ータを蓄積できる構成をとる。読み出し側は、予め決め
られたメモリからデータを読み出す時に、データのフレ
ームの先頭を意識することができる。
４に示すような構成が採用されている。同図において、
２１−１〜２１−ｎはメモリ、２２は選択回路、２３は
パタンジェネレータである。メモリ２１−１〜２１−ｎ
には、書き込みアドレスリセットパルス２４−１〜２４
−ｎおよび書き込みクロック２５が入力され、これを基
準として、入力データ２６が書き込まれる。メモリ２１
−１〜２１−ｎに書き込まれたデータは、読み出しアド
レスリセットパルス２７−１〜２７−ｎおよび読み出し
クロック２８の入力により、出力データ２９−１〜２９
−ｎとして読み出され、選択回路２２へ与えられる。パ
タンジェネレータ２３は、読み出しアドレスリセットパ
ルス２７−１〜２７−ｎ，選択回路制御パルス３０およ
び読み出し側フレームパルス３１を発生する。選択回路
２２は選択回路制御パルス３０はを受けて出力データ３
２を出力する。この回路方式では、フレーム先頭のデー
タをメモリ２１−１〜２１−ｎの内の予め決められたメ
モリに書き込むため、ｎ個のメモリで１フレーム分のデ
ータを蓄積できる構成をとる。読み出し側は、予め決め
られたメモリからデータを読み出す時に、データのフレ
ームの先頭を意識することができる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のバッファによると、フレーム単位でのデータ
をメモリに書き込まなければ、データのフレーム先頭位
置の認識を読み出し側で行うことができなかったため
に、多くのメモリ量を必要とする問題があった。
うな従来のバッファによると、フレーム単位でのデータ
をメモリに書き込まなければ、データのフレーム先頭位
置の認識を読み出し側で行うことができなかったため
に、多くのメモリ量を必要とする問題があった。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、入力データ，書き込
みアドレスリセットパルス，書き込みクロック，読み出
しアドレスリセットパルスおよび読み出しクロックを入
力とし出力データを出力するメモリと、読み出しクロッ
クおよびリセットパルスを入力とし読み出しアドレスリ
セットパルス，読み出し側フレームパルスおよびリセッ
トパルス発生回路制御パルスを出力するパタンジェネレ
ータと、書き込みアドレスリセットパルス，入力側フレ
ームパルス，読み出しクロックおよびリセットパルス発
生回路制御パルスを入力としリセットパルスを出力する
リセットパルス発生回路とを備えている。
を解決するためになされたもので、入力データ，書き込
みアドレスリセットパルス，書き込みクロック，読み出
しアドレスリセットパルスおよび読み出しクロックを入
力とし出力データを出力するメモリと、読み出しクロッ
クおよびリセットパルスを入力とし読み出しアドレスリ
セットパルス，読み出し側フレームパルスおよびリセッ
トパルス発生回路制御パルスを出力するパタンジェネレ
ータと、書き込みアドレスリセットパルス，入力側フレ
ームパルス，読み出しクロックおよびリセットパルス発
生回路制御パルスを入力としリセットパルスを出力する
リセットパルス発生回路とを備えている。
【０００５】
【作用】したがってこの発明によれば、書き込みアドレ
スリセットパルスと入力側フレームパルスとからフレー
ムパルス有情報区間パルスを生成するものとし、このフ
レームパルス有情報区間パルスの中にリセットパルス発
生回路制御パルスが存在する場合にリセットパルスを出
力するものとすれば、パタンジェネレータで読み出し側
フレームパルスの先頭位置を認識することが可能とな
る。
スリセットパルスと入力側フレームパルスとからフレー
ムパルス有情報区間パルスを生成するものとし、このフ
レームパルス有情報区間パルスの中にリセットパルス発
生回路制御パルスが存在する場合にリセットパルスを出
力するものとすれば、パタンジェネレータで読み出し側
フレームパルスの先頭位置を認識することが可能とな
る。
【０００６】
【実施例】以下、本発明に係るバッファ回路を詳細に説
明する。
明する。
【０００７】図１はこのバッファ回路の一実施例を示す
ブロック回路構成図である。同図において、１２は入力
データ１，書き込みアドレスリセットパルス２，書き込
みクロック３，読み出しアドレスリセットパルス５およ
び読み出しクロック６を入力とし出力データ４を出力す
るメモリ、１３は読み出しクロック６およびリセットパ
ルス１０を入力とし読み出しアドレスリセットパルス
５，読み出し側フレームパルス１１およびリセットパル
ス発生回路制御パルス９を出力するパタンジェネレー
タ、１４は書き込みアドレスリセットパルス２，入力側
フレームパルス７，読み出しクロック６およびリセット
パルス発生回路制御パルス９を入力としリセットパルス
１０を出力するリセットパルス発生回路である。
ブロック回路構成図である。同図において、１２は入力
データ１，書き込みアドレスリセットパルス２，書き込
みクロック３，読み出しアドレスリセットパルス５およ
び読み出しクロック６を入力とし出力データ４を出力す
るメモリ、１３は読み出しクロック６およびリセットパ
ルス１０を入力とし読み出しアドレスリセットパルス
５，読み出し側フレームパルス１１およびリセットパル
ス発生回路制御パルス９を出力するパタンジェネレー
タ、１４は書き込みアドレスリセットパルス２，入力側
フレームパルス７，読み出しクロック６およびリセット
パルス発生回路制御パルス９を入力としリセットパルス
１０を出力するリセットパルス発生回路である。
【０００８】パタンジェネレータ１３およびリセットパ
ルス発生回路１４の詳細構成を図２に示す。パタンジェ
ネレータ１３はｎビットカウンタ１７とｍビットカウン
タ１８とを備えている。リセットパルス発生回路１４は
フリップフロップ１６−１，１６−２，インバータ１９
およびナンドゲート２０を備えている。
ルス発生回路１４の詳細構成を図２に示す。パタンジェ
ネレータ１３はｎビットカウンタ１７とｍビットカウン
タ１８とを備えている。リセットパルス発生回路１４は
フリップフロップ１６−１，１６−２，インバータ１９
およびナンドゲート２０を備えている。
【０００９】なお、本実施例において、１フレームをｎ
×ｍビットとし、書き込みアドレスリセットパルス２の
幅はｎに等しいものとする。
×ｍビットとし、書き込みアドレスリセットパルス２の
幅はｎに等しいものとする。
【００１０】次にこのように構成されたバッファ回路の
動作を説明する。なお、参考として、図３に主要パルス
のタイミングチャートを示す。
動作を説明する。なお、参考として、図３に主要パルス
のタイミングチャートを示す。
【００１１】メモリ１２には、書き込みアドレスリセッ
トパルス２および書き込みクロック３が入力され、これ
を基準として、入力データ１が書き込まれる。
トパルス２および書き込みクロック３が入力され、これ
を基準として、入力データ１が書き込まれる。
【００１２】ここで、リセットパルス発生回路１４は、
書き込みアドレスリセットパルス２と入力側フレームパ
ルス７とから、フレームパルス有情報区間パルス１５を
生成する。このフレームパルス有情報区間パルス１５中
に、ｎビットカウンタ１７の発生するリセットパルス発
生回路制御パルス（リップルキャリーパルス）９が存在
すれば、ｍビットカウンタ１８にリセットパルス１０が
送出される。このリセットパルス１０によるｍビットカ
ウンタ１８でのリセット状況により、パルスジェネレー
タ１３で読み出し側フレームパルス１１の先頭位置を認
識することができる。
書き込みアドレスリセットパルス２と入力側フレームパ
ルス７とから、フレームパルス有情報区間パルス１５を
生成する。このフレームパルス有情報区間パルス１５中
に、ｎビットカウンタ１７の発生するリセットパルス発
生回路制御パルス（リップルキャリーパルス）９が存在
すれば、ｍビットカウンタ１８にリセットパルス１０が
送出される。このリセットパルス１０によるｍビットカ
ウンタ１８でのリセット状況により、パルスジェネレー
タ１３で読み出し側フレームパルス１１の先頭位置を認
識することができる。
【００１３】
【発明の効果】以上説明したことから明らかなように本
発明によれば、書き込みアドレスリセットパルスと入力
側フレームパルスとからフレームパルス有情報区間パル
スを生成するものとし、このフレームパルス有情報区間
パルスの中にリセットパルス発生回路制御パルス（リッ
プルキャリーパルス）が存在する場合にリセットパルス
を出力するものとすれば、パタンジェネレータで読み出
し側フレームパルスの先頭位置を認識することが可能と
なる。すなわち、本発明によれば、フレーム単位でのデ
ータをメモリに書き込まなくても、読み出し側でデータ
のフレーム先頭位置の認識を行うことができるので、必
要最小限のメモリで回路構成を実現することができるよ
うになる。
発明によれば、書き込みアドレスリセットパルスと入力
側フレームパルスとからフレームパルス有情報区間パル
スを生成するものとし、このフレームパルス有情報区間
パルスの中にリセットパルス発生回路制御パルス（リッ
プルキャリーパルス）が存在する場合にリセットパルス
を出力するものとすれば、パタンジェネレータで読み出
し側フレームパルスの先頭位置を認識することが可能と
なる。すなわち、本発明によれば、フレーム単位でのデ
ータをメモリに書き込まなくても、読み出し側でデータ
のフレーム先頭位置の認識を行うことができるので、必
要最小限のメモリで回路構成を実現することができるよ
うになる。
【図面の簡単な説明】
【図１】本発明に係るバッファ回路の一実施例を示すブ
ロック回路構成図。
ロック回路構成図。
【図２】このバッファ回路におけるパタンジェネレータ
およびリセットパルス発生回路の詳細構成を示す図。
およびリセットパルス発生回路の詳細構成を示す図。
【図３】このバッファ回路の動作説明に際して参考とな
る主要パルスのタイミングチャート。
る主要パルスのタイミングチャート。
【図４】従来のバッファ回路を示すブロック回路構成
図。
図。
１ 入力データ ２ 書き込みアドレスリセットパルス ３ 書き込みクロック ４ 出力データ ５ 読み出しアドレスリセットパルス ６ 読み出しクロック ７ 入力側フレームパルス ９ リセットパルス発生回路制御パルス（リップルキ
ャリーパルス） １０ リセットパルス １１ 読み出し側フレームパルス １２ メモリ １３ パタンジェネレータ １４ リセットパルス発生回路 １５ フレームパルス有情報区間パルス
ャリーパルス） １０ リセットパルス １１ 読み出し側フレームパルス １２ メモリ １３ パタンジェネレータ １４ リセットパルス発生回路 １５ フレームパルス有情報区間パルス
Claims (1)
- 【請求項１】 入力データ，書き込みアドレスリセット
パルス，書き込みクロック，読み出しアドレスリセット
パルスおよび読み出しクロックを入力とし出力データを
出力するメモリと、 前記読み出しクロックおよびリセットパルスを入力とし
前記読み出しアドレスリセットパルス，読み出し側フレ
ームパルスおよびリセットパルス発生回路制御パルスを
出力するパタンジェネレータと、 前記書き込みアドレスリセットパルス，入力側フレーム
パルス，前記読み出しクロックおよび前記リセットパル
ス発生回路制御パルスを入力とし前記リセットパルスを
出力するリセットパルス発生回路とを備えてなるバッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221199A JPH0541713A (ja) | 1991-08-07 | 1991-08-07 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221199A JPH0541713A (ja) | 1991-08-07 | 1991-08-07 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541713A true JPH0541713A (ja) | 1993-02-19 |
Family
ID=16763026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221199A Pending JPH0541713A (ja) | 1991-08-07 | 1991-08-07 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541713A (ja) |
-
1991
- 1991-08-07 JP JP3221199A patent/JPH0541713A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20051026 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20060323 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070411 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070731 |