JPH0584536B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生装置に有用なメモリ制
御装置に関する発明である。

従来の技術 従来のメモリ制御装置では、入力されたデータ
に位相同期したクロツク信号により、これをメモ
リ回路への書込みクロツク信号としてデータをラ
ツチしてメモリ回路へ書込み、ある基準の信号に
位相同期した読出しクロツク信号でメモリ回路か
らデータを読出すような構成をしている。

第３図は、従来のメモリ制御装置の構成図であ
る。入力されたデータ１は、データ１に位相同期
した書込みクロツク信号５（周波数F_W）を用い
てラツチ回路２８でラツチされる。ラツチ回路２
８の出力は、書込みクロツク信号５と読出しクロ
ツク信号２６（周波数F_R）とを利用してアドレ
ス生成回路２９の書込み読出しアドレス１６及び
書込み可能信号１４（通常なる信号）を生成
する書込み要求生成回路２４の出力に従つてメモ
リ回路１５に書込まれ、又必要に応じてメモリ回
路１５より読出される。読出されるデータは、ラ
ツチ回路２０において読出しクロツク信号２６を
用いてラツチされて出力される。

第４図は、第３図に示した従来のメモリ制御装
置の書込み可能信号（）１６を生成する書込
み要求生成回路２４の一例で、第５図はそのタイ
ミングチヤートである。書込み要求生成回路２４
は、モノマルチ３０、抵抗(R)３１、コンデンサ(C)
３２で構成され、Ｒ３１，Ｃ３２で決定される時
定数は、メモリ回路１５の最少WE幅とほぼ等し
く選ばれる。また、モノマルチ３０の入力信号と
して周期Ｔなる書込みクロツク信号（第５図のＡ
波形）が印加され、波形Ａの立下がりより、幅
T_Wなる書込み可能信号Ｃ（第５図のＣ波形）が出
力される。第３図のメモリ制御装置は読出し優先
となる様に構成しているので、読出しサイクル内
（第５図の波形Ｂの幅T_R）で、書込み可能信号Ｃ
を禁止する必要があり、第４図では、読出し要求
信号Ｂ（第５図の波形Ｂ）をモノマルチ３０のク
リア端子に印加している。すなわち、第５図の様
に、波形Ｂの読出し要求信号幅（T_R）内では、
書込み可能信号Ｃが必らずハイレベルとなる。

ところで、書込み可能信号Ｃに記されたパルス
ｄの様に、モノマルチにより得られる幅T_Wに到
達するまでに、読出し要求信号Ｂが発生した場
合、通常より幅が狭く、メモリへ書込みが完了し
ないため、別の書込み可能信号を必要とする。こ
の役をはたすのがパルスｅである。通常のTTL
のモノマルチIC（例えば74LS123等）は、入力信
号としての波形Ａより一定幅のパルスｆ，ｇ等を
発生するだけでなく、クリア端子に印加されてい
る波形Ｂの立ち上がり時点に、波形Ａがロウレベ
ルの時に限つて、波形Ｂの立ち上がりより一定幅
（T_W）のパルスｅ，ｈ等を出力する。

すなわち、第４図は、モノマルチの特性をうま
く利用している例である。

ところで、波形Ａに記された書込みクロツク周
期Ｔ内で、読出しサイクルを示すパルスａ（幅
T_R）が一個と書込みサイクル幅（T_W）が必ず１
個発生できなければならないが、波形Ａ、波形Ｂ
の位相によつては、パルスｄがパルスｅのどちら
が書込みサイクルに当たるか判らない。よつて、
どのような状態でも最低どちらかのパルスがT_W
幅を満足するためには、周期Ｔ内で、T_W幅が２
個発生可能なだけのマージンが必要で、以下の関
係式を満さなければいけない。

Ｔ2T_W＋T_R 書込みサイクルと読出しサイクル幅が等しいと
すると、通常、下式となる。

書込みクロツク周期Ｔ （メモリアクセス時間）×３ …(1) 発明が解決しようとする問題点 このような従来の回路では、メモリへの書込み
信号を生成するためにモノマルチ回路が必要で
IC化に不向きであつた。又、メモリ制御回路を
読出し優先で構成した場合に書込みクロツク信号
の周波数が高くなるようなとき（VTR等での高
速サーチモード）には(1)式を満たすために、アク
セス時間の短いメモリを使う必要があつた。つま
り高価なメモリを使わねばならなかつた。

本発明は、かかる点に鑑みてIC化に適したメ
モリ制御装置を提供することを目的としている。

問題点を解決するための手段 本発明はメモリ回路からのデータの読出しサイ
クルに対応した読出しクロツクと非同期に発生す
る入力データを前記読出しサイクルの間隙を用い
て前記メモリ回路に書込むに当たり、入力データ
が１個あたり２個以上の書込みサイクルを設け、
前記読出しクロツクのてい倍クロツクで、前記入
力データと入力データに対応した書込みアドレス
をラツチして前記メモリ回路へ供給すると共に、
前記書込みサイクルに対応した書込み要求信号を
前記メモリ回路に供給し、前記てい倍クロツクが
入力データの変化点にあたり前記ラツチしたデー
タが不確定となる時は、前記書込み要求信号を禁
止する事を特徴としたメモリ制御装置である。

作 用 本発明は前記した構成により、書込みデータを
読出しクロツクに同期したクロツクでラツチして
メモリ回路へ書込み、またラツチミスが発生する
区間は書込み可能信号をメモリ回路へ供給しない
ようにする。

実施例 第１図は本発明のメモリ制御装置の一実施例を
示すブロツク図で、第２図は説明に供するタイム
チヤートである。

入力データ１は、ラツチ回路２で読出しクロツ
ク２６から作成されたてい倍クロツク１０でラツ
チされ、メモリ回路５に書込まれ、メモリ回路１
５からの読出しデータはラツチ２０において読出
しクロツク２６でラツチされ出力データ２１とし
て出力される。

第２図に第１図の各部信号線の波形例を示す。
ただし、第２図の波形番号と第１図の信号線の番
号とは一致している。

書込みクロツク５（第２図の波形５）が書込み
アドレス生成回路６に印加され、波形８の書込み
アドレス８が生成されると同時に、データ変化点
抽出回路７では、書込みクロツク５の立上がり付
近が負性パルスとなる様な波形９が出力される。

一方、読出しクロツク２６より、読出しアドレ
ス発生回路２２から読出しアドレス１８（波形１
８）が出力され、クロツクてい倍回路２３からて
い倍クロツク１０（波形１０）が出力され、書込
み要求生成回路２４より書込み要求信号Ｂ（波形
Ｂ）が出力され、読出し要求生成回路２５より読
出し要求信号１７（波形１７）が出力される。

本実施例においては、読出しクロツク２６の１
サイクルの前半2/3は、波形１７に示す様に、書
込みサイクル(W)に当てられ、後半1/3は、読出し
サイクル(R)に当てられる。

メモリ回路１５の書込み及び読出しアクセスが
等しいとすると、書込みサイクル(W)区間で、２回
書込み動作が可能である。よつて、波形Ｂに示す
様に、書込みサイクル(W)に２個のパルス（書込み
要求信号）を発生している。

上記に示す様に読出しクロツク２６により規定
された位置で、入力データ１を書込むため、入力
データ１及び、書込みアドレス８をそれぞれ、ラ
ツチ２及びラツチ３でてい倍クロツク１０でラツ
チしている。波形１０のごときてい倍クロツク１
０で書込みアドレス８や入力データ１がラツチさ
れると、波形１１の様に、てい倍クロツク１０の
立ち上がりエツジ（同波形内のａ，ｂ…ｅ，ｆ
…）で変化点を有する波形となる。つまり、波形
８内に示した情報W₀…W₄は、波形１１内に示し
た情報（W₀〜W₄）の様に位置的なシフトが起こ
る。しかし、波形１０の立ち上がりエツジｄは、
波形８の変化点と一致しているため、ラツチされ
たデータは、情報W₂が情報W₃なのか確定しない
し、ラツチミスが発生した時は、全く意味のない
情報になる。

この様な不確定なデータを書込まないために本
発明では以下の様な禁止を行つている。

すなわち、入力データ１および書込みアドレス
８のラツチと同様に、ラツチ４で書込み情報の変
化点を示す波形９をてい倍クロツク１０でラツチ
し、波形１２なる信号を導出する。波形１２は、
アンドゲート２７の片側に入力されるとともに一
方の入力には書込み要求信号１３を供給する。ア
ンドゲート２７からは、波形１４に示す様な書込
み可能信号（）１４が出力され、メモリ１５
に供給される。この様にして、データ不確定領域
では書込み可能信号（）１４を禁止して、メ
モリ１５へ書込まない様にしている。

また、読出し要求生成回路２５からの読出し要
求信号１７をアドレススイツチ（SW）１９に供
給し、波形１６の様に書込みアドレス１１と読出
しアドレス１８が切換えられた上で、メモリ１５
に供給されて、書込み読出しの制御が行われる。

発明の効果 本発明によれば、メモリの書込み読出しアクセ
スタイムが同一とすると、メモリアクセスタイム
は以下の関係式(2)が成立すればよい。

読出しクロツク周期Ｔ （メモリアクセスタイム）×３ …(2) この式の意味する所は、従来例における式(1)の
様にメモリアクセスタイムは、書込みクロツク周
期Ｔには左右されず、VTRの様に高速サーチ時
に書込みクロツク周期が変化する装置で非常に有
効である。

実際、実施例においては、２てい倍クロツクで
書込み情報をラツチしているため、書込みクロツ
ク周期Ｔが1/2程度になつても処理可能である。

また、従来例のようにモノマルチ等のアナログ
回路を使用していないため、ゲートアレー等のロ
ジツクICにも適した構成となつている。

また、一般に、高速データを処理するシステム
では、処理データサイクルを下げるために、入力
データをシリアル−パラレル変換に供給し、メモ
リに書込み、読出されたデータをパラレル−シリ
アル変換に供給して出力する方法が通常用いられ
るが、この様な構成においても、本発明が適用さ
れ、同様の効果が得られる。

実施例における説明では２てい倍クロツクで書
込み情報をラツチしたが、さらに高いてい倍クロ
ツクでも実現でき、この場合、書込みクロツクが
読出しクロツクの２倍以上になつてもデータ処理
が可能である。

【図面の簡単な説明】

第１図は本発明のメモリ制御装置の一実施例を
示すブロツク図、第２図は第１図の説明に供する
タイミングチヤート、第３図は従来のメモリ制御
装置のブロツク図、第４図は第３図の要部の回路
図、第５図は第４図の動作を示すタイミングチヤ
ートである。 ２〜４……ラツチ、６……書込みアドレス生成
回路、７……データ変化点抽出回路、１５……メ
モリ回路、２０……ラツチ、２２……読出しアド
レス生成回路、２３……クロツクてい倍回路、２
４……書込み要求生成回路、２６……読出し要求
生成回路。

Claims (1)

【特許請求の範囲】
1. １ メモリ回路からのデータの読出しサイクルに
   対応した読出しクロツクと非同期に発生する入力
   データを前記読出しサイクルの間隙を用いて前記
   メモリ回路に書込むに当たり、入力データが１個
   あたり２個以上の書込みサイクルを設け、前記読
   出しクロツクのてい倍クロツクで、前記入力デー
   タと入力データに対応した書込みアドレスをラツ
   チして前記メモリ回路へ供給すると共に、前記書
   込みサイクルに対応した書込み要求信号を前記メ
   モリ回路に供給し、前記てい倍クロツクが入力デ
   ータの変化点にあたり前記ラツチしたデータが不
   確定となる時は、前記書込み要求信号を禁止する
   事を特徴としたメモリ制御装置。