JPS61145796A - 記憶装置 - Google Patents
記憶装置Info
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- JPS61145796A JPS61145796A JP59267914A JP26791484A JPS61145796A JP S61145796 A JPS61145796 A JP S61145796A JP 59267914 A JP59267914 A JP 59267914A JP 26791484 A JP26791484 A JP 26791484A JP S61145796 A JPS61145796 A JP S61145796A
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- JP
- Japan
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- refresh
- circuit
- clock
- signal
- activation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、リフレッシュ動作が必要な記憶装置に関する
。
。
ダイナミック型の半導体記憶素子は、情報をコンデンサ
に電荷の形で蓄積しておくため、定期的にこの電荷を再
生する動作、いわゆるリフレッシュ動作が必要である。
に電荷の形で蓄積しておくため、定期的にこの電荷を再
生する動作、いわゆるリフレッシュ動作が必要である。
このリフレッシュ動作は、ある一定間隔で実行されない
と、記憶内容が破壊されてしまうことになる。
と、記憶内容が破壊されてしまうことになる。
従って、この種の記憶素子を使用した電子計算機用の記
憶装置においては、中央処理装置（以下、ＣＰＵと略称
す）、チャネル等のアクセス源からのアクセスと並行し
てリフレッシュの起動をかける必要がある。これらの動
作は、通常時は連続のクロックで動作するが、中央処理
装置等の試験または診断のため、任意の時間に単一パル
スのクロックで動作させるモードの際にもリフレッシュ
が完全に行われなければならない。
憶装置においては、中央処理装置（以下、ＣＰＵと略称
す）、チャネル等のアクセス源からのアクセスと並行し
てリフレッシュの起動をかける必要がある。これらの動
作は、通常時は連続のクロックで動作するが、中央処理
装置等の試験または診断のため、任意の時間に単一パル
スのクロックで動作させるモードの際にもリフレッシュ
が完全に行われなければならない。
［従来の技術］
第６図は、電子計算機システム中の記憶装置関連部分の
従来例を示す要部ブロック図である。
従来例を示す要部ブロック図である。
図において、１．２はｃｐｕ、チャネル等のアクセス源
、３はリフレッシュを定期的に発生させるためのりフレ
ソシェ起動回路、４はアクセス源１゜２のアクセス要求
およびリフレッシュ起動回路３からのリフレッシュ起動
信号を受け取ると、記憶部６の使用状態を調べ、優先順
位を決定して、タイミング発生回路５へ起動信号を送出
するアクセス制御回路である。
、３はリフレッシュを定期的に発生させるためのりフレ
ソシェ起動回路、４はアクセス源１゜２のアクセス要求
およびリフレッシュ起動回路３からのリフレッシュ起動
信号を受け取ると、記憶部６の使用状態を調べ、優先順
位を決定して、タイミング発生回路５へ起動信号を送出
するアクセス制御回路である。
５は、アクセス制御回路４から受け取った起動信号によ
り、記憶部６に、読出し、書込み、リフレッシュの各動
作を行うためのタイミング信号を発生させるタイミング
発生回路である。６は、データの蓄積を行う記憶部であ
る。
り、記憶部６に、読出し、書込み、リフレッシュの各動
作を行うためのタイミング信号を発生させるタイミング
発生回路である。６は、データの蓄積を行う記憶部であ
る。
上記の１〜５の回路は、クロックに同期して動作する。
電子計算機おいては、回路が正常に動作しないとき、回
路の内部状態をスキャン・イン／スキャン・アウトの機
能を用いてディスプレイ上に表示し、クロックを１発づ
つ入れながら状態が所定のとおりに遷移するか否かによ
り不良個所を探し出す、このような状態で使用されると
き、クロックは数秒に１回しか入らないので、クロック
は停止している状態と同一である。
路の内部状態をスキャン・イン／スキャン・アウトの機
能を用いてディスプレイ上に表示し、クロックを１発づ
つ入れながら状態が所定のとおりに遷移するか否かによ
り不良個所を探し出す、このような状態で使用されると
き、クロックは数秒に１回しか入らないので、クロック
は停止している状態と同一である。
通常、この状態をシングル・クロック・モードと呼び、
連続的に正規の周波数でクロ７りが出されている状態を
連続クロック・モードと呼ぶ。
連続的に正規の周波数でクロ７りが出されている状態を
連続クロック・モードと呼ぶ。
一方において、リフレッシュは１０数μ秒に１回の間隔
で行う必要があるため、シングル・クロック状態を有す
るクロックを使用することができない、従って、連続ク
ロック・モードとシングル・クロック・モードの両モー
ドを持ったノーマル・クロック（ＮＣＬＫ）とは別に、
常に動作するフリーラン・クロック （ＦＣＬＫ）が必
要になる。
で行う必要があるため、シングル・クロック状態を有す
るクロックを使用することができない、従って、連続ク
ロック・モードとシングル・クロック・モードの両モー
ドを持ったノーマル・クロック（ＮＣＬＫ）とは別に、
常に動作するフリーラン・クロック （ＦＣＬＫ）が必
要になる。
即ち、ＣＰＵ等のアクセス源１．２はノーマル・クロッ
クで、リフレッシュ起動回路３はフリーラ上記に説明し
たように、アクセスｓ １．２はノーマル・クロックで
、リフレッシュ起動回路３はフリーラン・クロックで動
作させるため、これらのアクセス制御を行うアクセス制
御回路４およびタイミング発生回路５は、ノーマル・ク
ロックとフリーラン・クロックで動作する回路が入り交
じり、その制御が極めて複雑となる。
クで、リフレッシュ起動回路３はフリーラ上記に説明し
たように、アクセスｓ １．２はノーマル・クロックで
、リフレッシュ起動回路３はフリーラン・クロックで動
作させるため、これらのアクセス制御を行うアクセス制
御回路４およびタイミング発生回路５は、ノーマル・ク
ロックとフリーラン・クロックで動作する回路が入り交
じり、その制御が極めて複雑となる。
最近では、回路のＬＳＩ化が進み、回路の内部状態を観
測するために、スキャン・イン／スキャン・アウトの機
能がますます重要となってきているが、アクセス制御回
路４では回路自体が複雑であり、フリーラン・クロック
で動作するために、スキャン・イン／スキャン・アウト
機能を使用できない回路があることは、障害探索を非常
に困難にさせるという問題点がある。
測するために、スキャン・イン／スキャン・アウトの機
能がますます重要となってきているが、アクセス制御回
路４では回路自体が複雑であり、フリーラン・クロック
で動作するために、スキャン・イン／スキャン・アウト
機能を使用できない回路があることは、障害探索を非常
に困難にさせるという問題点がある。
［問題点を解決するための手段］
上記問題点は、リフレッシュ動作を起動する第１のリフ
レッシュ起動回路と、１つまたは複数のアクセス源より
の起動信号同士または前記第１のリフレッシュ起動回路
よりのりフレフシエ起動信号との競合・持ち合せ制御を
行うアクセス制御回路と、前記アクセス制御回路よりの
起動信号同士は記憶素子の書込み、読出し及びリフレッ
シュのためのタイミング信号を発生するタイミンク′信
号発生回路と、一定の周期で連続的に動作する第１のク
ロックを発生する発振器と、前記第１のクロックを基と
してリフレッシュ起動信号を発生させる第２のリフレッ
シュ起動回路とを具備し、前言己第１のリフレッシュ起
動回路、アクセスＭ’４Ｂ回路及びタイミング発生回路
は、連続／シンク゛ルの両クロック・モードを持つ第２
のクロック番こより鄭ｊ御され、前記第２のクロックが
連続クロ・ツク・モードのときのリフレ・ノシエ動作は
前記第１の１ノフレッシュ起動回路より起動され、シン
グル・クロック・モードのときのリフレッシュ動作番ま
前言己第２のリフレッシュ起動回路に切換えられるよう
構成した本発明の記憶装置によって解決される。
レッシュ起動回路と、１つまたは複数のアクセス源より
の起動信号同士または前記第１のリフレッシュ起動回路
よりのりフレフシエ起動信号との競合・持ち合せ制御を
行うアクセス制御回路と、前記アクセス制御回路よりの
起動信号同士は記憶素子の書込み、読出し及びリフレッ
シュのためのタイミング信号を発生するタイミンク′信
号発生回路と、一定の周期で連続的に動作する第１のク
ロックを発生する発振器と、前記第１のクロックを基と
してリフレッシュ起動信号を発生させる第２のリフレッ
シュ起動回路とを具備し、前言己第１のリフレッシュ起
動回路、アクセスＭ’４Ｂ回路及びタイミング発生回路
は、連続／シンク゛ルの両クロック・モードを持つ第２
のクロック番こより鄭ｊ御され、前記第２のクロックが
連続クロ・ツク・モードのときのリフレ・ノシエ動作は
前記第１の１ノフレッシュ起動回路より起動され、シン
グル・クロック・モードのときのリフレッシュ動作番ま
前言己第２のリフレッシュ起動回路に切換えられるよう
構成した本発明の記憶装置によって解決される。
［作用］
即ち、回路の大部分を連続／シングルの両モードを持つ
第２のクロックで動作させ、このクロックがシングル・
クロック・モードに切換わったときは、これを識別して
、リフレッシュの起動を、第２のクロックで動作する第
１のリフレッシュ起動回路から、常に連続で動作する第
１のクロックで動作する第２のリフレッシュ起動回路に
切換えるようにしたものである。
第２のクロックで動作させ、このクロックがシングル・
クロック・モードに切換わったときは、これを識別して
、リフレッシュの起動を、第２のクロックで動作する第
１のリフレッシュ起動回路から、常に連続で動作する第
１のクロックで動作する第２のリフレッシュ起動回路に
切換えるようにしたものである。
これによって、特にアクセス制御回路は１つのクロック
のみによって制御されるため、回路の複雑度は大いに軽
減される。
のみによって制御されるため、回路の複雑度は大いに軽
減される。
［実施例］
以下第１図〜第５図に示す実施例により、本発明の要旨
を具体的に説明する。企図を通じて同一の符号は同−旬
対象物を示す。
を具体的に説明する。企図を通じて同一の符号は同−旬
対象物を示す。
第１図は、本発明の一実施例を示す記憶装置関連部分の
要部ブロック図である。
要部ブロック図である。
図において、１〜６は第６図と同様な機能を行う、第６
図との差異は、１〜５は総て、連続クロック／シングル
・クロックの両モードで動作するノーマル・クロックで
制御されることである。
図との差異は、１〜５は総て、連続クロック／シングル
・クロックの両モードで動作するノーマル・クロックで
制御されることである。
７は常に連続で動作する発振器、８はシングル・クロッ
ク・モードの識別制御を行うクロック・モード制御回路
、９は分周器である。
ク・モードの識別制御を行うクロック・モード制御回路
、９は分周器である。
第２図は、第１図に示すタイミング発生回路５、記憶部
６、発振器７、クロック・モード制御回路８および分周
器９の詳細回路図である。
６、発振器７、クロック・モード制御回路８および分周
器９の詳細回路図である。
（１）連続クロック・モード時の動作
第３図は、連続クロック・モード時の動作を示すタイム
チャートである。
チャートである。
第２図および第３図を参照して、連続クロック・モード
時の動作を説明する。第１図で示すアクセス制御回路４
において発せられたアクセスは、起動信号（ＧＯ）、オ
ペレート信号（ＯＰＥ） 、アドレス信号（ＡＤ）、お
よび書込み信号（ＷＤ）の形で、タイミング発生回路５
に送出される。タイミング発生回路５では、起動信号（
ＧＯ）を受け取ると、フリップフロップＦＦ １０〜Ｆ
Ｆ １６より成るタイミング・チェーンを起動する。オ
ペレート信号（ＯＰＥ）は、デコーダＤＥＣ４０によっ
てデコードされ、読出しくＲＯ）、書込み（ＷＯ）、リ
フレッシュ（ＲＦＯ）の各動作モードが、それぞれＦＦ
１Ｂ、 １９．２０にセットされる。
時の動作を説明する。第１図で示すアクセス制御回路４
において発せられたアクセスは、起動信号（ＧＯ）、オ
ペレート信号（ＯＰＥ） 、アドレス信号（ＡＤ）、お
よび書込み信号（ＷＤ）の形で、タイミング発生回路５
に送出される。タイミング発生回路５では、起動信号（
ＧＯ）を受け取ると、フリップフロップＦＦ １０〜Ｆ
Ｆ １６より成るタイミング・チェーンを起動する。オ
ペレート信号（ＯＰＥ）は、デコーダＤＥＣ４０によっ
てデコードされ、読出しくＲＯ）、書込み（ＷＯ）、リ
フレッシュ（ＲＦＯ）の各動作モードが、それぞれＦＦ
１Ｂ、 １９．２０にセットされる。
読出しおよび書込み動作の場合は、周期Ｔ１において列
アドレス・ストローブ（ＲＡＳ）が、周期Ｔ２において
行アドレス・ストローブ（ＣＡＳ）が、それぞれ“オン
”となり、Ｔ５． Ｔ６において１オフ”となる。
アドレス・ストローブ（ＲＡＳ）が、周期Ｔ２において
行アドレス・ストローブ（ＣＡＳ）が、それぞれ“オン
”となり、Ｔ５． Ｔ６において１オフ”となる。
ＦＦ ２３にセットされたアドレス信号（ＡＤ）は、ざ
らにＦＦ ２４に周期ＴＯをクロック・イネプルとして
セットされ、読出し、書込みのサイクル中保持される。
らにＦＦ ２４に周期ＴＯをクロック・イネプルとして
セットされ、読出し、書込みのサイクル中保持される。
ＦＦ ２４にセットされたアドレスは、ＲＡＳ信号の遅
延した列・行変更信号（ＲＣＣＨ）によって、マルチプ
レクサ４１においてマルチプレクサされた後、記ｔα部
（１？ＡＭ） ６へ入力される。
延した列・行変更信号（ＲＣＣＨ）によって、マルチプ
レクサ４１においてマルチプレクサされた後、記ｔα部
（１？ＡＭ） ６へ入力される。
書込みデータ（ＷＤ）はＦＦ ２５にセントされた後、
さらに周期ＴＯをクロック・イネプルとしてＦＦ２６に
セントされ、ＲＡＭ ６へ入力される。書込み時には、
ＲＡＳ、 ＣＡＳ、アドレス信号（Ｍ＾Ｄ）の他に、ラ
イト・イネプル信号（ＷＥ）が出され、ＦＦ ２６にセ
ットされた書込みデータ（ＷＤ）をＲＡ？Ｉ ６に書込
む。
さらに周期ＴＯをクロック・イネプルとしてＦＦ２６に
セントされ、ＲＡＭ ６へ入力される。書込み時には、
ＲＡＳ、 ＣＡＳ、アドレス信号（Ｍ＾Ｄ）の他に、ラ
イト・イネプル信号（ＷＥ）が出され、ＦＦ ２６にセ
ットされた書込みデータ（ＷＤ）をＲＡ？Ｉ ６に書込
む。
読出し時には、ＲＡＳ、 ＣＡＳ、 ＭＡＤによりＲＡ
Ｍ ６から読出されたデータは、リード・クロック（Ｒ
ＣＬＫ）によりＦＦ ２７にセットされ、周期Ｔ５でス
トローブされた後、ＦＦ ２８を介して、第１図に示す
アクセス制御回路４へ転送される。
Ｍ ６から読出されたデータは、リード・クロック（Ｒ
ＣＬＫ）によりＦＦ ２７にセットされ、周期Ｔ５でス
トローブされた後、ＦＦ ２８を介して、第１図に示す
アクセス制御回路４へ転送される。
本実施例では、説明の便宜上“ＣＡＳ Ｂｅｆｏｒｅ
ＲＡＳ”リフレッシュ機能を持ったＲＡＭを使用したも
のとしている。この機能は、ＲＡＳが“オン”になる前
にＣＡＳが“オン”となっている場合、ＲＡＭはリフレ
ッシュ動作と認識し、内蔵のリフレッシュ・アクセス・
カウンタを更新し、リフレッシュを行う。
ＲＡＳ”リフレッシュ機能を持ったＲＡＭを使用したも
のとしている。この機能は、ＲＡＳが“オン”になる前
にＣＡＳが“オン”となっている場合、ＲＡＭはリフレ
ッシュ動作と認識し、内蔵のリフレッシュ・アクセス・
カウンタを更新し、リフレッシュを行う。
従って、リフレッシュの起動がかかった場合、Ｔ１でＣ
ＡＳが、Ｔ２でＲＡＳが“オン”とすることによって、
リフレッシュ動作が行われる。このとき、アドレス信号
は何等意味を持たない。
ＡＳが、Ｔ２でＲＡＳが“オン”とすることによって、
リフレッシュ動作が行われる。このとき、アドレス信号
は何等意味を持たない。
（２）−シングル・クロック・モード時の動作つぎに、
第２図と、シングル・クロック・モード時の動作を示す
タイムチートである第４図および第５図を参照して、シ
ングル・クロック・モード時の動作を説明する。
第２図と、シングル・クロック・モード時の動作を示す
タイムチートである第４図および第５図を参照して、シ
ングル・クロック・モード時の動作を説明する。
シングル・クロック・モード信号（ＳＩＮＧ）は、ノー
マル・クロック（ＮＣＬＫ）が止る約１００ｎｓ前に°
オン”となり、連続クロ７りとなる約８００ｎｓ前に“
オフ゛となるようにしである。このシングル・クロック
・モード信号（ＳＩＮＧ）は、発振器７から出力される
フリーラン・クロック（ＩＦＣＬＫ）によってＦＦ ２
９にセットされる。
マル・クロック（ＮＣＬＫ）が止る約１００ｎｓ前に°
オン”となり、連続クロ７りとなる約８００ｎｓ前に“
オフ゛となるようにしである。このシングル・クロック
・モード信号（ＳＩＮＧ）は、発振器７から出力される
フリーラン・クロック（ＩＦＣＬＫ）によってＦＦ ２
９にセットされる。
ＦＦ ２９にセットされたＳＩＮＧ信号は、さらに、Ｆ
Ｆ ３０〜ＦＦ ３２に順次シフトされ、第４図に示す
ように、８１〜Ｓ４の各信号を作成する。
Ｆ ３０〜ＦＦ ３２に順次シフトされ、第４図に示す
ように、８１〜Ｓ４の各信号を作成する。
Ｓ２信号が“オン９となると、ＦＦ ２１で作成される
ＲＡＳ信号は抑止され、さらに３３信号が“オン”とな
ると、ＦＦ ２２で作成されるＣＡＳ信号が抑止される
。これは、ＲＡＳ、 ＣＡＳ信号が“オン”となったま
まシングル・クロック・モードに遷移した場合、順序を
とってＲＡＳ、 ＣＡＳ （を号を６オフ”してやる必
要があるためである。
ＲＡＳ信号は抑止され、さらに３３信号が“オン”とな
ると、ＦＦ ２２で作成されるＣＡＳ信号が抑止される
。これは、ＲＡＳ、 ＣＡＳ信号が“オン”となったま
まシングル・クロック・モードに遷移した場合、順序を
とってＲＡＳ、 ＣＡＳ （を号を６オフ”してやる必
要があるためである。
例えば、読出し動作の後半Ｔ４で、シングル・クロック
・モードになったとすると、ＲＡＳ、 ＣＡＳＯ順で“
オフ０していかないと、正しい読出しデータをＦＦ ２
７ヘセツトすることができない、また、このＳ２． Ｓ
３信号は、シングル・クロック・モードから連続クロッ
ク・モードに戻る場合、規定のＲＡＳ、 ＣＡＳのパル
ス幅と、“オン”になる順序の保証も行っている。
・モードになったとすると、ＲＡＳ、 ＣＡＳＯ順で“
オフ０していかないと、正しい読出しデータをＦＦ ２
７ヘセツトすることができない、また、このＳ２． Ｓ
３信号は、シングル・クロック・モードから連続クロッ
ク・モードに戻る場合、規定のＲＡＳ、 ＣＡＳのパル
ス幅と、“オン”になる順序の保証も行っている。
シングル・クロック・モード時のリフレッシュの起動は
、分周器９の出力ＲＦＧＯ信号により行われる。 Ｒ
ＦＧＯ信号とＳ４信号のアンド条件がとられると、ゲー
ト６０を通してＣＡＳ信号が“オン”となり、さらに、
そのＣＡＳ信号を遅延回路８１で遅延したＲＡＳ信号が
“オン”となり、リフレッシュ動作を行う。
、分周器９の出力ＲＦＧＯ信号により行われる。 Ｒ
ＦＧＯ信号とＳ４信号のアンド条件がとられると、ゲー
ト６０を通してＣＡＳ信号が“オン”となり、さらに、
そのＣＡＳ信号を遅延回路８１で遅延したＲＡＳ信号が
“オン”となり、リフレッシュ動作を行う。
また、シングル・クロック・モード中の読出し、書込み
動作を保証するため、ＲＡＭ起動信号として、フリーラ
ン・ゴー（ＦＧＯ）信号を用いる。 ＦＧＯ信号は、第
５図に示すように、ＲＦＧＯ信号と１／２周期ずれて起
動される。 ＦＧＯ信号とＳ４． Ｔ３のアンドがとら
れると、ゲート５９を通してＲＡＳ信号が“オン”とな
り、さらにこのＲＡＳ信号を遅延回路８０で遅延したＣ
ＡＳ信号が“オン１となる。そのとき、ＦＦ １Ｂまた
はＦＦ １９の動作モードによって、ＲＣＬＫ、 ＷＥ
等所定のタイミングが出され、読出しまたは書込み動作
を行う。
動作を保証するため、ＲＡＭ起動信号として、フリーラ
ン・ゴー（ＦＧＯ）信号を用いる。 ＦＧＯ信号は、第
５図に示すように、ＲＦＧＯ信号と１／２周期ずれて起
動される。 ＦＧＯ信号とＳ４． Ｔ３のアンドがとら
れると、ゲート５９を通してＲＡＳ信号が“オン”とな
り、さらにこのＲＡＳ信号を遅延回路８０で遅延したＣ
ＡＳ信号が“オン１となる。そのとき、ＦＦ １Ｂまた
はＦＦ １９の動作モードによって、ＲＣＬＫ、 ＷＥ
等所定のタイミングが出され、読出しまたは書込み動作
を行う。
ＦＦ ２０が“オン”となったリフレッシュ状態では、
ＦＧＯ信号は抑止される。 Ｔ３の“オン１の閘、何
度も読出し、書込みの動作が入るが、ＲＡＭ ６の内容
を破壊したり、悪影響を及ぼすことはない。
ＦＧＯ信号は抑止される。 Ｔ３の“オン１の閘、何
度も読出し、書込みの動作が入るが、ＲＡＭ ６の内容
を破壊したり、悪影響を及ぼすことはない。
以上、説明のように、本実施例によって、殆どの回路は
ノーマル・クロック（ＮＣＬＫ）だけによって制御され
、シングル・クロック・モードになったとき、リフレッ
シュ動作をフリーラン・クロックにより起動がかけられ
るよう切換えが行われる。
ノーマル・クロック（ＮＣＬＫ）だけによって制御され
、シングル・クロック・モードになったとき、リフレッ
シュ動作をフリーラン・クロックにより起動がかけられ
るよう切換えが行われる。
本実施例においては、ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳリ
フレッシュ機能を持ったダイナミックＲＡＭについて説
明を行ったが、ＲＡＳ ０ｎｌｙリフレフシ二またはリ
フレッシュ機能ピンを持ったダイナミックＲＡＭについ
ても、本発明を通用できる・ことは明白である。
フレッシュ機能を持ったダイナミックＲＡＭについて説
明を行ったが、ＲＡＳ ０ｎｌｙリフレフシ二またはリ
フレッシュ機能ピンを持ったダイナミックＲＡＭについ
ても、本発明を通用できる・ことは明白である。
［発明の効果］
以上説明のように本発明によって、回路の殆どが、連続
／シングルの両モードで動作するクロックのみによって
動作されるため、その制御回路が大幅に簡略化でき、且
つスキャン・イン／スキャン・アウト機能を用いた診断
を容易に実施できるようになり、信頼性および保守性の
向上に大いに効果を有するものである。
／シングルの両モードで動作するクロックのみによって
動作されるため、その制御回路が大幅に簡略化でき、且
つスキャン・イン／スキャン・アウト機能を用いた診断
を容易に実施できるようになり、信頼性および保守性の
向上に大いに効果を有するものである。
第１図は本発明の一実施例を示す要部ブロック図、
第２図は本発明の一実施例の要部回路図、第３図は本発
明の一実施例の連続クロック・モード時タイムチャート
、 第４図、第５図は本発明の一実施例のシングル・クロッ
ク・モード時タイムチャート、第６図は従来例の要部ブ
ロック図である。 図面において、 １．２はＣＰＵ等のアクセス源、 ３はリフレッシュ起動回路、 ４はアクセス制御回路、 ５はタイミング発生回路、 ６は記憶部、 ７は発振器、８は
クロック・モード制御回路、 ９は分周器、ＮＣＬＫ
はノーマル・クロック、 ＦＣＬＫ はフリーラン・クロック、をそれぞれ示す
。 −７寮１目 寥３ 聞
明の一実施例の連続クロック・モード時タイムチャート
、 第４図、第５図は本発明の一実施例のシングル・クロッ
ク・モード時タイムチャート、第６図は従来例の要部ブ
ロック図である。 図面において、 １．２はＣＰＵ等のアクセス源、 ３はリフレッシュ起動回路、 ４はアクセス制御回路、 ５はタイミング発生回路、 ６は記憶部、 ７は発振器、８は
クロック・モード制御回路、 ９は分周器、ＮＣＬＫ
はノーマル・クロック、 ＦＣＬＫ はフリーラン・クロック、をそれぞれ示す
。 −７寮１目 寥３ 聞
Claims (1)
- 定期的にリフレッシュ動作が必要な半導体記憶素子を
用いた記憶装置において、リフレッシュ動作を起動する
第１のリフレッシュ起動回路と、１つまたは複数のアク
セス源よりの起動信号同士または前記第１のリフレッシ
ュ起動回路よりのリフレッシュ起動信号との競合・持ち
合せ制御を行うアクセス制御回路と、前記アクセス制御
回路よりの起動信号を受け記憶素子の書込み、読出し及
びリフレッシュのためのタイミング信号を発生するタイ
ミング信号発生回路と、一定の周期で連続的に動作する
第１のクロックを発生する発振器と、前記第１のクロッ
クを基としてリフレッシュ起動信号を発生させる第２の
リフレッシュ起動回路とを具備し、前記第１のリフレッ
シュ起動回路、アクセス制御回路及びタイミング発生回
路は、連続／シングルの両クロック・モードを持つ第２
のクロックにより制御され、前記第２のクロックが連続
クロック・モードのときのリフレッシュ動作は前記第１
のリフレッシュ起動回路より起動され、シングル・クロ
ック・モードのときのリフレッシュ動作は前記第２のリ
フレッシュ起動回路に切換えられるよう構成したことを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267914A JPS61145796A (ja) | 1984-12-19 | 1984-12-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267914A JPS61145796A (ja) | 1984-12-19 | 1984-12-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145796A true JPS61145796A (ja) | 1986-07-03 |
Family
ID=17451372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267914A Pending JPS61145796A (ja) | 1984-12-19 | 1984-12-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162297A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | ダイナミックｒａｍのタイミング制御方式 |
-
1984
- 1984-12-19 JP JP59267914A patent/JPS61145796A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162297A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | ダイナミックｒａｍのタイミング制御方式 |
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