JP2017220242A - メモリ装置、メモリモジュール、及びメモリ装置の動作方法 - Google Patents

Abstract

【課題】動的にキャッシュポリシーを変更するメモリ装置、メモリモジュール、及びメモリ装置の動作方法を提供する。
【解決手段】本発明のメモリ装置は、複数のキャッシュライン及び複数のキャッシュラインに対応する複数のタグを保存するセルアレイと、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを選択し、選択された少なくとも一つの管理ポリシーに基づいてキャッシュポリシーを設定するキャッシュポリシー設定回路と、キャッシュポリシーに基づいて複数のキャッシュラインを管理するキャッシュロジックと、を備える。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、より詳細には、キャッシュメモリで動作するメモリ装置、メモリモジュール、及びメモリ装置の動作方法に関する。

コンピュータシステムにおいて、メインメモリの長いアクセスレイテンシによる性能低下を減らすためにキャッシュメモリが使用される。メインメモリの容量増加により、キャッシュメモリの容量も増加している。それにより、ＤＲＡＭのような高容量で具現可能なメモリがキャッシュメモリとして使用される。

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、動的にキャッシュポリシーを変更するメモリ装置、メモリモジュール、及びメモリ装置の動作方法を提供することにある。

上記目的を達成するためになされた本発明の一態様によるメモリ装置は、複数のキャッシュライン及び該複数のキャッシュラインに対応する複数のタグを保存するセルアレイと、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを選択し、該選択された少なくとも一つの管理ポリシーに基づいてキャッシュポリシーを設定するキャッシュポリシー設定回路と、前記キャッシュポリシーに基づいて前記複数のキャッシュラインを管理するキャッシュロジックと、を備える。

上記目的を達成するためになされた本発明の一態様によるメモリモジュールは、複数のキャッシュラインを保存する複数の第１メモリ装置と、前記複数のキャッシュラインに対応する複数のキャッシュタグを保存し、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーをキャッシュポリシーとして選択し、前記選択されたキャッシュポリシー及び前記複数のキャッシュタグに基づいて前記複数のキャッシュラインを管理する第２メモリ装置と、を備える。

上記目的を達成するためになされた本発明の一態様によるメモリ装置の動作方法は、予め設定されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する段階と、外部装置から受信されたコマンドに基づいて複数の管理ポリシーのうちの少なくとも一つの管理ポリシーをキャッシュポリシーとして選択することによりキャッシュポリシーを変更する段階と、前記変更されたキャッシュポリシーに基づいて前記複数のキャッシュラインを管理する段階と、を有する。

上記目的を達成するためになされた本発明の他の態様によるメモリ装置の動作方法は、予め設定されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する段階と、前記メモリ装置の外部メモリコントローラからキャッシュポリシー設定コマンドを受信する段階と、前記受信されたキャッシュポリシー設定コマンドに基づくキャッシュポリシーが前記予め設定されたキャッシュポリシーと異なる場合、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを前記メモリ装置の動作のための新たなキャッシュポリシーとして選択することにより前記予め設定されたキャッシュポリシーを変更する段階と、前記新たなキャッシュポリシーに基づいて前記複数のキャッシュラインを管理する段階と、を有する。

本発明のメモリ装置、メモリモジュール、及びメモリ装置の動作方法によれば、メモリ装置が使用環境に適するように動的にキャッシュポリシーを変更することにより、メインメモリの信頼性が向上してメモリ装置又はメモリモジュールが適用されるメモリシステムの性能を向上させることができる。

本発明の一実施形態による電子システムを簡略に示すブロック図である。 本発明の一実施形態によるメモリシステムを示すブロック図である。 本発明の一実施形態によるメモリ装置の一例を示すブロック図である。 図１のキャッシュメモリとメインメモリとのデータマッピングを示す図である。 図１のキャッシュメモリにアクセスするためのアドレス構造の一例を示す図である。 本発明の一実施形態によるキャッシュポリシー設定回路の一例を示すブロック図である。 本発明の一実施形態によるキャッシュポリシー設定回路の他の例を示すブロック図である。 図５Ｂのモニタ回路の一具現例を示すブロック図である。 本発明の一実施形態によるメモリ装置の動作を示す図である。 本発明の一実施形態によるメモリ装置の動作を示す図である。 本発明の一実施形態によるメモリ装置の動作の一例を示すフローチャートである。 本発明の一実施形態によるメモリ装置の動作の一例を示すフローチャートである。 本発明の一実施形態によるメモリ装置の動作の他の例を示すフローチャートである。 本発明の一実施形態によるメモリ装置の動作の他の例を示すフローチャートである。 本発明の一実施形態によるメモリシステムの動作を示すフローチャートである。 本発明の一実施形態によるメモリ装置の他の例を示す回路図である。 本発明の一実施形態によるメモリ装置の更に他の例を示す回路図である。 本発明の一実施形態によるメモリモジュールの一例を示す図である。 図１５のメモリモジュールの動作を示すフローチャートである。 図１５のメモリモジュールの動作を示すフローチャートである。 本発明の一実施形態によるメモリモジュールの他の例を示す図である。 本発明の一実施形態によるメモリモジュールの更に他の例を示す図である。 本発明の一実施形態によるコンピュータシステムの一例を示すブロック図である。 本発明の一実施形態によるコンピュータシステムの他の例を示すブロック図である。 本発明の一実施形態によるコンピュータシステムの更に他の例を示すブロック図である。 本発明の一実施形態によるモバイルシステムを示すブロック図である。

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、多くの異なる形態で具体化され、ここで説明する例示的な実施形態に限定されるものであると解釈してはならない。このような例示的な実施形態は、単に一例に過ぎず、ここに提供する細部事項を必要としない多くの具現及び変形が可能である。特許請求範囲の文言は、本発明の要件決定において参照されなければならない。

本発明の技術分野において伝統的であるように、本実施形態を機能ブロック、ユニット、及び／又はモジュールの観点から図面に記述して説明する。当業者は、このようなブロック、ユニット、及び／又はモジュールが論理回路、ディスクリート部品、マイクロプロセッサ、配線回路、メモリ素子、配線接続のような電子（又は、光学）回路によって物理的に具現されることを理解する。それは、半導体基盤製造技術又は他の製造技術を使用して形成される。ブロック、ユニット、及び／又はモジュールがマイクロプロセッサ又は類似体によって具現される場合、それらは、本明細書に記述する多様な機能を遂行するために、ソフトウェア（例えば、マイクロコード）を使用してプログラミングされ、選択的にファームウェア及び又はソフトウェアによって駆動される。代案として、各々のブロック、ユニット、及び／又はモジュールは、専用ハードウェアによって、又は一部機能を遂行するための専用ハードウェア及び他の機能を遂行するためのプロセッサ（例えば、１以上のプログラムされたマイクロプロセッサ及び関連回路）の組み合わせとして具現される。また、本実施形態の各々のブロック、ユニット、及び／又はモジュールは、本発明の概念の範囲を外れずに、物理的に２個以上の相互作用する個別的なブロック、ユニット、及び／又はモジュールに分離される。また、本実施形態のブロック、ユニット、及び／又はモジュールは、本発明の概念の範囲を外れずに、更に複雑なブロック、ユニット、及び／又はモジュールに物理的に結合される。

以下、本発明の多様な実施形態について、図面を参照しながら詳細に説明する。

図１は、本発明の一実施形態による電子システムを簡略に示すブロック図である。

図１を参照すると、電子システム１０００は、スマートフォン、タブレットＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、移動電話機（ｍｏｂｉｌｅ ｐｈｏｎｅ）、画像電話機、電子書籍リーダ（ｅ−ｂｏｏｋ ｒｅａｄｅｒ）、デスクトップＰＣ、ラップトップＰＣ、ネットブックコンピュータ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＭＰ３プレーヤ、カメラ、ウェアラブル装置、サーバ、車両用電子装置、船舶用電子装備（例：船舶用航法装置及びジャイロコンパスなど）、航空電子機器（ａｖｉｏｎｉｃｓ）、セキュリティ機器、産業用又は家庭用ロボット、金融機関のＡＴＭ（ａｕｔｏｍａｔｉｃ ｔｅｌｌｅｒ’ｓ ｍａｃｈｉｎｅ）、電子医療機器、家電製品、スマート家具又は建物／構造物の一部のうちの少なくとも一つによって具現される。

電子システム１０００は、ホストシステム（Ｈｏｓｔ Ｓｙｓｔｅｍ）１２００、キャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）１１００、及びメインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）１３００を含む。

ホストシステム１２００は、電子システム１０００の全般的な動作を制御し、論理演算を行う。例えば、ホストシステム１２００は、システムオンチップで構成される。ホストシステム１２００は、中央処理装置（ＣＰＵ）１２１０、及び知能素子（ＩＰ：ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｉｅｓ）１２２０を含む。

中央処理装置（ＣＰＵ）１２１０は、メインメモリ１３００に保存されたプログラム及び／又はデータを処理又は実行する。一実施形態において、ＣＰＵ１２１０はマルチコア・プロセッサによって具現される。一実施形態において、ＣＰＵ１２１０は同一チップ上に位置するキャッシュ（例えば、Ｌ１キャッシュ（図示せず））を含む。

ＩＰ１２２０は、電子システム１０００に集積された回路、ロジック、又はそれらの組み合わせを意味する。集積された回路又はロジックには、コンピュータコード（ｃｏｄｅ）が保存される。

ＩＰ１２２０は、例えばＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＭＦＣ（ｍｕｌｔｉ−ｆｏｒｍａｔ ｃｏｄｅｃ）、ビデオモジュール（例えば、カメラインターフェース、ＪＰＥＧ（ｊｏｉｎｔ ｐｈｏｔｏｇｒａｐｈｉｃ ｅｘｐｅｒｔｓ ｇｒｏｕｐ）プロセッサ、ビデオプロセッサ、ミキサなど）、オーディオシステム、ドライバ、ディスプレイドライバ、揮発性メモリ装置、不揮発性メモリ装置、メモリコントローラ、キャッシュメモリ、シリアルポート、システムタイマ、ウォッチドグタイマ、アナログ・デジタルコンバータなどを含む。

一実施形態において、ＩＰ１２２０は内部にキャッシュメモリを含む。図１において、ホストシステム１２００は、一つのＩＰ１２２０を含むように図示しているが、それに制限されるものではなく、複数のＩＰを含み得る。

メインメモリ１３００は、ホストシステム１２００から要請されたデータを保存したり読み取ったりする。例えば、メインメモリ１３００はＣＰＵ１２１０が実行するコマンド及びデータを保存する。また、メインメモリ１３００はＩＰ１２２０から要請されたデータを保存したり読み取ったりする。

メインメモリ１３００は、揮発性メモリ装置又は不揮発性メモリ装置によって具現される。揮発性メモリ装置は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（ｔｈｙｒｉｓｔｏｒ ＲＡＭ）、Ｚ−ＲＡＭ（ｚｅｒｏ ｃａｐａｃｉｔｏｒ ＲＡＭ）、又はＴＴＲＡＭ（ｔｗｉｎ ｔｒａｎｓｉｓｔｏｒ ＲＡＭ）によって具現される。

不揮発性メモリ装置は、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、フラッシュメモリ、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）、スピン伝達トルクＭＲＡＭ（ＳＴＴ（ｓｐｉｎ−ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ）−ＭＲＡＭ）、ＣＢＲＡＭ（ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ ＲＡＭ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ナノチューブＲｅＲＡＭ（ｎａｎｏｔｕｂｅ ＲｅＲＡＭ）、ポリマーＲＡＭ（ＰｏＲＡＭ（ｐｏｌｙｍｅｒ ＲＡＭ））、ナノ浮遊ゲートメモリ（ＮＦＧＭ：ｎａｎｏ ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ ｍｅｍｏｒｙ）、分子電子メモリ素子（ｍｏｌｅｃｕｌａｒ ｅｌｅｃｔｒｏｎｉｃｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（ｉｎｓｕｌａｔｏｒ ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）によって具現される。

キャッシュメモリ１１００は、メインメモリ１３００に保存されるデータ又は保存されるデータの一部を臨時保存するメモリであり、プログラムが遂行されるときにキャッシュポリシーを基とする、時間的又は空間的な地域性（ｌｏｃａｌｉｔｙ）を利用して、メインメモリ１３００やディスク（図示せず）で使用されるデータに迅速にアクセスするメモリである。時間基盤キャッシュポリシーはリソース／データが検索された時間を使用してキャッシュ項目の最新性（ｆｒｅｓｈｎｅｓｓ）を定義する。空間基盤キャッシュポリシーは要請された資源／データを持ってくる位置を基にキャッシュ項目の最新性を定義する。

キャッシュメモリ１１００は、ホストシステム１２００とメインメモリ１３００との間に配置される。メインメモリ１３００に保存されたデータの一部はキャッシュメモリ１１００にコピーされ、メインメモリ１３００のどの位置に保存されたデータがキャッシュメモリ１１００にコピーされたかを示すタグがキャッシュメモリ１１００に更に保存される。一つのタグに対応するデータ単位、即ちキャッシュメモリ１１００とメインメモリ１３００との間に伝送されるデータブロックをキャッシュライン（ｃａｃｈｅ ｌｉｎｅ）という。それに関する詳細な内容を、図４Ａ及び図４Ｂを参照して説明する。

タグ比較動作に基づいて、ホストシステム１２００がアクセス要請したデータがキャッシュメモリ１１００に存在するか否かが判別され、アクセス要請したデータがキャッシュメモリ１１００に存在する場合（例えば、キャッシュヒットした場合）、キャッシュメモリ１１００のデータがホストシステム１２００に提供される。アクセス要請されたデータがキャッシュメモリ１１００に存在しない場合（例えば、キャッシュミスした場合）、要請されたデータを含む所定サイズのデータがメインメモリ１３００から読み取られ、キャッシュメモリ１１００にコピーされ、コピーされたデータのうちのホストシステム１２００から要請されたデータが読み取られてホストシステム１２００に提供される。

キャッシュミスした場合、キャッシュメモリ１１００のキャッシュポリシーに基づいて、キャッシュメモリ１１００に保存されたキャッシュラインのうちから犠牲キャッシュライン（又は、置換キャッシュラインともいう）が選択され、犠牲キャッシュラインが保存されたセル領域（「ウェイ」という）に、メインメモリ１３００から読み取られたデータがコピーされる。キャッシュメモリ１１００は、使用環境、例えばホストシステム１２００からの要請パターンを基にキャッシュポリシーを動的に変更する。例えば、キャッシュポリシーはキャッシュライン置換ポリシーを含む。キャッシュメモリ１１００がＬＲＵ（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）基盤の置換ポリシーを使用し、ホストシステム１２００から書き込み要請が多い場合、キャッシュメモリ１１００は、キャッシュライン置換ポリシーをＬＲＵ基盤の置換ポリシーからクリーンキャッシュライン優先置換ポリシーに変更する。ここで、クリーンキャッシュラインは、メインメモリ１３００に保存されたデータと同一値を有するデータを保存するキャッシュラインをいう。例えば、キャッシュメモリ１１００がＬＲＵ基盤の置換ポリシーを使用する場合、キャッシュメモリ１１００は、最近最も少なく使用されたキャッシュライン（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ ｃａｃｈｅ ｌｉｎｅ）を優先的に犠牲キャッシュラインとして選択する。キャッシュメモリ１１００がクリーンキャッシュライン優先置換ポリシーを使用する場合、キャッシュメモリ１１００は、優先的にクリーンキャッシュラインを犠牲キャッシュラインとして選択する。一実施形態において、ホストシステム１２００から書き込み要請が多い場合、キャッシュメモリ１１００は、キャッシュライン置換ポリシーをＬＲＵ基盤の置換ポリシーからクリーンキャッシュライン優先置換ポリシーに変更し、その後、優先的にクリーンキャッシュラインを犠牲キャッシュラインとして選択する。

キャッシュメモリ１１００は揮発性メモリ又は不揮発性メモリによって具現される。以下では、キャッシュメモリ１１００としてＤＲＡＭが適用される例について説明する。しかし、本発明は、それに限定される必要はなく、ページ単位でメモリセルアレイにアクセス可能なメモリ装置、又はカラムアドレス及びロウアドレスでメモリセルアレイにアクセス可能な多様なメモリ装置が適用される。

フラッシュメモリやＰＲＡＭのような揮発性メモリをメインメモリ１３００として使用する場合、書き込み回数に制限があり、使用寿命に制限が発生する。従って、キャッシュメモリ１１００がリードレイテンシ（ｒｅａｄ ｌａｔｅｎｃｙ）基盤のキャッシュポリシーを適用する場合、ダーティキャッシュラインが頻繁に置換され、それによりメインメモリ１３００の寿命が急減する。ここで、ダーティキャッシュラインは、メインメモリ１３００に保存されている値と異なるデータを保存しているキャッシュラインを意味する。また、メインメモリ１３００の書き込み回数を減らすために、ダーティキャッシュラインを長時間残しておく場合、キャッシュ再参照率が落ち、キャッシュメモリ１１００自体が機能しないこともある。従って、単一キャッシュポリシーが使用される場合、キャッシュメモリ１１００の性能が十分に示されない。しかし、本発明によるキャッシュメモリ１１００は、上述のように、使用環境に適するように動的にキャッシュポリシーを変更し、それにより電子システム１０００の性能及びメインメモリ１３００の信頼性を向上させることができる。

図２は、本発明の一実施形態によるメモリシステムを示すブロック図である。

図２を参照すると、メモリシステム１５００は、メモリ装置（Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）１００及びメモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）２００を含む。メモリ装置１００はキャッシュメモリとして動作する。メモリ装置１００は図１のキャッシュメモリ１１００に適用され、図１を参照して説明したキャッシュメモリ１１００に関する開示はメモリ装置１００に適用される。メモリ装置１００はＤＲＡＭ装置を含むものと仮定する。

一実施形態において、メモリ装置１００及び／又はメモリコントローラ２００は、ＰｏＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＢＧＡｓ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ｄｉｅ ｉｎ ｗａｆｆｌｅ ｐａｃｋ、ｄｉｅ ｉｎ ｗａｆｅｒ ｆｏｒｍ、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＣＥＲＤＩＰ（ｃｅｒａｍｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、ｐｌａｓｔｉｃ ＭＱＦＰ（ｍｅｔｒｉｃ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＴＱＦＰ（ｔｈｉｎ ｑｕａｄ ｆｌａｔ ｐａｃｋ）、ＳＯＩＣ（ｓｍａｌｌ ｏｕｔｌｉｎｅ ＩＣ）、ＳＳＯＰ（ｓｈｒｉｎｋ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＴＳＯＰ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔａｃｋ ｐａｃｋａｇｅ）のような多様な形態でパッケージングされる。

メモリコントローラ２００は、メモリ装置１００にコマンド信号ＣＭＤ、クロック信号ＣＬＫ、及びアドレス信号ＡＤＤＲを伝送し、書き込み／読み取りデータＤＡＴＡをメモリ装置１００と送受信する。メモリコントローラ２００は、外部装置、例えばホストシステム１２００（図１）からのアクセス要請を基にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤＲを生成する。

コマンド信号ＣＭＤは、メモリ装置１００のノーマル動作、例えば書き込み動作又は読み取り動作を制御する動作コマンドＣＭＤ＿ＯＰを示す。また、コマンド信号ＣＭＤは、メモリ装置１００のキャッシュポリシー変更を制御するキャッシュポリシー設定コマンドＣＭＤ＿ＣＰを示す。一実施形態において、キャッシュポリシー設定コマンドＣＭＤ＿ＣＰは、メモリ装置１００の入出力ピンのうちの動作コマンドＣＭＤ＿ＯＰが受信される入出力ピンとは異なる入出力ピンを介してメモリ装置１００で受信される。他の実施形態において、キャッシュポリシー設定コマンドＣＭＤ＿ＣＰが受信される入出力ピンは、動作コマンドＣＭＤ＿ＯＰが受信される入出力ピンと同一である。

アドレス信号ＡＤＤＲはインデックスＩＮＤＥＸ及びタグＴＡＧを含む。アドレス信号ＡＤＤＲはオフセットを更に含む。アドレス信号ＡＤＤＲは、外部装置から要請されたアドレス（例えば、メインメモリ１３００（図１）のアドレス）に対応するデータがメモリ装置１００に保存されているか否かを判別するための信号であり、要請されたアドレスの一部又は全部のビットを含む。

メモリ装置１００は、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）１１０、キャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０、及びキャッシュポリシー設定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０を含む。

メモリセルアレイ１１０は複数のＤＲＡＭセルを含む。メモリセルアレイ１１０は、複数のキャッシュライン、及び複数のキャッシュラインに対応する複数のタグを保存する。

キャッシュポリシー設定回路１３０は、メモリ装置１００のキャッシュポリシーを設定する。例えば、キャッシュポリシーは、置換ポリシー、割り当てポリシー、及び書き込みポリシーのうちの一つを含む。一実施形態において、キャッシュポリシー設定回路１３０は、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを選択し、選択された少なくとも一つの管理ポリシーに基づいてキャッシュポリシーを設定する。一実施形態において、キャッシュポリシー設定回路１３０は、受信されたキャッシュポリシー設定コマンドＣＭＤ＿ＣＰに応答してキャッシュポリシーを変更する。一実施形態において、キャッシュポリシー設定回路１３０は、アクセスコマンド、例えば動作コマンドＣＭＤ＿ＯＰをモニタリングし、モニタリング結果に基づいてキャッシュポリシーを変更する。

キャッシュロジック１２０は、キャッシュヒット又はキャッシュミスを判断する。また、キャッシュロジック１２０は、設定されたキャッシュポリシーを基にメモリ装置１００のキャッシュ動作を制御する。キャッシュロジック１２０は、メモリセルアレイ１１０に保存された複数のキャッシュライン又は複数のタグを管理する。例えば、キャッシュロジック１２０は、キャッシュミス発生時、キャッシュポリシーを基に犠牲キャッシュラインを選択し、キャッシュラインを置換させる。

図３は、本発明の一実施形態によるメモリ装置の一例を示すブロック図である。

図３を参照すると、メモリ装置１００は、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）１１０、キャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０、キャッシュポリシー選定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｒｄｅｒ）１４０、ロウバッファ（Ｒｏｗ Ｂｕｆｆｅｒ）１５０、カラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｒｄｅｒ）１６０、入出力（Ｉ／Ｏ）バッファ１７０、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｒｄｅｒ）１８０、及びアドレスレジスタ（ＡＤＤＲ Ｒｅｇｉｓｔｅｒ）１９０を含む。

メモリセルアレイ１１０は、複数のキャッシュラインＣＬ、及び複数のキャッシュラインＣＬに対応する複数のタグＴＡＧｓを保存する。タグは、対応するキャッシュラインがメインメモリのどの位置に保存されているかを示す。

メモリセルアレイ１１０は、複数のロウ及び複数のカラムによって、行列（カラム及びロウ）に配列された複数のメモリセルを含む。メモリセルアレイ１１０は、ワードラインＷＬ及びビットラインＢＬを介して、ロウデコーダ１４０及びロウバッファ１５０に連結される。

メモリセルアレイ１１０において、各ロウはインデックス番号（ＩＮＤＸ１〜ＩＮＤＥＸｍ）によって区別される。例えば、一つのロウは一つのインデックス番号に対応する。複数のロウは、それぞれ複数のウェイ（ＷＡＹ１〜ＷＡＹｎ）を含む。複数のロウは、それぞれ複数のウェイ（又は、セル領域）（ＷＡＹ１〜ＷＡＹｎ）に対応する複数のキャッシュライン（ＣＬ１〜ＣＬｎ）、及び複数のキャッシュライン（ＣＬ１〜ＣＬｎ）に対応する複数のタグ（Ｔ１〜Ｔｎ）を保存する。説明の便宜のために、一つのロウにおいて、複数のウェイ（ＷＡＹ１〜ＷＡＹｎ）にそれぞれ対応するキャッシュラインＣＬ及びタグは同一符号を使用する。図３では、複数のタグＴＡＧｓと複数のキャッシュラインＣＬとが区別されて保存されるように図示しているが、それに制限されるものではなく、複数のタグＴＡＧｓと複数のキャッシュラインＣＬとが一つのロウ内で交互に保存され得る。

複数のロウは、複数のキャッシュライン（ＣＬ１〜ＣＬｎ）の各々に関する状態情報（例えば、ダーティ又はクリーン、有効又は無効）を更に含む。複数のロウにそれぞれ保存された複数のキャッシュラインＣＬ、複数のタグＴＡＧｓ、及び状態情報は、一つのセットＳＥＴを構成する。

コマンドデコーダ１８０は、メモリコントローラ２００（図２）から受信されたコマンド信号、例えばチップ選択信号／ＣＳ（ｃｈｉｐ ｓｅｌｅｃｔ）、ロウアドレスストローブ／ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、カラムアドレスストローブ／ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、ライトイネーブル信号／ＷＥ（ｗｒｉｔｅ ｅｎａｂｌｅ）、及びクロックイネーブル信号ＣＫＥ（ｃｌｏｃｋ ｅｎａｂｌｅ）が入力されてデコーディング動作を遂行する。コマンドデコーダ１８０は、デコーディング動作を介して確認されたコマンドによる内部制御信号ＣＴＲＬを生成する。コマンドデコーダ１８０は、制御信号ＣＴＲＬをロウデコーダ１４０及びキャッシュポリシー設定回路１３０に提供するが、それ以外のメモリ装置１００の他の構成要素に提供することもできる。

キャッシュポリシー設定回路１３０は、メモリ装置１００のキャッシュポリシーを設定する。キャッシュポリシー設定回路１３０は、複数の管理ポリシー（ＭＰ１、ＭＰ２、ＭＰ３）を含み、そのうちの少なくとも一つを選択することによりキャッシュポリシーを設定する。図３では、３つの管理ポリシーを図示しているが、それに制限されるものではなく、多様な数の種類及び多様な数の管理ポリシーを含み得る。例えば、複数の管理ポリシー（ＭＰ１〜ＭＰ３）は、置換ポリシー、割り当てポリシー、又は書き込みポリシーを含む。複数の管理ポリシー（ＭＰ１〜ＭＰ３）は、アルゴリズム、回路、又はアルゴリズムを実行する回路として具現される。

キャッシュポリシー設定回路１３０は、受信された制御信号ＣＴＲＬを基に、動的にキャッシュポリシーを変更する。

メモリコントローラ２００から受信されたアドレス信号ＡＤＤＲはアドレスレジスタ１９０に保存される。アドレスレジスタ１９０は、アドレス信号ＡＤＤＲのうちのインデックスＩＮＤＥＸをロウアドレスＸ−ＡＤＤＲとしてロウデコーダ１４０に提供し、タグＴＡＧをキャッシュロジック１２０に提供する。

ロウデコーダ１４０は、制御信号ＣＴＲＬ及びロウアドレスＸ−ＡＤＤＲに基づいてワードラインＷＬを選択する。それにより、ロウアドレスＸ−ＡＤＤＲに対応するインデックスを有するロウが活性化される。活性化されたロウに保存されたデータ、即ち複数のキャッシュラインＣＬ及び複数のタグＴＡＧｓが、ビットラインＢＬを介してロウバッファ１５０にローディングされる。ロウバッファ１５０は、ビットラインＢＬに連結されたメモリセルのデータをセンシングするセンスアンプ回路によって具現される。

キャッシュロジック１２０は、アドレスレジスタ１９０から提供されたタグＴＡＧ、即ち受信されたタグを、ロウバッファ１５０にローディングされた複数のタグ（Ｔ１〜Ｔｎ）と比較してキャッシュヒットしたか否かを判断する。キャッシュロジック１２０は、受信されたタグＴＡＧが複数のタグ（Ｔ１〜Ｔｎ）のうちの一つにマッチングされた場合、キャッシュヒットであり、マッチングされない場合、キャッシュミスと判断する。

キャッシュヒットの場合、キャッシュロジック１２０は、ロウバッファ１５０にローディングされた複数のキャッシュライン（ＣＬ１〜ＣＬｎ）のうち、マッチングされたタグに対応するキャッシュラインを示す情報（例えば、ウェイ情報など）を基にカラムアドレスＹ−ＡＤＤＲを生成する。キャッシュミスの場合、キャッシュロジック１２０は、キャッシュポリシー設定回路１３０で設定されたキャッシュポリシーを基に置換キャッシュラインを選択し、キャッシュラインを示す情報を基にカラムアドレスＹ−ＡＤＤＲを生成する。

キャッシュロジック１２０は、カラムアドレスＹ−ＡＤＤＲをカラムデコーダ１６０に提供する。カラムデコーダ１６０は、ロウバッファ１５０にローディングされたデータのうちのカラムアドレスＹ−ＡＤＤＲに対応するキャッシュラインのデータ（又は、キャッシュラインの一部データ）を選択する。ロウバッファ１５０は、選択されたデータＤＡＴＡ及び選択されたデータＤＡＴＡに対応するタグＴＡＧを、入出力バッファ１７０を介して外部に出力する。データＤＡＴＡ及びタグＴＡＧは、メモリコントローラ２００（図２）又はメインメモリ１３００（図１）に伝送される。

図４Ａは、図１のキャッシュメモリとメインメモリとのデータマッピングを示す図である。図４Ａは、マッピング動作の一例であり、ｎ−ウェイ集合連想マッピング（ｎ−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ ｍａｐｐｉｎｇ）を示す。

メインメモリ３００は、所定サイズの複数のブロック（３０１〜３０ｋ）に区分され、区分されたブロックに対応してそれぞれタグＴＡＧ値が割り当てられる。例えば、第１ブロック３０１のタグＴＡＧ値は「００００」であり、第２ブロックのタグＴＡＧ値は「０００１」である。各ブロック（３０１〜３０ｋ）は、複数の領域に区分され、複数の領域に対応してそれぞれインデックスＩＮＤＥＸ値が割り当てられる。

キャッシュメモリ１００は複数のウェイ（ＷＡＹ１〜ＷＡＹｎ）を含む。各ウェイのサイズは、メインメモリ３００の各ブロック（３０１〜３０ｋ）のサイズと同一である。

メインメモリ３００のデータをキャッシュメモリ１００にコピーする際に、所定サイズのデータを示すキャッシュラインＣＬ、及び当該キャッシュラインのタグＴＡＧ値がキャッシュメモリ１００に書き込まれる。また、当該キャッシュラインに関する状態情報（Ｖ、Ｄ）がキャッシュメモリ１００に書き込まれる。複数のウェイ（ＷＡＹ１〜ＷＡＹｎ）において、同一インデックス値を有するキャッシュラインＣＬ、タグＴＡＧ、及び状態情報（Ｖ、Ｄ）が一つのセットＳＥＴを構成する。

その後、キャッシュメモリ１００に保存されたデータを読み取る場合、セットＳＥＴを示すインデックス情報により、多数のセットＳＥＴのうちのいずれか一つが選択される。一つのセットに含まれる多数のキャッシュラインＣＬについては、タグＴＡＧ値の比較動作に基づいて１本のキャッシュラインが選択される。

図４Ｂは、図１のキャッシュメモリにアクセスするためのアドレス構造の一例を示す図である。

図４Ｂを参照すると、メモリアドレスＭＥＭ＿ＡＤＤＲは、タグＴＡＧフィールド、インデックスＩＮＤＥＸフィールド、オフセットＯＦＦＳＥＴフィールドを含む。インデックスＩＮＤＥＸフィールドの値を利用して多数のセットのうちのいずれか一つのセットが選択され、タグＴＡＧフィールドの値を利用して多数のキャッシュラインのうちの一つが選択される。また、オフセットＯＦＦＳＥＴフィールドの値を利用して、１本のキャッシュラインに関するバイト（ｂｙｔｅ）単位のアクセスも可能である。

図５Ａ及び図５Ｂは、本発明の一実施形態によるキャッシュポリシー設定回路の多様な例を示すブロック図である。説明の便宜のために、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）２００及びキャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０を共に図示する。

図５Ａを参照すると、メモリコントローラ２００は、外部装置、例えばホストシステムからのキャッシュポリシー変更要請ＲＥＱ＿ＰＣがあると、キャッシュポリシー変更要請ＲＥＱ＿ＰＣに対応するキャッシュポリシー設定コマンドＣＭＤ＿ＣＰを生成し、これをメモリ装置１００ａに提供する。一実施形態において、キャッシュポリシー変更要請ＲＥＱ＿ＰＣは、メモリ装置１００ａの既設定のキャッシュポリシーを他のキャッシュポリシーに変更することを要求する信号を含む。一実施形態において、キャッシュポリシー変更要請ＲＥＱ＿ＰＣは、ホストシステムのアクセス要請が有する特性（例えば、アクセス要請が書き込み中心要請であるか、或いは読み取り中心要請であるかなど）を示す信号を含む。他の実施形態において、メモリコントローラ２００は、ホストシステムからのアクセス要請（書き込み要請又は読み取り要請）を分析し、アクセス要請の特性を基にキャッシュポリシー設定コマンドＣＭＤ＿ＣＰを生成する。

キャッシュポリシー設定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０ａは、複数の管理ポリシー１３１、ポリシーレジスタ（Ｐｏｌｉｃｙ Ｒｅｇｉｓｔｅｒ）１３３、及びキャッシュポリシー選択器（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｌｅｃｔｏｒ）１３２を含む。

複数の管理ポリシー１３１は、アルゴリズム、回路、又はアルゴリズムを実行する回路として具現される。複数の管理ポリシー１３１は、キャッシュ動作に関する置換ポリシー、割り当てポリシー、書き込みポリシーなどを含む。

キャッシュポリシー選択器１３２は、複数の管理ポリシー１３１のうちの少なくとも一つの管理ポリシーを選択する。キャッシュポリシー選択器１３２は、メモリコントローラ２００からキャッシュポリシー設定コマンドＣＭＤ＿ＣＰが受信されると、キャッシュポリシー設定コマンドＣＭＤ＿ＣＰに応答して管理ポリシーを選択する。キャッシュポリシー選択器１３２は、ポリシーレジスタ１３３に、選択された管理ポリシーを示す値を提供する。

ポリシーレジスタ１３３は、選択された管理ポリシーに関する情報を保存する。これにより、キャッシュポリシー設定回路１３０ａは、ポリシーレジスタ１３３に保存された値を基に、複数の管理ポリシー１３１のうちの少なくとも一つの管理ポリシーに基づいてキャッシュポリシーを設定する。

キャッシュロジック１２０は、キャッシュポリシーＣＰを基に、メモリ装置１００ａのキャッシュ動作を制御する。

図５Ｂを参照すると、キャッシュポリシー設定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０ｂは、複数の管理ポリシー１３１、ポリシーレジスタ（Ｐｏｌｉｃｙ Ｒｅｇｉｓｔｅｒ）１３３、キャッシュポリシー選択器（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｌｅｃｔｏｒ）１３２、及びモニタ回路（Ｍｏｎｉｔｏｒ Ｃｉｒｃｕｉｔ）１３４を含む。図５Ａと比較すると、図５Ｂのキャッシュポリシー設定回路１３０ｂはモニタ回路１３４を更に含む。図５Ｂのキャッシュポリシー設定回路１３０ｂは、図５Ａのキャッシュポリシー設定回路１３０ａの動作を遂行し、モニタ回路１３４のモニタリングによる動作を追加して遂行する。

メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）２００は、外部装置、例えばホストシステムからアクセス要請ＲＥＱ＿ＡＣＣを受信すると、書き込みコマンド又は読み取りコマンドを含む動作コマンドＣＭＤ＿ＯＰを生成し、動作コマンドＣＭＤ＿ＯＰをメモリ装置１００ｂに提供する。動作コマンドＣＭＤ＿ＯＰは、例えば書き込みコマンドＣＭＤ＿ＷＲ又は読み取りコマンドＣＭＤ＿ＲＤを含む。

モニタ回路１３４は、メモリ装置１００ｂに要請された動作パターンを分析する。モニタ回路１３４は、受信された動作コマンドＣＭＤ＿ＯＰ又はデータ入出力をモニタリングする。モニタ回路１３４は、モニタリング結果を基に、メモリ装置１００ｂに要請された動作パターン又はワークロードを分析する。モニタ回路１３４は、分析結果をキャッシュポリシー選択器１３２に提供する。

キャッシュポリシー選択器１３２は、分析結果を基に、既設定のキャッシュポリシーの変更の要否を決定する。キャッシュポリシーの変更が必要であると判断された場合、キャッシュポリシー選択器１３２は、分析結果を基に、複数の管理ポリシー１３１のうちの少なくとも一つの管理ポリシーを選択する。

図６は、図５Ｂのモニタ回路の一具現例を示すブロック図である。

図６を参照すると、モニタ回路１３４ａは、カウンタ（Ｃｏｕｎｔｅｒ）１０及びパターン分析器（Ｐａｔｔｅｒｎ Ａｎａｌｙｚｅｒ）２０を含む。カウンタ１０は、受信された動作コマンドＣＭＤ＿ＯＰをカウンティングする。具体的に、動作コマンドＣＭＤ＿ＯＰは書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤを含み、カウンタ１０は書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤをそれぞれカウンティングする。

一実施形態において、カウンタ１０は、予め設定された期間内に受信された書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤをそれぞれカウンティングする。他の実施形態において、カウンタ１０は、受信されたアクセス要請、即ち書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤを、順に予め設定された回数だけカウンティングする。カウンティングされた回数のうち、書き込みコマンドＣＭＤ＿ＷＲのカウンティング回数と、読み取りコマンドＣＭＤ＿ＲＤのカウンティング回数とを区分する。

パターン分析器２０は、書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤのカウンティング結果を基に動作パターンを分析する。パターン分析器２０は、書き込みコマンドＣＭＤ＿ＷＲのカウンティング回数が予め設定された臨界値以上であるか、或いはアクセス要請のうちの書き込み要請の比、即ち書き込みコマンドＣＭＤ＿ＷＲ及び読み取りコマンドＣＭＤ＿ＲＤのカウンティング回数に対する書き込みコマンドＣＭＤ＿ＷＲの比が臨界値以上である場合、書き込み要請が頻繁であると分析する。

キャッシュポリシー設定回路１３２は、分析結果に基づいて、キャッシュミス発生時、複数のキャッシュラインのうちのクリーンキャッシュラインを優先的に犠牲キャッシュラインとして選択させる管理ポリシーを選択し、それによってキャッシュポリシーが変更される。

以上、図６を参照して本発明の一実施形態による図５Ｂのモニタ回路の一具現例について説明した。しかし、それは一実施形態であって、モニタ回路の構成及び動作は、本発明の技術的思想を含む限り多様に変更され得る。

図７Ａ及び図７Ｂは、本発明の一実施形態によるメモリ装置の動作を示す図である。図７Ａは、メモリ装置１００がキャッシュヒットを判断する動作について説明する図であり、図７Ｂは、キャッシュミス時、キャッシュラインの置換動作について説明する図である。

図７Ａを参照すると、メモリ装置１００は、受信されたアクティブコマンド及びインデックスＩＮＤＥＸに基づいて、インデックスＩＮＤＥＸに対応するロウを活性化させ（Ａｃｔｉｖｅ）、インデックスＩＮＤＥＸに対応するロウに保存されたデータをロウバッファ１５０にローディングする。ローディングされたデータは、選択されたロウのキャッシュライン１５２、及びキャッシュラインに対応するメタデータ１５１を含む。メタデータ１５１は、ローディングされたキャッシュライン１５２に対応するタグＴＡＧｓ及び状態情報（ＶＢｓ、ＤＢｓ）を含む。

キャッシュロジック１２０は、メタデータ１５１のタグ（Ｔ１〜Ｔｎ）及び有効情報（Ｖ１〜Ｖｎ）を、受信されたタグＴＡＧと比較してキャッシュヒットを判断する。キャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０は、受信されたタグＴＡＧ及びマッチングされたタグに対応するキャッシュラインを選択する。選択されたキャッシュラインの少なくとも一部のデータＤＡＴＡ及びマッチングされたタグＴＡＧ＿Ｓは、メモリ装置１００の外部に出力される。

図７Ｂを参照すると、キャッシュミス時、キャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０は、キャッシュポリシー設定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０で設定されたキャッシュポリシーＣＰを基にキャッシュラインを置換する。キャッシュロジック１２０は、キャッシュポリシーＣＰのうちから置換ポリシーを基に犠牲キャッシュラインを選択する。ロウバッファ（Ｒｏｗ Ｂｕｆｆｅｒ）１５０はキャッシュラインを置換する。ロウバッファ１５０は、選択された犠牲キャッシュラインのデータＤＡＴＡ及び犠牲キャッシュラインに対応するタグＴＡＧ＿Ｓをメモリ装置１００の外部に出力し、新たなキャッシュラインのデータＤＡＴＡ及びタグＴＡＧ＿Ｓを受信する。その後、メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ Ａｒｒａｙ）１１０はプリチャージされる。ロウバッファ１５０にローディングされたキャッシュライン及びメタデータがインデックスＩＮＤＥＸに対応するロウに保存されることにより、インデックスＩＮＤＥＸに保存されたデータがアップデートされる。

図８〜図１１は、本発明の一実施形態によるメモリ装置の動作の多様な例を示すフローチャートである。

具体的に、図８及び図９は、本発明の一実施形態によるメモリ装置のキャッシュポリシー変更動作について説明するフローチャートである。

図８を参照すると、メモリ装置１００（図２）は、予め設定されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する（Ｓ１１０）。例えば、ポリシーレジスタ１３３（図５Ａ）にはデフォルト値がセッティングされ、複数の管理ポリシーのうちのデフォルト値による管理ポリシーが選択され、選択された管理ポリシーに基づいてキャッシュポリシーが設定される。

メモリコントローラ２００（図２）からキャッシュポリシー設定コマンドが受信される（Ｓ１２０）。メモリ装置１００は、キャッシュポリシー設定コマンドによるキャッシュポリシーが既設定のキャッシュポリシーと異なる場合、キャッシュポリシーを変更する（Ｓ１３０）。例えば、キャッシュポリシー選択器１３２（図５Ａ）は、複数の管理ポリシーのうちのキャッシュポリシー設定コマンドに対応する少なくとも一つの管理ポリシーを選択し、選択された少なくとも一つの管理ポリシーに関する情報を示す値を、ポリシーレジスタ１３３に提供する。

メモリ装置１００は、変更されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する（Ｓ１４０）。

図９を参照すると、メモリ装置１００は、予め設定されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する（Ｓ２１０）。メモリ装置１００は、受信された書き込み及び読み取りコマンドをモニタリングして動作パターンを分析する（Ｓ２２０）。一実施形態において、メモリ装置１００は、周期的に動作パターンを分析する。一実施形態において、メモリ装置１００は、メモリコントローラ２００から動作コマンドが受信され始めた後、所定期間（例えば、プリセット期間）の間動作パターンを分析する。

メモリ装置１００は、動作パターンを基に、キャッシュポリシー変更が必要であるか否かを判断する（Ｓ２３０）。メモリ装置１００は、動作パターンによって、キャッシュ性能を向上させるキャッシュポリシーを決定し、既設定のキャッシュポリシーが動作パターンによって決定されたキャッシュポリシーに符合するか否かを判断する。

メモリ装置１００は、既設定のキャッシュポリシーが動作パターンによって決定されたキャッシュポリシーに符合しない場合、キャッシュポリシー変更が必要であると判断し、キャッシュポリシーを変更する（Ｓ２４０）。その後、メモリ装置１００は、変更されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する（Ｓ２５０）。

図１０は、本発明の一実施形態によるメモリ装置の動作の他の例を示すフローチャートである。具体的に、図１０は、読み取りコマンド受信時、メモリ装置のキャッシュヒットの判断動作及びキャッシュラインの置換動作を示す。

図１０を参照すると、メモリ装置１００は、メモリコントローラ２００（図２）からアクティブコマンド（活性命令）及びインデックスを受信する（Ｓ３１０）。

メモリ装置１００は、メモリセルアレイから受信されたインデックスに対応するキャッシュライン、タグ、及び状態情報を読み取る（Ｓ３２０）。例えば、読み取られたデータはロウバッファにローディングされる。

メモリ装置１００は、メモリコントローラ２００（図２）から読み取りコマンド及びタグが受信されると（Ｓ３３０）、キャッシュヒットしたか否かを判断する（Ｓ３４０）。メモリ装置１００は、ロウバッファにローディングされたタグを、受信されたタグと比較し、マッチングされるタグを探してマッチングされたタグに対応するキャッシュラインが有効である場合、キャッシュヒットと判断する。マッチングされるタグがないか、或いはマッチングされたタグに対応するキャッシュラインが無効状態である場合、キャッシュミスと判断する。

キャッシュヒットである場合、メモリ装置１００は、タグに対応するキャッシュラインを選択し、選択されたキャッシュラインのデータを出力する（Ｓ３５０）。また、メモリ装置１００はマッチングされたタグを出力する。

キャッシュミスである場合、メモリ装置１００は、キャッシュラインを置換する（Ｓ３７０）。メモリ装置１００は、設定されたキャッシュ置換ポリシーを基に犠牲キャッシュラインを選択する（Ｓ３６０）。犠牲キャッシュラインがダーティ状態である場合、犠牲キャッシュラインのデータをメインメモリに保存する。その後、メモリ装置１００は、アクセス要請されたデータを含むキャッシュライン、及びキャッシュラインに対応するタグをメインメモリから読み取り、それを犠牲キャッシュラインが保存されたウェイに保存する。

図１１は、本発明の一実施形態による動作方法の他の例を示すフローチャートである。具体的に、図１１は、図１０の犠牲キャッシュラインを選択する段階の一具現例を更に詳細に示す。

図１１を参照すると、キャッシュミス時、メモリ装置１００は、キャッシュ置換ポリシーを基に犠牲キャッシュラインを検索する（Ｓ３６１）。メモリ装置１００は、ロウバッファにローディングされたキャッシュラインのうち、犠牲キャッシュラインに選択されるキャッシュラインを探す。例えば、キャッシュ置換ポリシーがクリーンキャッシュラインを優先的に置換キャッシュラインとして選択する管理ポリシーに基づいて設定された場合、ロウバッファにローディングされたキャッシュラインのうちからクリーンキャッシュラインを探す。

メモリ装置１００は、キャッシュ置換ポリシーに符合するキャッシュラインが存在するか否かを判断する（Ｓ３６２）。メモリ装置１００は、キャッシュ置換ポリシーに符合するキャッシュラインが存在する場合、キャッシュラインを犠牲キャッシュラインとして選択し（Ｓ３６３）、キャッシュラインを置換する（Ｓ３７０）。

キャッシュ置換ポリシーに符合するキャッシュラインが存在しない場合、メモリ装置１００は、メモリコントローラに、犠牲キャッシュラインを探すことができなかったことを示すフェイル信号を伝送し（Ｓ３６４）、キャッシュ置換ポリシーを変更する（Ｓ３６５）。一実施形態において、メモリ装置１００は、メモリコントローラからキャッシュポリシー設定コマンドを再受信し、それに基づいてキャッシュ置換ポリシーを変更する。一実施形態において、メモリ装置１００は、デフォルトに設定された管理ポリシーを基にキャッシュ置換ポリシーを変更する。その後、メモリ装置１００は、変更されたキャッシュ置換ポリシーを基に犠牲キャッシュラインを再検索し、キャッシュ置換ポリシーに符合するキャッシュラインを犠牲キャッシュラインとして選択する（Ｓ３６６）。

図１２は、本発明の一実施形態によるメモリシステムの動作を示すフローチャートである。

図１２を参照すると、メモリ装置１００は、デフォルトキャッシュポリシーを設定する（Ｓ４１０）。例えば、ポリシーレジスタ１３３（図５Ａ）に、デフォルトで保存された値に対応する管理ポリシーに基づいてデフォルトキャッシュポリシーが設定される。

メモリコントローラ２００は、メモリ装置１００に設定されたキャッシュポリシー、又はキャッシュポリシーに関する情報を要請する（Ｓ４２０）。メモリ装置１００は、メモリコントローラ２００の要請に応答し、設定されたキャッシュポリシー、又はキャッシュポリシーに関する情報をメモリコントローラ２００に伝送する（Ｓ４３０）。キャッシュポリシーの変更が要請されると、メモリコントローラ２００は、キャッシュポリシー設定コマンドをメモリ装置１００に送信する（Ｓ４４０）。例えば、メモリコントローラ２００は、ホストシステムから要請された動作に適するキャッシュポリシーがメモリ装置１００に既設定のキャッシュポリシーと異なる場合、ホストシステムから要請されたキャッシュポリシーを設定するためのキャッシュポリシー設定コマンドを送信する。

メモリ装置１００は、受信されたキャッシュポリシー設定コマンドに基づいてキャッシュポリシーを変更する（Ｓ４５０）。一実施形態において、ホストシステムから要請された動作が一時的なものである場合、メモリコントローラ２００は、一時的にキャッシュポリシーを変更し、ホストシステムから要請された動作が終わると、キャッシュポリシーをデフォルトキャッシュポリシーに再び変更する。

図１３は、本発明の一実施形態によるメモリ装置の他の例を示すブロック図である。

図１３は、図３のメモリ装置１００の他の実施例である。図３のメモリ装置１００及び図１３のメモリ装置１００ｃにおいて、同一参照符号を有する構成要素の動作は同一であり、それに関する重複説明を省略する。

図１３を参照すると、メモリ装置１００ｃは、第１メモリセルアレイ（Ｍｅｍｏｒｉ Ｃｅｌｌ Ａｒｒａｙ １）１１１及び第２メモリセルアレイ（Ｍｅｍｏｒｉ Ｃｅｌｌ Ａｒｒａｙ ２）１１２を含む。また、メモリ装置１００ｃは、第１メモリセルアレイ１１１に連結された第１ロウデコーダ（Ｒｏｗ Ｄｅｃｏｒｄｅｒ １）１４１、第１ロウバッファ（Ｒｏｗ Ｂｕｆｆｅｒ １）１５０＿１、及び第１カラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｒｄｅｒ １）１６１を含み、第２メモリセルアレイ１１２に連結された第２ロウデコーダ（Ｒｏｗ Ｄｅｃｏｒｄｅｒ ２）１４２、第２ロウバッファ（Ｒｏｗ Ｂｕｆｆｅｒ ２）１５０＿２、及び第２カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｒｄｅｒ ２）１６２を含む。

第２メモリセルアレイ１１２には複数のキャッシュラインが保存され、第１メモリセルアレイ１１１には複数のキャッシュラインにそれぞれ対応する複数のタグＴＡＧｓが保存される。同一インデックスを有する複数のキャッシュライン（ＣＬ１〜ＣＬｎ）及び複数のタグ（Ｔ１〜Ｔｎ）が同じセットに含まれる。第１ロウデコーダ１４１及び第２ロウデコーダ１４２は、同一ロウアドレスＸ−ＡＤＤＲを受信し、それに応答して動作する。

同一インデックスを有する複数のキャッシュライン（ＣＬ１〜ＣＬｎ）及び複数のタグ（Ｔ１〜Ｔｎ）は、それぞれ第１ロウバッファ１５０＿１及び第２ロウバッファ１５０＿２にローディングされる。キャッシュロジック１２０は、第１ロウバッファ１５０＿１にローディングされた複数のタグ（Ｔ１〜Ｔｎ）を、受信されたタグＴＡＧと比較し、マッチングされたタグに対応するキャッシュラインの位置を示す第２カラムアドレスＹ−ＡＤＤＲ２を、第２カラムデコーダ１６２を介して第２ロウバッファ１５０＿２に提供する。また、キャッシュロジック１２０は、マッチングされたタグの位置を示す第１カラムアドレスＹ−ＡＤＤＲ１を、第１カラムデコーダ１６１を介して第１ロウバッファ１５１に提供する。第１ロウバッファ１５０＿１及び第２ロウバッファ１５０＿２は、それぞれタグＴＡＧ及びデータＤＡＴＡを出力する。また、第１ロウバッファ１５０＿１及び第２ロウバッファ１５０＿２は、受信されたタグＴＡＧ及びデータＤＡＴＡを、第１カラムアドレスＹ−ＡＤＤＲ１及び第２カラムアドレスＹ−ＡＤＤＲ２がそれぞれ示す第１ロウバッファ１５０＿１及び第２ロウバッファ１５０＿２内の位置にローディングする。

図１４は、本発明の一実施形態によるメモリ装置の更に他の例を示すブロック図である。

図１４は、図３のメモリ装置１００の更に他の実施例である。図３のメモリ装置１００及び図１４のメモリ装置１００ｄにおいて、同一参照符号を有する構成要素の動作は同一であり、それに関する重複説明を省略する。

図１４を参照すると、メモリ装置１００ｄは複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）を含む。複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）は、それぞれメモリセルアレイ１１０（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）、ロウデコーダ（Ｒｏｗ ＤＥＣ）１４０、ロウバッファ（Ｒｏｗ Ｂｕｆｆｅｒ）１５０、キャッシュロジック（Ｃａｃｈｅ Ｌｏｇｉｃ）１２０、キャッシュポリシー設定回路（Ｃａｃｈｅ Ｐｏｌｉｃｙ Ｓｅｔｔｉｎｇ Ｃｉｒｃｕｉｔ）１３０、及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｒｄｅｒ）１６０を含む。それにより、複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）の各々は、それぞれ異なるキャッシュポリシーに基づいてキャッシュ動作を遂行する。一方、複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）のうちの一つを選択するために、メモリ装置１００ｄはバンク制御ロジック（Ｂａｎｋ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）１９５を含む。メモリ装置１００ｄに受信されたインデックスＩＮＤＥＸのうちの一部のビットが、バンクアドレスＢ−ＡＤＤＲとしてバンク制御ロジック１９５に提供される。バンク制御ロジック１９５は、バンクアドレスＢ−ＡＤＤＲを基に、複数のバンク（ＢＡＮＫ０〜ＢＡＮＫ３）のうちの少なくとも一つのバンクを選択する。本実施形態では、４つのバンク（ＢＡＮＫ０〜ＢＡＮＫ３）だけを図示しているが、それに限定されるものではない。

図１５は、本発明の一実施形態によるメモリモジュールの一例を示す図である。

図１５を参照すると、メモリモジュール３０００は、複数の第１メモリ３１００、少なくとも一つの第２メモリ３２００、レジスタ（ＲＣＤ）３３００、及びタップ３４００を含む。メモリモジュールは、ＲＤＩＭＭ（ｒｅｇｉｓｔｅｒｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｏｄｕｌｅ）である。図１５では、９個のメモリ（３１００、３２００）を図示しているが、それに制限されるものではない。メモリ（３１００、３２００）の数は、メモリモジュール３０００の構造及びＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）によって決定される。

複数の第１メモリ３１００は複数のキャッシュラインＣＬｓを保存する。複数のキャッシュラインＣＬｓは、それぞれ複数の第１メモリ３１００に分散して保存される。即ち、１本のキャッシュラインのビットが複数の第１メモリ３１００に分散して保存され、一つの第１メモリ３１００には複数のキャッシュラインの一部のビットが保存される。

第２メモリ３２００は、複数のキャッシュラインＣＬｓに対応する複数のタグＴＡＧｓを保存する。また、第２メモリ３２００はキャッシュロジックＣＬＧＣ及びキャッシュポリシー設定回路ＣＰＳＣを含む。キャッシュポリシー設定回路ＣＰＳＣは、上述の実施形態によって、メモリモジュール３０００のキャッシュポリシーを設定し、またキャッシュポリシーを変更する。キャッシュロジックＣＬＧＣは、アドレスＡＤＤＲに含まれるタグを基にキャッシュヒットを判断し、キャッシュヒット時、マッチングされたタグに対応するキャッシュラインが保存されたウェイ情報ＷＩＦＯをレジスタ３３００に提供する。キャッシュロジックＣＬＧＣは、キャッシュミス時、キャッシュポリシーに基づいて犠牲キャッシュラインを選択し、犠牲キャッシュラインが保存されたウェイ情報ＷＩＦＯをレジスタ３３００に提供する。

レジスタ３３００は、メモリモジュール３０００の全般的な動作を制御する。レジスタ３３００は、クロックＣＬＫ、コマンドＣＭＤ、及びアドレスＡＤＤＲを受信する。レジスタ３３００は、複数の第１メモリ３１００及び第２メモリ３２００にクロックＣＬＫ、ロウアドレスＸ−ＡＤＤＲ、及び制御信号ＣＴＲＬを提供する。また、レジスタ３３００は、第２メモリ３２００から受信されたウェイ情報ＷＩＦＯを基にカラムアドレスＹ−ＡＤＤＲを生成し、それを複数の第１メモリ３１００及び第２メモリ３２００に提供する。

複数の第１メモリ３１００は、レジスタ３３００から提供されたロウアドレスＸ−ＡＤＤＲに対応するロウに保存されたキャッシュラインＣＬｓを内部のロウバッファにローディングし、ロウバッファにローディングされたキャッシュラインＣＬｓのうちのカラムアドレスＹ−ＡＤＤＲに対応するキャッシュラインのデータＤＡＴＡを出力する。

第２メモリ３２００は、ロウアドレスＸ−ＡＤＤＲに対応するロウに保存されたタグＴＡＧｓを内部のロウバッファにローディングし、ロウバッファにローディングされたタグＴＡＧｓのうちのカラムアドレスＹ−ＡＤＤＲに対応するタグＴＡＧを出力する。

メモリモジュール３０００基板のエッジ部にはタップ３４００が形成される。タップ３４００はタップピンとも呼ばれるコネクティング端子を複数有する。タップ３４００には、コマンド／アドレス信号入力ピン、クロック入力ピン、データ入出力信号ピンが割り当てられる。

以下、図１６及び図１７を参照し、図１５のメモリモジュールの動作について更に詳細に説明する。

図１６及び図１７は、図１５のメモリモジュールの動作を示すフローチャートである。

図１６を参照すると、レジスタ３３００がアクティブコマンド及びインデックスを受信する（Ｓ５１０）。レジスタ３３００が、インデックスによるロウアドレスＸ−ＡＤＤＲを複数の第１メモリ３１００及び少なくとも一つの第２メモリ３２００に伝送する（Ｓ５２０）。複数の第１メモリ及び少なくとも一つの第２メモリ３２００は、それぞれロウアドレスＸ−ＡＤＤＲが示すロウのデータを内部ロウバッファにローディングする（Ｓ５３０）。複数の第１メモリ３１００は複数のキャッシュラインをロウバッファにローディングし、第２メモリ３２００は複数のキャッシュラインに対応するタグをロウバッファにローディングする。

その後、第２メモリ３２００が読み取りコマンド及びタグを受信する（Ｓ５４０）。一実施形態において、第２メモリ３２００がコマンド／アドレス信号入力ピンから直接読み取りコマンド及びタグを受信する。他の実施形態において、レジスタ３３００が、読み取りコマンド及びタグを受信し、受信された読み取りコマンド及びタグを第２メモリ３２００に提供する。

第２メモリ３２００は、ロウバッファにローディングされたタグと受信されたタグとを比較してキャッシュヒットを判断する（Ｓ５５０）。キャッシュヒット時、第２メモリ３２００は、マッチングされたタグのウェイ情報ＷＩＦＯ（又は、マッチングされたタグに該当するキャッシュラインのウェイ情報ＷＩＦＯ）をレジスタ３３００に提供する（Ｓ５６０）。

レジスタ３３００は、ウェイ情報ＷＩＦＯに対応するカラムアドレスＹ−ＡＤＤＲを、複数の第１メモリ３１００及び第２メモリ３２００にそれぞれ提供する（Ｓ５７０）。

複数の第１メモリ３１００及び第２メモリ３２００は、ロウバッファにローディングされたデータのうち、カラムアドレスに対応するデータを出力する（Ｓ５８０）。複数の第１メモリ３１００は選択されたキャッシュラインのデータＤＡＴＡを出力し、第２メモリ３２００は選択されたキャッシュラインに対応するタグＴＡＧを出力する。

図１７を参照すると、キャッシュミス時、第２メモリ３２００は、設定されたキャッシュ置換ポリシーに基づいて犠牲キャッシュラインを選択し（Ｓ６１０）、犠牲キャッシュラインのウェイ情報ＷＩＦＯをレジスタ３３００に提供する（Ｓ６２０）。

レジスタ３３００が、ウェイ情報ＷＩＦＯに対応するカラムアドレスＹ−ＡＤＤＲを複数の第１メモリ３１００及び第２メモリ３２００にそれぞれ提供する（Ｓ６３０）。犠牲キャッシュラインがダーティ状態である場合、キャッシュラインをメインメモリに保存しなければならないため、複数の第１メモリ３１００及び第２メモリ３２００は、それぞれロウバッファにローディングされたデータのうちのカラムアドレスに対応するデータ、即ち犠牲キャッシュラインのデータ及びタグを出力する（Ｓ６４０）。出力された犠牲キャッシュラインのデータ及びタグはメモリコントローラ又はメインメモリに提供される。

その後、複数の第１メモリ３１００及び第２メモリ３２００は、それぞれ受信されたデータ又はタグを、ロウバッファのうちのカラムアドレスＹ−ＡＤＤＲに対応する領域にローディングし（６５０）、ロウバッファのデータをインデックスに対応するロウに保存することにより、キャッシュラインを置換する（Ｓ６６０）。

図１８は、本発明の一実施形態によるメモリモジュールの他の例を示す図である。図１８は、図１５のメモリモジュール３０００の他の実施例である。

複数の第１メモリ３１００の動作は、図１５のメモリモジュール３０００の複数の第１メモリ３１００の動作と同一であり、重複説明を省略する。

メモリモジュール３０００ａは少なくとも一つの第２メモリ３２００ａを含み、第２メモリ３２００ａは、複数のタグＴＡＧｓを保存し、キャッシュロジックＣＬＧＣ、キャッシュポリシー設定回路ＣＰＳＣ、及びアドレス変換回路ＡＣＣを含む。アドレス変換回路ＡＣＣは、図１５のレジスタ３３００の機能の一部を遂行する。アドレス変換回路ＡＣＣは、アドレス信号ＡＤＤＲを受信し、アドレス信号ＡＤＤＲに含まれるインデックスを基にロウアドレスＸ−ＡＤＤＲを生成する。また、アドレス変換回路ＡＣＣは、選択されたキャッシュラインのウェイ情報を基にカラムアドレスＹ−ＡＤＤＲを生成する。第２メモリ３２００ａは、ロウアドレスＸ−ＡＤＤＲ、カラムアドレスＹ−ＡＤＤＲ、クロックＣＬＫ、及び制御信号ＣＴＲＬを複数の第１メモリ３１００に提供する。

図１９は、本発明の一実施形態によるメモリモジュールの更に他の例を示す図である。

図１９を参照すると、メモリモジュール４０００は複数のメモリ４１００を含む。メモリモジュール４０００はＬＲＤＩＭＭ（ｌｏａｄ ｒｅｄｕｃｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｏｄｕｌｅ）である。図１９では、メモリモジュール４０００が９個のメモリ４１００を含むように図示しているが、それに制限されるものではない。メモリ４１００の数はメモリモジュール４０００の構造及びＩ／Ｏ構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）によって決定される。

メモリ４１００は、それぞれ複数のキャッシュラインＣＬｓ、及び複数のキャッシュラインＣＬｓに対応する複数のタグＴＡＧｓを保存する。メモリ４１００は、それぞれキャッシュロジックＣＬＧＣ及びキャッシュポリシー設定回路ＣＰＳＣを含む。

一実施形態において、複数のキャッシュラインＣＬｓ及び複数のタグＴＡＧｓは、それぞれ複数のメモリ４１００に分散して保存される。例えば、１本のキャッシュライン及び一つのタグのビットが複数のメモリ４１００に分散して保存され、一つのメモリ４１００には、複数のキャッシュラインの一部のビット及び複数のタグの一部のビットが保存される。複数のメモリ４１００は、同一のインデックス及びタグを受信して同一の動作を行う。

他の実施形態において、それぞれ異なるキャッシュライン及びタグＴＡＧｓが複数のメモリ４１００に保存される。即ち、図２のメモリ装置１００が複数のメモリ４１００に適用され、複数のメモリ４１００はそれぞれ独立して動作する。

以上、図１５〜図１９を参照して本発明の一実施形態によるメモリモジュールについて説明した。しかし、それは、一実施形態であって、メモリモジュールの構造及び動作は、本発明の技術的思想を含む限り多様に変更される。

図２０〜図２２は、本発明の一実施形態によるコンピュータシステムの多様な例を示すブロック図である。

図２０を参照すると、コンピュータシステム５１００は、ＣＰＵ５０１０、第１メモリシステム５０２０、第２メモリシステム５０３０、ユーザインターフェース（Ｕｓｅｒ Ｉｎｔｅｒｆｅｃｅ）５０４０、モデム（Ｍｏｄｅｍ）５０５０、及びバス５０６０を含む。それら以外にも、コンピュータシステム５１００は、多様な構成要素を更に含み得る。第１メモリシステム５０２０、第２メモリシステム５０３０、ユーザインターフェース５０４０、及びモデム５０５０は、バス５０６０に電気的に接続され、バス５０６０を介してデータ及び信号を送受信する。

ＣＰＵ５０１０は、コンピュータシステム５１００の演算、データ処理、及び制御を行う。

第１メモリシステム５０２０は、第１メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ １）５０２１及びキャッシュメモリ５０２２を含む。図２のメモリシステム１５００が第１メモリシステム５０２０に適用される。第１メモリコントローラ５０２１は、コンピュータシステム５１００の他の構成要素、例えばＣＰＵ５０１０、ユーザインターフェース５０４０、又はモデム５０５０とキャッシュメモリ５０２２とのインターフェースを提供する。

図２〜図１９を参照して説明したメモリ装置又はメモリモジュールがキャッシュメモリ５０２２に適用される。キャッシュメモリ５０２２は、キャッシュロジックＣＬＧＣ及びキャッシュポリシー設定回路ＣＰＳＣを含む。一実施形態において、キャッシュメモリ５０２２は、ページ基盤でデータを書き込んだり読み取ったりする。一実施形態において、キャッシュメモリ５０２２はＤＲＡＭメモリセルを含む。

第２メモリシステム５０３０は、第２メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ ２）５０３１及びメインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）５０３２を含む。第２メモリコントローラ５０３１は、コンピュータシステム５１００の他の構成要素とメインメモリ５０３２とのインターフェースを提供する。メインメモリ５０３２は、キャッシュメモリ５０２２と同種又は異種のメモリセルアレイを含む。メインメモリ５０３２の動作速度はキャッシュメモリ５０２２の動作速度以下である。一実施形態において、メインメモリ５０３２は揮発性メモリセルを含む。

ユーザインターフェース（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）５０４０は、コンピュータシステム５１００の外部と信号を交換する。例えば、ユーザインターフェース５０４０は、キーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、マイク、振動センサのようなユーザ入力インターフェースを含む。ユーザインターフェース５０４０は、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）、ＯＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＡＭＯＬＥＤ（ａｃｔｉｖｅ ｍａｔｒｉｘ ＯＬＥＤ）、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、スピーカ、モータのようなユーザ出力インターフェースを含む。

モデム（Ｍｏｄｅｍ）５０５０は、ＣＰＵ５０１０の制御によって外部装置と無線通信又は有線通信を行う。モデム５０５０は、Ｗｉ−Ｆｉ（ｗｉｒｅｌｅｓｓ ｆｉｄｅｌｉｔｙ）、ＣＤＭＡ（登録商標）（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＬＴＥ（ｌｏｎｇ−ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、ＮＦＣ（ｎｅａｒ ｆｉｅｌｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）のような多様な通信標準のうちの少なくとも一つに基づいて通信を行う。

図２１を参照すると、コンピュータシステム５２００は、ＣＰＵ５０１０、メモリシステム５０７０、ユーザインターフェース（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）５０４０、モデム（Ｍｏｄｅｍ）５０５０、及びバス５０６０を含む。

メモリシステム５０７０は、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）５０７１、キャッシュメモリ５０７２、及びメインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）５０７３を含む。キャッシュメモリ５０７２は、図２〜図１９を参照して説明したメモリ装置又はメモリモジュールを含む。図２１に示すように、メモリコントローラ５０７１は、キャッシュメモリ５０７２及びメインメモリ５０７３に対するインターフェースを提供し、キャッシュメモリ５０７２及びメインメモリ５０７３を制御する。このように、キャッシュメモリ５０７２及びメインメモリ５０７３は同一メモリコントローラによって制御される。

図２２を参照すると、コンピュータシステム５３００は、ＣＰＵ５０１０、メモリシステム５０８０、ユーザインターフェース（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）５０４０、モデム（Ｍｏｄｅｍ）５０５０、及びバス５０６０を含む。メモリシステム５０８０は、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）５０８１、キャッシュメモリ５０８２、及びメインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）５０８３を含む。キャッシュメモリ５０８２は、図２〜図１９を参照して説明したメモリ装置又はメモリモジュールを含む。キャッシュメモリ５０８２及びメインメモリ５０８３は、同じメモリコントローラ５０８１によって制御される。また、キャッシュメモリ５０８２及びメインメモリ５０８３は、図示するように、同一チャネル、即ち同一データ伝送ラインに連結される。それにより、キャッシュラインの置換などのように、キャッシュメモリ５０８２とメインメモリ５０８３との間でデータが送受信されるとき、データは、メモリコントローラ５０８１を経ずに、キャッシュメモリ５０８２とメインメモリ５０８３との間で直接的に送受信される。

図２３は、本発明の一実施形態によるモバイルシステムを示すブロック図である。

図２３を参照すると、モバイルシステム６０００は、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）６１００、キャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）６２００、メインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）６３００、ディスプレイ（Ｄｉｓｐｌａｙ）６４００、及びモデム（Ｍｏｄｅｍ）６５００を含む。

アプリケーションプロセッサ６１００は、モバイルシステム６０００で実行が要求される動作を制御する。アプリケーションプロセッサ６１００は、中央処理装置（ＣＰＵ）６１１１、デジタル信号処理器（ＤＳＰ）６１１２、システムメモリ（Ｓｙｓｔｅｍ Ｍｅｍｏｒｙ）６１１３、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）６１１４、ディスプレイコントローラ（Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ）６１１５、通信インターフェース（Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ）６１１６、及びそれらをそれぞれ電気的に接続するバスを含む。一実施形態において、アプリケーションプロセッサ６１００は、システムオンチップ（ＳｏＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）によって具現される。

ＣＰＵ６１１１は、アプリケーションプロセッサ６１００の演算、データ処理、及び制御を行う。ＤＳＰ６１１５は、高速でデジタル信号処理を行い、アプリケーションプロセッサ６０００の演算及びデータ処理のうちの一部を行う。

システムメモリ６１１３は、ＣＰＵ６１１１が動作を遂行するために要求されるデータをロード（ｌｏａｄ）する。システムメモリ６１１３は、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、及びＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などによって具現される。

メモリコントローラ６１１４は、アプリケーションプロセッサ６１００と、キャッシュメモリ６２００及びメインメモリ６３００とのインターフェースを提供する。メインメモリ６３００は、アプリケーションプロセッサ６１００の動作メモリとして使用される。例えば、アプリケーションプロセッサ６１００から、アプリケーション（ａｐｐｌｉｃａｔｉｏｎ）の実行によるデータがメインメモリ６３００にロードされる。一実施形態において、メインメモリ６３００は揮発性メモリである。

キャッシュメモリ６２００は、図２〜図１９を参照して説明したメモリ装置又はメモリモジュールを含む。キャッシュメモリ６２００は、使用環境に合うように動的にキャッシュポリシーを変更し、それにより、モバイルシステム６０００の性能及びメインメモリ６３００の信頼性を向上させることができる。

図２３において、メモリコントローラ６１１４がメインメモリ６３００及びキャッシュメモリ６２００に接続されるように図示しているが、それに制限されるものではない。アプリケーションプロセッサ６１００は、キャッシュメモリ６２００を制御する別途のメモリコントローラを更に含む。

ディスプレイコントローラ６１１５は、アプリケーションプロセッサ６１００とディスプレイ６４００とのインターフェースを提供する。ディスプレイ６４００は、タッチスクリーン、ＬＣＤ、ＯＬＥＤ、ＡＭＯＬＥＤ、ＬＥＤなどの平板ディスプレイ又はフレキシブルディスプレイを含む。

通信インターフェース６１１６は、アプリケーションプロセッサ６１００とモデム６５００とのインターフェースを提供する。モデム６５００は、Ｗｉ−Ｆｉ、ＬＴＥ（ｌｏｎｇ−ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、ＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、赤外線通信（ＩｒＤＡ：ｉｎｆｒａｒｅｄ ｄａｔａ ａｓｓｏｃｉａｔｉｏｎ）、ＵＷＢ（ｕｌｔｒａ ｗｉｄｅｂａｎｄ）、ＺｉｇＢｅｅ（登録商標）、ＷＦＤ（Ｗｉ−Ｆｉ ｄｉｒｅｃｔ）、ＮＦＣ（ｎｅａｒ ｆｉｅｌｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）などの多様な通信プロトコル（ｐｒｏｔｏｃｏｌ）のうちの少なくとも一つ以上を利用した通信を支援する。アプリケーションプロセッサ６１００は、通信インターフェース６１１６及びモデム６５００を介して他の電子装置又は他のシステムと通信する。

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の、メモリ装置、メモリモジュール、及びメモリ装置の動作方法は、例えばコンピュータ関連の技術分野に効果的に適用可能である。

１０ カウンタ
２０ パターンアナライザ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ メモリ装置
１１０ メモリセルアレイ
１１１ 第１メモリセルアレイ
１１２ 第２メモリセルアレイ
１２０ キャッシュロジック
１３０、１３０ａ、１３０ｂ キャッシュポリシー設定回路
１３１ 複数の管理ポリシー
１３２ キャッシュポリシー選択器
１３３ ポリシーレジスタ
１３４、１３４ａ モニタ回路
１４０ ロウデコーダ
１４１ 第１ロウデコーダ
１４２ 第２ロウデコーダ
１５０ ロウバッファ
１６０ カラムデコーダ
１６１ 第１カラムデコーダ
１６２ 第２カラムデコーダ
１７０ 入出力（Ｉ／Ｏ）バッファ
１８０ コマンドデコーダ
１９０ ＡＤＤＲレジスタ
１９５ バンク制御ロジック
２００、５０７１、５０８１、６１１４ メモリコントローラ
１０００、１５００、５０７０、５０８０ メモリシステム
１１００、５０２２、５０７２、５０８２、６２００ キャッシュメモリ
１２００ ホストシステム
１３００、５０３２、５０７３、５０８３、６３００ メインメモリ
３０００、３０００ａ、４０００ メモリモジュール
３１００ 第１メモリ
３２００、３２００ａ 第２メモリ
３３００ レジスタ（ＲＣＤ）
３４００、４４００ タップ
４１００ メモリ
５１００、５２００、５３００ コンピュータシステム
５０１０、６１１１ ＣＰＵ
５０２０ 第１メモリシステム
５０２１ 第１メモリコントローラ
５０３０ 第２メモリシステム
５０３１ 第２メモリコントローラ
５０４０ ユーザインターフェース
５０５０、６５００ モデム
５０６０ バス
６０００ モバイルシステム
６１１２ デジタル信号処理器（ＤＳＰ）
６１１３ システムメモリ
６１１５ ディスプレイコントローラ
６１１６ 通信インターフェース
６４００ ディスプレイ

Claims (25)

1. 複数のキャッシュライン及び該複数のキャッシュラインに対応する複数のタグを保存するセルアレイと、
   複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを選択し、該選択された少なくとも一つの管理ポリシーに基づいてキャッシュポリシーを設定するキャッシュポリシー設定回路と、
   前記キャッシュポリシーに基づいて前記複数のキャッシュラインを管理するキャッシュロジックと、を備えることを特徴とするメモリ装置。
2. 前記キャッシュポリシー設定回路は、外部装置から受信されたコマンドに基づいて前記複数の管理ポリシーのうちの他の少なくとも一つの管理ポリシーを選択することにより前記キャッシュポリシーを変更することを特徴とする請求項１に記載のメモリ装置。
3. 前記キャッシュポリシー設定回路は、外部メモリコントローラから受信されたキャッシュポリシー設定コマンドに応答して前記キャッシュポリシーを変更することを特徴とする請求項１に記載のメモリ装置。
4. 前記キャッシュポリシー設定コマンドは、読み取りコマンド及び書き込みコマンドが受信された入出力ピンと異なる入出力ピンを介して受信されることを特徴とする請求項３に記載のメモリ装置。
5. 前記キャッシュポリシー設定回路は、
   外部メモリコントローラから受信されたアクセスコマンドをモニタリングし、
   前記アクセスコマンドのモニタリング結果に基づいて前記メモリ装置に対して要請された動作パターン又は作業負荷を分析し、
   前記メモリ装置に対して要請された動作パターン又は作業負荷の分析結果に基づいて前記キャッシュポリシーを変更することを特徴とする請求項１に記載のメモリ装置。
6. 前記キャッシュポリシー設定回路は、
   前記複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを選択するポリシー選択器と、
   前記選択された少なくとも一つの管理ポリシーに関する情報を保存するポリシーレジスタと、を含むことを特徴とする請求項１に記載のメモリ装置。
7. 前記キャッシュポリシー設定回路は、前記メモリ装置で受信されたアクセスコマンド又はデータ入出力をモニタリングして前記メモリ装置に要請された動作パターンを分析するモニタ回路を更に含むことを特徴とする請求項６に記載のメモリ装置。
8. 前記キャッシュポリシー設定回路は、予め設定された期間内の前記メモリ装置に対する書き込み要請が臨界値以上と判断された場合、前記複数のキャッシュラインのうちのクリーンキャッシュラインを置換キャッシュラインとして選択するための管理ポリシーを選択することを特徴とする請求項１に記載のメモリ装置。
9. 前記複数の管理ポリシーは、複数の置換ポリシー、複数の割り当てポリシー、及び複数の書き込みポリシーのうちの少なくとも一つを含むことを特徴とする請求項１に記載のメモリ装置。
10. 前記セルアレイは、複数のロウを含み、
    前記複数のロウは、それぞれ前記複数のキャッシュライン及び該複数のキャッシュラインに対応する複数のタグを保存することを特徴とする請求項１に記載のメモリ装置。
11. 受信インデックスに基づいて前記複数のロウのうちの選択されたロウに保存された前記複数のキャッシュライン及び前記複数のタグをローディングするロウバッファを更に含み、
    前記キャッシュロジックは、前記ローディングされた複数のタグ及び受信タグに基づいてキャッシュヒットしたか否かを判断することを特徴とする請求項１０に記載のメモリ装置。
12. 前記キャッシュロジックは、
    キャッシュヒットした場合、前記複数のタグのうちの前記受信タグにマッチングされたタグのウェイ情報に基づいて前記複数のキャッシュラインのうちの一つを選択し、
    キャッシュミスした場合、前記キャッシュポリシーに基づいて前記複数のキャッシュラインのうちから置換される犠牲キャッシュラインを選択することを特徴とする請求項１１に記載のメモリ装置。
13. 前記セルアレイは、ダイナミックランダムアクセスメモリセルを含むことを特徴とする請求項１に記載のメモリ装置。
14. 複数のキャッシュラインを保存する複数の第１メモリ装置と、
    前記複数のキャッシュラインに対応する複数のキャッシュタグを保存し、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーをキャッシュポリシーとして選択し、前記選択されたキャッシュポリシー及び前記複数のキャッシュタグに基づいて前記複数のキャッシュラインを管理する第２メモリ装置と、を備えることを特徴とするメモリモジュール。
15. 前記第２メモリ装置は、受信されたキャッシュ設定コマンド又は動作コマンドに基づいて前記複数の管理ポリシーのうちの他の少なくとも一つの管理ポリシーを選択することにより前記キャッシュポリシーを変更することを特徴とする請求項１４に記載のメモリモジュール。
16. 前記複数の第１メモリ装置及び前記第２メモリ装置は、同一インデックスを受信して該インデックスに対応するロウの複数のキャッシュライン及び複数のキャッシュタグを前記複数の第１メモリ装置及び前記第２メモリ装置内のそれぞれに具備されるロウバッファにローディングすることを特徴とする請求項１４に記載のメモリモジュール。
17. 前記第２メモリ装置は、
    前記複数のキャッシュタグを保存するセルアレイと、
    複数の管理ポリシーに基づいて前記キャッシュポリシーを設定するキャッシュポリシー設定回路と、
    キャッシュヒットしたか否かを判断し、前記キャッシュポリシーに基づいて前記複数のキャッシュラインのうちの一つを選択するキャッシュロジックと、を含むことを特徴とする請求項１４に記載のメモリモジュール。
18. 前記第２メモリ装置から選択キャッシュラインのウェイ情報を受信して該ウェイ情報に対応するロウアドレスを前記複数の第１メモリ装置に提供するレジスタを更に含むことを特徴とする請求項１７に記載のメモリモジュール。
19. 前記第２メモリ装置は、前記キャッシュロジックから受信された選択キャッシュラインのウェイ情報に基づいてロウアドレスを生成し、該ロウアドレスを前記複数の第１メモリ装置に提供するアドレス変換回路を更に含むことを特徴とする請求項１７に記載のメモリモジュール。
20. 前記複数の第１メモリ装置及び前記第２メモリ装置のうちの少なくとも一つは、カラム及びロウに配列されたメモリセルを含むメモリセルアレイを含むことを特徴とする請求項１４に記載のメモリモジュール。
21. メモリ装置の動作方法であって、
    予め設定されたキャッシュポリシーに基づいて複数のキャッシュラインを管理する段階と、
    前記メモリ装置の外部メモリコントローラからキャッシュポリシー設定コマンドを受信する段階と、
    前記受信されたキャッシュポリシー設定コマンドに基づくキャッシュポリシーが前記予め設定されたキャッシュポリシーと異なる場合、複数の管理ポリシーのうちの少なくとも一つの管理ポリシーを前記メモリ装置の動作のための新たなキャッシュポリシーとして選択することにより前記予め設定されたキャッシュポリシーを変更する段階と、
    前記新たなキャッシュポリシーに基づいて前記複数のキャッシュラインを管理する段階と、を有することを特徴とするメモリ装置の動作方法。
22. 前記予め設定されたキャッシュポリシーを変更する段階は、
    前記外部メモリコントローラから受信されたアクセスコマンドをモニタリングする段階と、
    前記アクセスコマンドのモニタリング結果に基づいて前記メモリ装置に対して要請された動作パターン又は作業負荷を分析する段階と、
    前記メモリ装置に対して要請された動作パターン又は作業負荷の分析結果に基づいて前記予め設定されたキャッシュポリシーを前記新たなキャッシュポリシーに変更する段階と、を更に含むことを特徴とする請求項２１に記載のメモリ装置の動作方法。
23. 前記予め設定されたキャッシュポリシーを変更する段階は、予め設定された期間内の前記メモリ装置に対する書き込み要請が臨界値以上と判断された場合、前記複数のキャッシュラインのうちのクリーンキャッシュラインを置換キャッシュラインとして選択するための管理ポリシーを選択する段階を含むことを特徴とする請求項２１に記載のメモリ装置の動作方法。
24. 前記複数の管理ポリシーは、複数の置換ポリシー、複数の割り当てポリシー、及び複数の書き込みポリシーのうちの少なくとも一つを含むことを特徴とする請求項２１に記載のメモリ装置の動作方法。
25. 前記メモリ装置は、前記メモリコントローラとメインメモリとの間に配置されたキャッシュメモリであり、
    前記メインメモリに保存されたデータの一部は、前記キャッシュメモリにコピーされることを特徴とする請求項２１に記載のメモリ装置の動作方法。
    
    

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