CN105932000A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，该半导体器件包括：基板；弹性缓冲层，该弹性缓冲层设置在所述基板的表面上；布线图案，该布线图案设置在所述弹性缓冲层的第一表面上；半导体芯片，该半导体芯片设置在所述弹性缓冲层的与所述弹性缓冲层的所述第一表面相反的第二表面上。所述半导体芯片包括形成在面向所述弹性缓冲层的表面上的沟槽。设置互连构件以将所述弹性缓冲层电连接至所述基板。所述互连构件各自具有电连接至所述布线图案中的一个的一个端部，和电连接至所述基板的另一端部。

Description

半导体器件
技术领域
本公开的各个实施方式总体上涉及封装技术，并且更具体地，涉及包括弹性缓冲层和沟槽的半导体器件。
背景技术
随着紧凑的便携式电子系统的扩展使用，半导体器件在尺寸方面继续缩小。而且，对高性能电子系统的需求已经导致多功能半导体器件的许多改进。最近在可穿戴电子系统方面的开发正导致对可弯曲和柔性半导体封装的需求。
半导体封装包括：基板、安装在基板上的半导体芯片、用于将半导体芯片连接至基板上的导电线的互连构件。可以减小基板或在基板上设置的半导体芯片的厚度，使得半导体封装可以弯曲。但是，对于互连构件来说，难以在不破坏其功能的情况下弯曲。(可以在互连构件翘曲或扭曲时施加的)张应力和压应力可能使互连构件损坏或与连接焊盘分开，由此造成半导体封装故障。因此，可弯曲和柔性半导体封装需要一种即使半导体封装翘曲或扭曲，也能够保持互连构件与半导体芯片/基板之间的电连接的封装结构。
发明内容
根据实施方式，提供了一种半导体器件。该半导体器件包括：基板；弹性缓冲层，该弹性缓冲层设置在所述基板的表面上；布线图案，该布线图案设置在所述弹性缓冲层的表面上；以及半导体芯片，该半导体芯片设置在所述弹性缓冲层的与所述基板相反的另一表面上。在所述半导体芯片中设置有沟槽。设置互连构件以将所述布线图案电连接至所述基板。所述互连构件各自具有电连接至所述布线图案中的一个的一个端部，和电连接至所述基板的另一端部。
所述弹性缓冲层包括具有约0.01GPa至约0.1GPa的杨氏模量的绝缘材料。所述绝缘材料包括硅树脂和硅橡胶中的一种或更多种。所述半导体芯片包括彼此分开并且面向所述弹性缓冲层的多个沟槽。所述沟槽从所述半导体芯片的面向所述弹性缓冲层的表面具有预定深度。所述沟槽被所述弹性缓冲层覆盖以提供腔。所述布线图案各自包括被设置成与所述沟槽中的一个交叠的第一部分、从所述第一部分的两个端部沿两个相反方向延伸并且具有曲线形状的一对第二部分以及从所述第二部分沿相反方向向所述第一部分延伸并且具有直线形状的一对第三部分。所述第二部分各自具有正弦波形状。所述第一部分是连接至所述互连构件中的一个的着陆(landing)焊盘。所述互连构件被设置成与所述沟槽分别交叠。所述互连构件各自包括柱状部分；和伸出部分，该伸出部分从所述柱状部分的一个端部延伸，以具有半球的形状，其中，所述伸出部分连接至所述布线图案中的一个。所述互连构件各自包括铜。所述半导体芯片和所述弹性缓冲层被模制构件覆盖。所述弹性缓冲层与所述基板之间的空间填充有柔性模制构件。所述柔性模制构件包括硅树脂和硅橡胶中的一种或更多种。
根据另一实施方式，提供了一种半导体器件。所述半导体器件包括：具有第一表面和与所述第一表面相反的第二表面的半导体芯片、设置在所述半导体芯片的所述第一表面上的基板以及设置在所述半导体芯片与所述基板之间的绝缘层。在所述绝缘层中设置有沟槽，并且所述沟槽具有预定深度。将弹性缓冲层设置在所述绝缘层与所述基板之间。将下布线图案设置在所述弹性缓冲层中。所述下布线图案各自包括与所述沟槽中的任一个对齐的着陆焊盘。设置互连构件以将所述着陆焊盘电连接至所述基板。所述互连构件各自具有电连接至所述着陆焊盘中的一个的一个端部，和电连接至所述基板的另一端部。
根据另一实施方式，提供了一种半导体器件。所述半导体器件包括第一基板和第二基板。所述第二基板设置在所述第一基板上方，并且所述第二基板包括第一表面和与述第一表面相反的第二表面。将沟槽设置在所述第二基板中，以与所述第二表面相邻。将弹性缓冲层设置在所述第二基板的所述第二表面上，并且所述弹性缓冲层具有设置在其面向所述第一基板的表面上的开口。将下布线图案设置在所述弹性缓冲层内，并且所述下布线图案包括被设置成与所述沟槽对齐的着陆焊盘。设置互连构件以将所述第一基板电连接至所述第二基板。所述互连构件的一个端部连接至所述下布线图案，而另一端部连接至所述第一基板。
所述第二基板还包括：设置在所述第一表面上的外电路布线图案，和从所述第一表面至所述第二表面贯穿所述第二基板的通孔电极。其中，所述通孔电极的两个端部中的一个端部连接至所述外电路布线图案，而另一端部连接至所述下布线图案。所述弹性缓冲层被设置成覆盖在所述第二基板的所述第二表面上的所述沟槽的上部的开口部分，并且其中所述着陆焊盘设置在所述弹性缓冲层上。所述沟槽被设置成从所述第二基板的所述第二表面具有预定深度，并且所述弹性缓冲层被设置成覆盖所述沟槽的上部的开口部分，并且将腔设置在所述沟槽与所述弹性缓冲层之间。所述第二基板包括基板芯，该基板芯包括具有20GPa至40GPa的杨氏模量的第一绝缘材料，并且所述弹性缓冲层包括具有0.01GPa至0.1GPa的杨氏模量的第二绝缘材料，以被外力翘曲或弯曲。所述第一绝缘材料包括玻璃纤维、环氧树脂以及无机填料中的一种或更多种。所述第二绝缘材料包括硅树脂和硅橡胶中的一种或更多种。所述第二基板包括被设置成在所述第二表面上彼此分开的多个沟槽，其中，所述第二表面与所述弹性缓冲层相接触。所述下布线图案的除了所述着陆焊盘以外的其余部分被弹性缓冲层覆盖。着陆焊盘设置在与所述底表面分开预定距离的位置处。所述下布线图案还包括从所述着陆焊盘沿至少一个方向延伸并且连接至所述通孔电极的导电图案，其中，所述下布线图案具有曲线形状。所述导电图案具有正弦波形状。所述下布线图案还包括：从所述着陆焊盘沿第一方向延伸并且连接至所述通孔电极的导电图案；和延伸导电图案，该延伸导电图案沿与所述第一方向相反的第二方向延伸并且进一步延伸至所述沟槽的侧壁外，其中，所述导电图案具有曲线形状。所述互连构件被设置成与所述沟槽对齐。所述互连构件包括柱状部分，和伸出部分，该伸出部分连接至所述下布线图案并且具有半球的形状。所述互连构件的所述伸出部分包括焊料。
根据另一实施方式，提供了一种包括半导体器件的存储卡。所述半导体封装包括：基板；弹性缓冲层，该弹性缓冲层设置在所述基板的表面上；布线图案，该布线图案设置在所述弹性缓冲层的表面上；以及半导体芯片，该半导体芯片设置在所述弹性缓冲层的与所述基板相反的另一表面上。在所述半导体芯片中设置有沟槽。设置互连构件以将所述弹性缓冲层电连接至所述基板。所述互连构件各自具有电连接至所述布线图案中的一个的一个端部，和电连接至所述基板的另一端部。
根据另一实施方式，提供了一种包括半导体器件的存储卡。所述半导体器件包括：具有第一表面和与所述第一表面相反的第二表面的半导体芯片、设置在所述半导体芯片的所述第一表面上的基板以及设置在所述半导体芯片与所述基板之间的绝缘层。在所述绝缘层中设置有沟槽，并且所述沟槽具有预定深度。将弹性缓冲层设置在所述绝缘层与所述基板之间。将下布线图案设置在所述弹性缓冲层中。所述下布线图案各自包括与所述沟槽中的任一个对齐的着陆焊盘。设置互连构件以将所述着陆焊盘电连接至所述基板。所述互连构件各自具有电连接至所述着陆焊盘中的一个的一个端部，和电连接至所述基板的另一端部。
根据另一实施方式，提供了一种包括半导体器件的存储卡。所述半导体器件包括第一基板和第二基板。所述第二基板设置在所述第一基板上方，并且所述第二基板包括第一表面和与述第一表面相反的第二表面。将沟槽设置在所述第二基板中，以与所述第二表面相邻。将弹性缓冲层设置在所述第二基板的所述第二表面上，并且所述弹性缓冲层具有设置在其面向所述第一基板的表面上的开口。将下布线图案设置在所述弹性缓冲层内，并且所述下布线图案包括被设置成与所述沟槽对齐的着陆焊盘。设置互连构件以将所述第一基板电连接至所述第二基板。所述互连构件的一个端部连接至所述下布线图案，而另一端部连接至所述第一基板。
根据另一实施方式，提供了一种包括半导体器件的电子系统。该半导体器件包括：基板；弹性缓冲层，该弹性缓冲层设置在所述基板的表面上；布线图案，该布线图案设置在所述弹性缓冲层的表面上；以及半导体芯片，该半导体芯片设置在所述弹性缓冲层的与所述基板相反的另一表面上。在所述半导体芯片中设置有沟槽。设置互连构件以将所述柔性缓冲层电连接至所述基板。所述互连构件各自具有电连接至所述布线图案中的一个的一个端部，和电连接至所述基板的另一端部。
根据另一实施方式，提供了一种包括半导体封装的电子系统。所述半导体封装包括：具有第一表面和与所述第一表面相反的第二表面的半导体芯片、设置在所述半导体芯片的所述第一表面上的基板以及设置在所述半导体芯片与所述基板之间的绝缘层。在所述绝缘层中设置有沟槽，并且所述沟槽具有预定深度。将弹性缓冲层设置在所述绝缘层与所述基板之间。将下布线图案设置在所述弹性缓冲层中。所述下布线图案各自包括与所述沟槽中的任一个对齐的着陆焊盘。设置互连构件以将所述着陆焊盘电连接至所述基板。所述互连构件各自具有电连接至所述着陆焊盘中的一个的一个端部，和电连接至所述基板的另一端部。
根据另一实施方式，提供了一种包括半导体器件的电子系统。所述半导体器件包括第一基板和第二基板。所述第二基板设置在所述第一基板上方，并且所述第二基板包括第一表面和与述第一表面相反的第二表面。将沟槽设置在所述第二基板中，以与所述第二表面相邻。将弹性缓冲层设置在所述第二基板的所述第二表面上，并且所述弹性缓冲层具有设置在其面向所述第一基板的表面上的开口。将下布线图案设置在所述弹性缓冲层内，并且所述下布线图案包括被设置成与所述沟槽对齐的着陆焊盘。设置互连构件以将所述第一基板电连接至所述第二基板。所述互连构件的一个端部连接至所述下布线图案，而另一端部连接至所述第一基板。
附图说明
考虑到附图和随附详细描述，本公开的实施方式将变得更清楚，在附图中：
图1是例示根据实施方式的半导体器件的截面图；
图2是例示图1的布线图案的底视图；
图3是例示如何减轻施加至根据实施方式的半导体器件的应力的截面图；
图4是例示根据实施方式的半导体器件的截面图；
图5是例示图4的部分“X”的底视图；
图6是例示根据实施方式的半导体器件的截面图；
图7是例示采用包括根据实施方式的封装的存储卡的电子系统的框图；以及
图8是例示包括根据实施方式的封装的电子系统的框图。
具体实施方式
现在，参照附图，下文对各个实施方式进行描述；但是，这些实施方式可以按不同形式来具体实施，而不应理解为限于本文所提出的实施方式。而是，提供这些实施方式使得本公开全面和完整，并且向本领域技术人员充分表达本公开的范围。
贯穿本说明书，相同的附图标记指的是相同的元件。因此，即使一个附图标记没有参照一幅附图被提及或描述，该附图标记也可以参照另一附图被提及或描述。另外，即使一个附图标记没有在一幅附图中被示出，该附图标记也可以参照另一附图被提及或描述。
图1是例示根据实施方式的半导体器件1000的截面图。图2是例示图1的布线图案的底视图。图3是例示如何减轻施加至根据实施方式的半导体器件的应力的截面图。
参照图1和图2，根据实施方式的半导体器件1000可以包括：基板100、弹性缓冲层110、其中形成有沟槽125的半导体芯片130以及将基板100连接至半导体芯片130的互连构件140。
基板100可以包括主体，并且可以是包括彼此相反的第一表面100a和第二表面100b的板型构件。可以将多个基板焊盘105彼此分开地设置在基板100的第一表面100a上。基板焊盘105例如可以包括铝(Al)或铜(Cu)。基板100例如可以包括印刷电路板(下文称为“PCB”)、有机基板或绝缘基板。如果基板100是PCB，则基板100可以包括刚性PCB。虽然没有在图中例示，但是可以将布线图案设置在基板100的主体中。而且，可以将绝缘层(未例示)设置在除了暴露基板焊盘105的部分以外的第一表面100a或第二基板100b上。绝缘层可以包括阻焊材料。
可以将弹性缓冲层110设置在基板100的第一表面100a上。弹性缓冲层110可以包括彼此相反的第一表面110a和第二表面110b。弹性缓冲层110的主体可以包括由绝缘材料构成的薄膜。该绝缘材料可以包括具有弹性的材料，使得在将外力施加至半导体器件1000时，半导体器件1000可以在不破坏其功能的情况下翘曲或弯曲。更具体地，弹性缓冲层110的绝缘材料可以包括具有约0.01GPa至约0.1GPa的拉伸弹性模量的材料。在实施方式中，弹性缓冲层110的绝缘材料例如可以包括硅树脂或硅橡胶。
可以将布线图案115a和115b设置在弹性缓冲层110的第一表面110a上。布线图案115a和115b可以包括第一布线图案115a和第二布线图案115b。第一布线图案115a可以分别连接至互连构件140。
参照图2，图2例示了图1的第一布线图案115a中的一个，第一布线图案115a各自可以包括：第一部分115a-1、一对第二部分115a-2以及一对第三部分115a-3。第一部分115a-1和第三部分115a-3可以具有固定的形式，而第二部分115a-2可以具有诸如曲线形状的柔性形式。在实施方式中，第一部分115a-1和第三部分115a-3可以具有直线的形式，而第二部分115a-2可以具有诸如正弦波形状的波状形状。第一布线图案115a的第一部分115a-1可以被设置成与形成在半导体芯片130中的沟槽125交叠并且接触互连构件140。第一布线图案115a的第二部分115a-2和第三部分115a-3可以被设置成从第一部分115a-1延伸。更具体地，一对第二部分115a-2可以分别设置成从第一部分115a-1的两个端部延伸，而一对第三部分115a-3可以分别设置成从一对第二部分115a-2的端部延伸。因此，第一布线图案115a的第一部分115a-1可以用作与互连构件140接触的着陆焊盘。弹性缓冲层110还可以包括暴露第二布线图案115b的至少一部分的开口113。通过开口113暴露的第二布线图案115b可以对应于连接至金属导线135的连接焊盘117。第一布线图案115a和第二布线图案115b例如可以包括铝(Al)或铜(Cu)。
可以将半导体芯片130设置在弹性缓冲层110的第二表面110b上。半导体芯片130可以经由粘合构件119接合至弹性缓冲层110。该粘合构件119例如可以包括粘合剂或粘合带，如裸片附接薄膜(下文中称为“DAF”)。
诸如晶体管的有源元件可以设置在半导体芯片130中。在一些情况下，诸如电容器和/或电阻器的无源元件也可以设置在半导体芯片130中。半导体芯片130可以包括诸如包括有源区的前侧部分130a的有源表面，和诸如与前侧部分130a相反的后侧部分130b的另一表面。半导体芯片130可以设置在弹性缓冲层110上，使得半导体芯片130的后侧部分130b面向弹性缓冲层110。可以将多个芯片焊盘133设置在半导体芯片130的前侧部分130a上。虽然图1例示了将芯片焊盘133设置在半导体芯片130的两个边缘上的示例，但是本公开不限于此。例如，虽然在附图中没有例示，但是可以将芯片焊盘133设置在半导体芯片130的中央部分上。芯片焊盘133例如可以包括铝(Al)或铜(Cu)。
可以将多个沟槽125彼此分开设置在半导体芯片130的后侧部分130b中。沟槽125各自可以具有与第一深度T1相对应的深度，所述第一深度T1是后侧部分130b的表面至底表面125a的距离。沟槽125可以设置为与半导体芯片130的前侧部分130a分开至少第一距离D1。沟槽125可以分别设置成与第一布线图案115a垂直交叠。在实施方式中，可以将沟槽125彼此分开地设置在半导体芯片130的后侧部分130b中。可以用弹性缓冲层110覆盖沟槽125。因此，在每一个沟槽125的底表面与弹性缓冲层110之间可以形成腔S1。
虽然图1例示了在半导体芯片130的后侧部分130b中设置四个沟槽125的示例，但是本公开不限于此。沟槽125的数量和深度可以设置为根据各实施方式而不同。
半导体芯片130和弹性缓冲层110可以经由金属线135彼此连接。金属线135可以将第二布线图案115b电连接至半导体芯片130。每一条金属线135的一个端部可以接合至设置在半导体芯片130的前侧部分130a上的芯片焊盘133中的一个，而每一条金属线135的另一端部可以接合至弹性缓冲层110的连接焊盘117中的一个。金属线135例如可以包括金(Au)、银(Ag)或铜(Cu)。可以将模制构件160设置在半导体芯片130的前侧部分130a上。可以将模制构件160设置成覆盖弹性缓冲层110的第二表面110b、连接焊盘117的暴露部分以及半导体芯片130的侧壁。模制构件160可以包括绝缘材料，该绝缘材料具有比弹性缓冲层110的拉伸弹性模量更高的拉伸弹性模量。在实施方式中，模制构件160可以包括环氧模制化合物(下文中称为“EMC”)。模制构件160可以物理地和化学地保护半导体芯片130免受外部环境影响。
互连构件140可以经由弹性缓冲层110将半导体芯片130连接至基板100，并且互连构件140各自可以具有垂直于基板100的第一表面100a的柱状。在实施方式中，互连构件140可以包括铜(Cu)。每一个互连构件140中的一个端部可以连接至弹性缓冲层110的第一布线图案115a中的一个，而每一个互连构件140的另一端部可以连接至基板110的基板焊盘105中的一个。互连构件140可以被设置成分别与沟槽125垂直地交叠。参照图1的放大部分，互连构件140各自可以包括柱144，和从该柱144的端部延伸的伸出物142。该伸出物142可以连接至第一布线图案115a，并且可以具有半球的形状。互连构件140的伸出物142可以连接至图2所示的第一布线图案115a的第一部分115a-1。即，互连构件140的伸出物142可以连接至着陆焊盘中的任一个。
柔性模制构件150可以填充弹性缓冲层110与基板100之间的空间。互连构件140可以设置在弹性缓冲层110与基板100之间的空间中。因此，柔性模制构件150可以被设置成围绕互连构件140。柔性模制构件150可以包括柔性材料，该柔性材料在外力施加至基板100时能够弯曲。该柔性材料可以包括硅橡胶或橡胶。
形成在半导体芯片130的后侧部分130b中的沟槽125可以设置在弹性缓冲层110的作为连接至互连构件140的第一布线图案115a的相反侧的表面上。该结构可以防止互连构件140在半导体器件1000弯曲或翘曲时损坏或与基板100或第一布线图案115a分开。更具体地，如图3所示，如果将外力F1例如沿垂直方向施加至半导体1000，则其中包括有弹性材料的弹性缓冲层110可以变形或弯曲，并且互连构件140可以移动到形成在沟槽125与弹性缓冲层110之间的腔S1中。换句话说，沟槽125可以提供这样的腔S1，即，在外力F1施加至半导体1000时，互连构件140的伸出物142可移动到该腔S1中。因此，即使将外力F1施加至半导体器件1000，也可以保持互连构件140与弹性缓冲层110之间的电连接和机械连接，而互连构件140不会变形。
如果从模制构件160朝向基板100施加的外力F1使互连构件140移动到由沟槽124提供的腔S1中，则弹性缓冲层110的部分可以扩张并移动到腔S1中，并且可以将张应力施加至弹性缓冲层110。同时，还可以将该张应力施加至设置在弹性缓冲层110的第一表面110a上的第一布线图案115a，但第一布线图案115a的具有曲线形状的第二部分115a-2可以被拉伸并且被拉直。因此，第一布线图案115a不会损坏或与弹性缓冲层110分开。另外，参照图2，如果弹性缓冲层110弯曲，则互连构件140的伸出物142与第一布线图案115a的第一部分115a-1之间的接触面积增加，以在保持电连接的同时减小互连构件140的伸出物142与第一布线图案115a的第一部分115a-1之间的接触电阻。而且，由于互连构件140的伸出部分142具有半球的形状，所以，在第一布线图案115a的第一部分115a-1因外部压力或张力而变形的期间，可以保持接触面积的至少一部分。
图4是例示根据实施方式的半导体器件2000的截面图。图5是例示图4的下布线图案250的平面底视图。
参照图4，半导体器件2000可以包括：第一基板200、设置有沟槽232a的第二基板231、以及互连构件212。半导体器件2000还可以包括弹性接合部件270。
第一基板200可以是板型构件，该板型构件包括彼此相反的第一表面200a和第二表面200b。可以将多个基板焊盘205彼此分开设置在第一基板200的第一表面200a上。第一基板200可以包括绝缘材料层或介电材料层。第一基板200可以是PCB结构。虽然没有在附图中例示，但可以将内布线图案设置在第一基板200的主体中。
第二基板231可以设置在第一基板200的第一表面200a上。第二基板231可以包括：基板芯230、外电路布线图案240、外绝缘层260、设置有下布线图案250的弹性缓冲层220以及通孔电极255。基板芯230可以通过层压有机绝缘材料和金属导体来形成，以便在该基板芯230上安装半导体芯片、半导体封装、其它基板等。基板芯230可以包括具有相对较高杨氏模量(Young’s modulus)的绝缘材料。更具体地，基板芯230可以包括具有约20GPa至约40GPa的杨氏模量的绝缘材料。在实施方式中，基板芯230例如可以包括：玻璃纤维、环氧树脂、无机填料等。因此，即使将外力施加至基板芯230，也可以使基板芯230的变形最小。
基板芯230可以包括彼此相反的第一表面230a和第二表面230b。可以将多个沟槽232a设置成与基板芯230的第二表面230b相邻。沟槽232a可以从基板芯230的第二表面230b凹入预定深度，并且可以彼此分开预定距离。沟槽232a各自可以被设置成从第二表面230b具有第二深度T2。沟槽232a的底表面可以与基板芯230的第一表面230a分开预定距离D2。半导体器件2000还可以包括形成在沟槽232a的底表面与弹性缓冲层220之间的腔S2。腔S2可以提供空间，在弹性缓冲层220因施加至半导体器件2000的外力而变形时，互连构件212可以移动到该空间中。因此，即使半导体器件2000因外力而变形，互连构件212也可以保持它们的电连接。在另一实施方式中，沟槽232a可以是从第一表面230a穿入至基板芯230的第二表面230b的通孔。
可以将外电路布线图案240设置在基板芯230的第一表面230a上。外电路布线图案240可以彼此电绝缘。但是，在其它区域中，外电路布线图案240可以彼此电连接。可以将外绝缘层260设置在基板芯230的第一表面230a上。在实施方式中，外绝缘层260可以包括阻焊材料。外绝缘层260可以具有多个第一开口261。外电路布线图案240的上表面的部分可以通过外绝缘层260的第一开口261而暴露，并且外电路布线图案240的暴露部分可以用作接合焊盘240a。外布线图案240可以电连接至通孔电极255。通孔电极255各自可以被设置成从基板芯230的第一表面230a贯穿至基板芯230的第二表面230b。在实施方式中，每一个通孔电极255可以包括延伸部，该延伸部从基板芯230的第二表面230b伸出预定高度。
每一个通孔电极255的一个端部都可以电连接至一个外布线图案240的底表面，每一个通孔电极255的另一端部可以电连接至下布线图案250的上表面。下布线图案250可以设置在弹性缓冲层220中。可以将弹性缓冲层220设置在基板芯230的第二表面230b上。可以将弹性缓冲层220设置成围绕通孔电极255的延伸部的侧壁。弹性缓冲层220可以包括包含绝缘材料的薄膜。弹性缓冲层220可以包括柔性绝缘材料，该柔性绝缘材料可以在将外力物理施加至弹性缓冲层220时翘曲或弯曲。弹性缓冲层220的柔性绝缘材料可以包括具有低于基板芯230的杨氏模量的杨氏模量的材料。例如，弹性缓冲层220的柔性绝缘材料可以具有约0.01GPa至约0.1GPa的杨氏模量。在实施方式中，柔性材料例如可以包括硅树脂或硅橡胶。
具有弹性的下布线图案250可以设置在弹性缓冲层220中。下布线图案250的上表面250a可以分别接触通孔电极255的底表面。由此，下布线图案250可以分别电连接至通孔电极255。弹性缓冲层220可以包括暴露下布线图案250的底表面250b中的每一个的至少一部分的开口220a。开口220a可以通过从弹性缓冲层220的底表面刻蚀弹性缓冲层220达预定深度而形成。下布线图案250的被开口220a暴露的部分可以对应于着陆焊盘272。弹性缓冲层220在平面图中可以设置为跨过沟槽232a。换句话说，沟槽232a可以覆盖有弹性缓冲层220。由此，腔S2可以形成在沟槽232a中。着陆焊盘272可以设置在沟槽232a下方。即，可以将着陆焊盘272设置成与沟槽232a垂直交叠。因此，着陆焊盘272各自不直接被基板芯230支承，而是可以与沟槽232的底表面分开预定距离d4。
图5是例示图4的区域“X”的平面底视图。参照图5，下布线图案250可以包括多个下布线图案250-1、250-2以及250-3。下布线图案250-1可以包括：第一着陆焊盘272a，该第一着陆焊盘272a与着陆焊盘中的一个(例如，图4的272)相对应；和一对第一导电图案251a，该一对第一导电图案251a从第一着陆焊盘272a的两个端部沿相反的两个方向延伸。下布线图案250-2可以包括：第二着陆焊盘272b；和第二导电图案251b，该第二导电图案251b从第二着陆焊盘272b的一个端部沿一个方向延伸。下布线图案250-3可以包括：第三着陆焊盘272c；和第三导电图案251c，该第三导电图案251c从第三着陆焊盘272c的一个端部沿一个方向延伸。而且，下布线图案250-2还可以包括第一延伸导电图案253a，该第一延伸导电图案253a沿从第二着陆焊盘272b的另一端部沿与第二导电图案251b相反的方向延伸。第一延伸导电图案253a可以延伸直至沟槽232a的与第二着陆焊盘272b交叠的外侧区域。另外，下布线图案250-3还可以包括第二延伸导电图案253b，该第二延伸导电图案253b从第三着陆焊盘272c的另一端部沿与第三导电图案251c相反的方向延伸。第二延伸导电图案253b可以延伸直至沟槽232a的与第三着陆焊盘272c交叠的外侧区域。第一延伸导电图案253a与第二延伸导电图案253b可以在着陆焊盘272b与272c因外力而变形时减小仅沿一个方向产生不平衡位移的概率。第一着陆焊盘272a、第二着陆焊盘272b以及第三着陆焊盘272c可以分别包括接触部分a、接触部分b以及接触部分c，接触部分a、接触部分b以及接触部分c中的每一个都接触互连构件212中的一个。
第一导电图案至第三导电图案251a、251b以及251c中的每一个都可以包括沿一个方向延伸的曲线。在实施方式中，该曲线可以具有波状形状。例如，该曲线可以具有正弦波形状。该正弦波形状可以包括至少两个脊部和至少两个谷部。第一导电图案至第三导电图案251a、251b以及251c中的每一个都可以分别包括触点252a、252b以及252c，所述触点各自接触通孔电极中的任一个(例如，图4的255)。触点252a、252b以及252c可以对应于第一导电图案至第三导电图案251a、251b以及251c的端部。着陆焊盘272a、272b以及272c可以经由开口220a暴露，并且导电图案251a、251b以及251c的其余部分可以用弹性缓冲层220覆盖。在实施方式中，开口220a可以小于着陆焊盘272a、272b以及272c。在这种情况下，开口220a可以暴露着陆焊盘272a、272b以及272c的部分，以形成焊料掩模限定的(下文中称为“SMD”)着陆图案结构。在另一实施方式中，开口232a可以大于着陆焊盘272a、272b以及272c。在这种情况下，开口220a可以暴露着陆焊盘的全部表面，以形成非焊料掩模限定的(下文中称为“NSMD”)着陆图案结构。虽然没有示出，但可以将下布线图案250设置成将相邻的通孔电极彼此连接。在这种情况下，下布线图案250可以不连接至着陆焊盘272。下布线图案250例如可以包括铝(Al)或铜(Cu)。
如果将外力施加至半导体器件2000，使得将第二基板231向下按压第一基板200，则支承着陆焊盘272的弹性缓冲层220可以弯曲，并且互连构件212各自可以移动到设置在沟槽232a与弹性缓冲层220之间的腔S2中。在这种情况下，第一导电图案251a、第二导电图案251b以及第三导电图案251c的正弦波结构沿纵向方向被拉伸。因此，导电图案不会损坏或者与弹性缓冲层220分开。另外，如果互连构件212各自移动到腔S2中，则可以增加着陆焊盘272与互连构件212的端部之间的接触面积，以在保持电连接的同时减小着陆焊盘272与互连构件212的端部间的接触电阻。
再来参照图4，互连构件212可以接触着陆焊盘272，以将第一基板200电连接至第二基板231。互连构件212可以被设置成分别与沟槽232a交叠。互连构件212各自可以具有垂直柱状。互连构件212各自可以包括柱状部分210和伸出部分211，该伸出部分211从柱状部分210延伸，以具有半球形状。在实施方式中，互连构件212可以包括铜(Cu)，但本公开不限于此。例如，设置在互连构件212的端部上的伸出部分211各自可以包括焊料。在这种情况下，伸出部分211可以分别直接接合至着陆焊盘272。另一方面，伸出部分211可以包括要从着陆焊盘272分开的诸如铜(Cu)的材料。
互连构件212的与伸出部分212相反的另一端可以分别连接至第一基板200的基板焊盘205。弹性粘合构件270可以设置在弹性缓冲层220与第一基板200之间的空间中。弹性粘合构件270可以被设置成覆盖所有互连构件212、基板焊盘205以及第一基板200的第一表面200a。在实施方式中，弹性粘合构件270可以被设置成将弹性缓冲层220固定至第一基板200的部分。例如，弹性粘合构件270可以被设置成接触第一基板200的四个边缘。
图6是例示根据实施方式的半导体器件3000的截面图。
参照图6，半导体器件3000可以包括：基板300、半导体芯片400、包括沟槽431的绝缘层420、包括下布线图案415的弹性缓冲层445以及互连构件312。半导体器件3000还可以包括弹性粘合构件450。
基板300可以是板型构件，该板型构件包括彼此相反的第一表面300a和第二表面300b。可以将多个基板焊盘305彼此分开设置在基板300的第一表面300a上。基板300可以包括绝缘材料层或介电材料层。基板300可以包括PCB结构。虽然没有在图中示出，但可以将内布线图案设置在基板300的主体中。
可以将半导体芯片400设置在基板300的第一表面300a上。虽然没有在附图中例示，但诸如晶体管的有源元件可以设置在半导体芯片400中。在一些情况下，诸如电容器和/或电阻器的无源元件也可以设置在半导体芯片400中。半导体芯片400可以设置在基板300上，使得半导体芯片400的有源表面面向基板300的第一表面300a。在实施方式中，半导体芯片400的有源表面可以对应于半导体芯片400的前侧部分400a的表面，半导体芯片400的与基板300相反的方向的表面可以对应于后侧部分400b。可以将有源区设置在半导体芯片400的前侧部分400a中。可以将多个芯片焊盘405设置在半导体芯片400的前侧部分400a上。芯片焊盘405各自可以包括铝(Al)或铜(Cu)。
可以将绝缘层420设置在半导体芯片400的前侧部分400a上。绝缘层420的表面可以与半导体芯片400的前侧部分400a相接触。在实施方式中，绝缘层420可以包括选自由苯并环丁烯(下文中称为“BCB”)和聚酰亚胺构成的组中的至少一种。BCB或聚酰亚胺可以具有约2.9GPa至约3.2GPa的高杨氏模量。因此，可以降低绝缘层420因外力而变形的概率。
多个沟槽431可以设置在绝缘层420中。沟槽431可以从绝缘层420的与半导体芯片400相反的表面凹入达预定深度，并且可以彼此分开预定距离。沟槽431各自可以被设置成从绝缘层420的与半导体芯片400相反的表面具有第三深度T3。在另一实施方式中，沟槽431可以是穿入绝缘层420的通孔。
电连接至半导体芯片400的芯片焊盘405的第一内布线图案407可以设置在绝缘层420中。在实施方式中，第一内布线图案407可以延伸伸出，使得第一内布线图案407的高度比绝缘层420的表面高出预定高度。包括第一内布线图案407的延伸部的弹性缓冲层445可以设置在绝缘层420的与半导体芯片400相反的表面上。弹性缓冲层445可以具有多层结构，该多层结构包括顺序地堆叠在绝缘层420上的第一弹性缓冲层440和第二弹性缓冲层442。第一弹性缓冲层440可以被设置成覆盖绝缘层420的与半导体芯片400相反的表面。可以将第一弹性缓冲层440设置成覆盖沟槽431。因此，可以将腔S3形成在沟槽431中。
如果将外力施加至半导体器件3000，并且该外力被传输至半导体芯片400中的互连构件312，则该压力被传输至与互连构件312相接触的着陆焊盘272。因此，支承着陆焊盘272的弹性缓冲层445可以弯曲，并且互连构件312可以插入到腔S3中。
第一弹性缓冲层440和/或第二弹性缓冲层442可以包括柔性绝缘材料，在将外力物理施加至该柔性绝缘材料时，该柔性绝缘材料能够翘曲或弯曲。该柔性绝缘材料可以包括具有低于绝缘层420的杨氏模量的杨氏模量的材料。例如，柔性绝缘材料可以具有约0.01GPa至约0.1GPa的杨氏模量。在实施方式中，柔性绝缘材料可以包括硅树脂或硅橡胶。
下布线图案415和第二内布线图案417可以设置在第一弹性缓冲层440上。下布线图案415各自可以电连接至第一内布线图案407中的任一个的一个端部，第二内布线图案417各自可以电连接至第一内布线图案407的另一端部。下布线图案415各自可以具有和参照图5描述的下布线图案中的任一个相同的构造。例如，下布线图案415各自可以具有沿一个方向延伸的曲线，并且该曲线可以具有诸如正弦波形状的波状形状。下布线图案415各自可以包括铝(Al)和铜(Cu)。
覆盖下布线图案415和第二内布线图案417的第二弹性缓冲层442可以设置在第一弹性缓冲层440的是绝缘层420的相反侧的表面上。第二弹性缓冲层442可以包括部分暴露下布线图案415的底表面的开口445a。开口445a可以通过刻蚀第二弹性缓冲层442的底表面达预定深度而形成。下布线图案415的被开口445a暴露的部分可以是着陆焊盘420。
互连构件312可以与着陆焊盘420相接触，以将基板300电连接至半导体芯片400。互连构件312可以设置成与着陆焊盘420和沟槽431交叠。互连构件312各自可以具有垂直柱状。互连构件312各自可以包括柱状部分310和伸出部分311，该伸出部分311从柱状部分310的一个端部延伸并且具有半球的形状。在实施方式中，互连构件312可以包括铜(Cu)，但本公开不限于此。例如，位于互连构件312的端部上的伸出部分311可以包括焊料。在实施方式中，可以将包括焊剂的伸出部分311接合至着陆焊盘420。
每一个互连构件312的另一端部可以接合至基板300的基板焊盘305中的任一个。弹性粘合构件450可以设置在弹性缓冲层445与基板300之间的空间中。弹性粘合构件450可以被设置成完全覆盖互连构件312、基板焊盘305，以及基板300的第一表面300a。在实施方式中，弹性粘合构件450可以被设置成将弹性缓冲层445固定至基板300的部分。例如，弹性粘合构件450可以被设置成接触基板300的四个边缘。
图7是例示包括含根据实施方式的至少一个半导体器件的存储卡7800的电子系统的示例的框图。存储卡7800可以包括诸如非易失性存储装置的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读取所存储的数据。存储器7810和/或存储器控制器7820可以包括设置在根据实施方式的嵌入式封装中的一个或更多个半导体芯片。
存储器7810可以包括应用本发明的实施方式的技术的非易失性存储装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读请求读出数据/响应于来自主机7830的写请求存储数据。
图8是例示包括根据实施方式的至少一个器件的电子系统8710的示例的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过用于数据传输的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行和这些部件所执行的功能相同的功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开实施方式的一个或更多个半导体封装。输入/输出装置8712可以包括选自小键盘、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可以存储由控制器8711等执行的数据和/或命令。
存储器8713可以包括诸如DRAM的易失性存储装置和/或诸如闪存的非易失性存储装置。例如，闪存可以被安装至诸如移动终端或台式计算机的信息处理系统。闪存可以构成固态磁盘(“SSD”)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710还可以包括用于向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线型或无线型。例如，接口8714可以包括天线、或有线收发器或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业用计算机、或是执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(“PDA”)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统、以及信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，那么电子系统8710可以用于通信系统中，诸如码分多址接入(“CDMA”)系统、全球移动通信(“GSM”)系统、北美数字移动蜂窝(“NADC”)系统、增强的时分多址接入(“E-TDMA”)系统、宽带码分多址接入(“WCDMA”)系统、CDMA2000、长期演进(“LTE”)系统以及无线宽带网络(“Wibro”)系统。
已经出于例示的目的公开了本公开的实施方式。本领域技术人员将理解，在不偏离本公开和随附权利要求的范围和精神的情况下，各种修改、增加和替代是可以的。
相关申请的交叉引用
本申请要求2015年2月26日在韩国知识产权局提交的韩国专利申请第10-2015-0027589号和2015年6月15日在韩国知识产权局提交的韩国专利申请第10-2015-0084339号的优先权，其全部内容通过引用并入本文。

Claims (20)

1.一种半导体器件，该半导体器件包括：
基板；
弹性缓冲层，该弹性缓冲层设置在所述基板的表面上；
布线图案，该布线图案设置在所述弹性缓冲层的第一表面上；
半导体芯片，该半导体芯片设置在所述弹性缓冲层的与所述弹性缓冲层的所述第一表面相反的第二表面上，其中，所述半导体芯片包括形成在面向所述弹性缓冲层的表面上的沟槽；以及
互连构件，该互连构件将所述布线图案电连接至所述基板，
其中，所述互连构件各自具有电连接至所述布线图案中的一个布线图案的一个端部和电连接至所述基板的另一端部。
2.一种半导体器件，该半导体器件包括：
半导体芯片，该半导体芯片包括第一表面和与所述第一表面相反的第二表面；
基板，该基板设置在所述半导体芯片的所述第一表面上方；
绝缘层，该绝缘层设置在所述半导体芯片与所述基板之间，其中，所述绝缘层包括设置在该绝缘层中的沟槽，并且所述沟槽具有预定深度；
弹性缓冲层，该弹性缓冲层设置在所述绝缘层与所述基板之间；
下布线图案，该下布线图案设置在所述弹性缓冲层中，其中，所述下布线图案各自包括与所述沟槽中的一个对齐的着陆焊盘；以及
互连构件，该互连构件将所述着陆焊盘电连接至所述基板，
其中，所述互连构件各自具有电连接至所述着陆焊盘中的一个着陆焊盘的一个端部以及电连接至所述基板的另一端部。
3.根据权利要求2所述的半导体器件，其中，所述弹性缓冲层包括：
第一弹性缓冲层，该第一弹性缓冲层设置在所述绝缘层的与所述半导体芯片相反的表面上并且被设置成覆盖所述沟槽；和
第二弹性缓冲层，该第二弹性缓冲层设置在所述第一弹性缓冲层与所述基板之间以覆盖所述下布线图案，
其中，所述第二弹性缓冲层包括暴露所述着陆焊盘的开口。
4.根据权利要求2所述的半导体器件，其中，所述绝缘层包括具有不同杨氏模量的多种绝缘材料。
5.根据权利要求4所述的半导体器件，其中：
所述绝缘层包括具有约2.9GPa至约3.2GPa的杨氏模量的第一绝缘材料；并且
所述弹性缓冲层包括具有约0.01GPa至约0.1GPa的杨氏模量的第二绝缘材料。
6.根据权利要求5所述的半导体器件，其中，所述第一绝缘材料包括选自由苯并环丁烯和聚酰亚胺构成的组中的至少一种。
7.根据权利要求5所述的半导体器件，其中，所述第二绝缘材料包括硅树脂和硅橡胶中的一种或更多种。
8.根据权利要求2所述的半导体器件，其中：
所述绝缘层包括面向所述弹性缓冲层的第一表面和接合至所述半导体芯片的第二表面；并且
所述沟槽彼此分开，并且与所述绝缘层的所述第一表面相邻。
9.根据权利要求8所述的半导体器件，其中：
所述沟槽从所述绝缘层的所述第一表面具有预定深度；并且
所述弹性缓冲层覆盖所述沟槽以在所述沟槽中提供腔。
10.根据权利要求9所述的半导体器件，其中，所述下布线图案从所述着陆焊盘沿至少一个方向延伸，并且还包括具有曲线形状的导电图案。
11.根据权利要求10所述的半导体器件，其中，所述导电图案具有正弦波形状。
12.根据权利要求2所述的半导体器件，其中：
在所述绝缘层中还包括有内布线图案；
包括所述着陆焊盘的所述下布线图案各自至少在一个表面处连接至所述内布线图案中的一个内布线图案；并且
所述内布线图案接触并连接至设置在所述半导体芯片的前侧部分上的芯片焊盘，以将所述芯片焊盘电连接至所述下布线图案。
13.根据权利要求12所述的半导体器件，其中，所述下布线图案还包括：
导电图案，该导电图案从所述着陆焊盘沿第一方向延伸，以连接至所述内布线图案；和
延伸导电图案，该延伸导电图案从所述着陆焊盘沿与所述第一方向相反的第二方向延伸并且向上延伸至所述沟槽的外侧区域，
其中，所述导电图案具有曲线形状。
14.根据权利要求2所述的半导体器件，其中，所述下布线图案的除了所述着陆焊盘以外的其余部分被所述弹性缓冲层覆盖。
15.根据权利要求2所述的半导体器件，其中，所述着陆焊盘与和所述着陆焊盘对齐的所述沟槽的底表面分开预定距离。
16.根据权利要求2所述的半导体器件，其中，所述互连构件被设置成分别与所述沟槽对齐。
17.根据权利要求2所述的半导体器件，其中，所述互连构件各自包括：
柱状部分；和
伸出部分，该伸出部分从所述柱状部分的一个端部延伸，以具有半球的形状，
其中，所述伸出部分连接至所述下布线图案中的一个下布线图案。
18.根据权利要求17所述的半导体器件，其中，所述互连构件的所述伸出部分包括焊料。
19.一种半导体器件，该半导体器件包括：
第一基板；
第二基板，该第二基板设置在所述第一基板上方，并且包括第一表面和与所述第一表面相反的第二表面，其中，将沟槽设置在所述第二基板中，以与所述第二表面相邻；
弹性缓冲层，该弹性缓冲层设置在所述第二基板的所述第二表面上，并且在该弹性缓冲层的面向所述第一基板的表面上设置有开口；
下布线图案，该下布线图案设置在所述弹性缓冲层内，并且包括被设置成与所述沟槽对齐的着陆焊盘；以及
互连构件，该互连构件将所述第一基板电连接至所述第二基板，
其中，所述互连构件的一个端部连接至所述下布线图案，而另一端部连接至所述第一基板。
20.根据权利要求19所述的半导体器件，其中，所述第二基板还包括：
外电路布线图案，该外电路布线图案设置在所述第一表面上；和
通孔电极，该通孔电极从所述第一表面至所述第二表面贯穿所述第二基板，其中，所述通孔电极的两个端部中的一个端部连接至所述外电路布线图案，而另一端部连接至所述下布线图案。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289216A (zh) * 2019-07-01 2019-09-27 济南南知信息科技有限公司 一种随钻定向传感器及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018137287A (ja) * 2017-02-20 2018-08-30 株式会社村田製作所 化合物半導体基板及び電力増幅モジュール
US11652031B2 (en) * 2018-12-13 2023-05-16 Intel Corporation Shrinkable package assembly
CN111834438B (zh) * 2019-04-18 2024-05-31 西部数据技术公司 半导体部件背侧上用于减轻堆叠封装中的分层的孔结构
US11830833B2 (en) * 2020-07-24 2023-11-28 Innolux Corporation Electronic substrate and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593736A (zh) * 2008-05-28 2009-12-02 株式会社瑞萨科技 半导体装置及其制造方法
US20100072588A1 (en) * 2008-09-25 2010-03-25 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20100148325A1 (en) * 2008-12-12 2010-06-17 Gruenhagen Michael D Semiconductor Dice with Backside Trenches Filled With Elastic Material For Improved Attachment, Packages Using the Same, and Methods of Making the Same
CN103608919A (zh) * 2011-04-18 2014-02-26 摩根/韦斯科技有限公司 具有外围电路的主板上方中介层

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5207585A (en) 1990-10-31 1993-05-04 International Business Machines Corporation Thin interface pellicle for dense arrays of electrical interconnects
US6365974B1 (en) 1999-03-23 2002-04-02 Texas Instruments Incorporated Flex circuit substrate for an integrated circuit package
US6437591B1 (en) 1999-03-25 2002-08-20 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
CN102164827B (zh) * 2008-08-29 2012-10-31 株式会社益力多本社 饮料容器的盖
US8619431B2 (en) * 2010-12-22 2013-12-31 ADL Engineering Inc. Three-dimensional system-in-package package-on-package structure
KR101557841B1 (ko) * 2012-12-07 2015-10-06 제일모직주식회사 이방 전도성 필름
KR101953597B1 (ko) * 2013-03-18 2019-03-06 삼성디스플레이 주식회사 내장형 안테나 장치, 내장형 안테나 장치를 포함하는 전자 장치 및 이의 제조 방법
US9355997B2 (en) * 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593736A (zh) * 2008-05-28 2009-12-02 株式会社瑞萨科技 半导体装置及其制造方法
US20100072588A1 (en) * 2008-09-25 2010-03-25 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20100148325A1 (en) * 2008-12-12 2010-06-17 Gruenhagen Michael D Semiconductor Dice with Backside Trenches Filled With Elastic Material For Improved Attachment, Packages Using the Same, and Methods of Making the Same
CN103608919A (zh) * 2011-04-18 2014-02-26 摩根/韦斯科技有限公司 具有外围电路的主板上方中介层

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289216A (zh) * 2019-07-01 2019-09-27 济南南知信息科技有限公司 一种随钻定向传感器及其制造方法

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