KR102250155B1 - 적층된 양자 디바이스들에서의 손실 감소 - Google Patents

적층된 양자 디바이스들에서의 손실 감소 Download PDF

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Abstract

제안되는 디바이스는 초전도 양자 비트를 포함하는 제 1 칩(102)과, 그리고 제 1 칩에 본딩되는 제 2 칩(104)을 포함하고, 제 2 칩은 대향하는 제 1 표면과 제 2 표면을 갖는 기판(108)을 포함한다. 제 1 칩을 향하고 있는 제 1 표면(101)은 제 1 회로 요소를 포함하는 초전도체 물질의 층(105)을 포함한다. 제 2 칩은 또한 제 2 회로 요소를 포함하는 제 2 표면(103) 상의 제 2 층(107)을 포함하고, 그리고 제 1 표면으로부터 제 2 표면으로 연장되어 초전도체 물질 층의 일부분을 제 2 회로 요소에 전기적으로 연결하는 관통 연결기(109)를 포함한다.

Description

적층된 양자 디바이스들에서의 손실 감소
본 발명은 적층된 양자 디바이스들(stacked quantum devices)에서의 손실을 감소시키는 것에 관한 것이다.
양자 컴퓨팅(quantum computing)은 고전적인 디지털 컴퓨터(classical digital computer)보다 더 효율적으로 특정 컴퓨팅연산(computation)들을 수행하기 위해 기저 상태(basis state)들의 중첩(superposition), 그리고 얽힘(entanglement)과 같은 양자 효과(quantum effect)들의 이용하는 상대적으로 새로운 컴퓨팅 방법이다. 비트(bit)들의 형태로(예를 들어, "1" 또는 "0"의 형태로) 정보를 저장 및 조작하는 디지털 컴퓨터와는 대조적으로, 양자 컴퓨팅 시스템들은 큐비트(qubit)들을 이용해 정보를 조작할 수 있다. 큐비트는 복수의 상태들의 중첩(예를 들어, "0"의 상태와 "1" 상태 모두에 있는 데이터)을 가능하게 하는 양자 디바이스를 지칭할 수 있고, 그리고/또는 복수의 상태들에 있는 데이터 중첩 자체를 지칭할 수 있다. 종래의 용어에 따라면, 양자 시스템에서의 "0"과 "1" 상태의 중첩은 예를 들어, α┃0> + β┃1>로서 나타내어질 수 있다. 디지털 컴퓨터의 "0" 상태 및 "1" 상태는 큐비트의 ┃0> 기저 상태 및 ┃1> 기저 상태와 각각 유사하다. 값 ┃α┃2은 큐비트가 ┃0> 상태에 있을 확률을 나타내고, 반면 ┃β┃2은 큐비트가 ┃1> 기저 상태에 있을 확률을 나타낸다.
일반적으로, 일부 실시형태들에서, 본 개시내용의 주된 내용은 디바이스로 구현될 수 있는데, 이러한 디바이스는, 큐비트(qubit)를 포함하는 제 1 칩(chip)과, 그리고 제 1 칩에 본딩(bonding)되는 제 2 칩을 포함하고, 여기서 제 2 칩은 기판(substrate)을 포함하고, 기판은 대향하는(opposing) 제 1 표면과 제 2 표면을 포함하고, 제 1 표면은 제 1 칩을 향하고 있으며, 제 2 칩은, 기판의 제 1 표면 상에 있는 초전도체 물질(superconductor material)의 단일 층(single layer)을 포함하고, 여기서 초전도체 물질의 단일 층은 제 1 회로 요소(circuit element)를 포함한다. 제 2 칩은 또한, 기판의 제 2 표면 상에 있는 제 2 층을 포함하고, 여기서 제 2 층은 제 2 회로 요소를 포함한다. 제 2 칩은 또한, 기판의 제 1 표면으로부터 기판의 제 2 표면으로 연장되어 초전도체 물질의 단일 층의 일부분을 제 2 회로 요소에 전기적으로 연결하는 관통 연결기(through connector)를 포함한다.
디바이스의 구현예들은 다음과 같은 특징들 또는 본 명세서에서 설명되는 다른 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예들에서, 디바이스는 제 1 칩과 제 2 칩의 제 1 층 사이에 범프 본드(bump bond)를 포함하고, 여기서 범프 본드는 제 1 칩 상의 큐비트와 제 1 회로 요소 간에 데이터를 결합시키도록 되어 있다. 범프 본드는 인듐(indium)을 포함할 수 있다.
일부 구현예들에서, 기판의 제 1 표면과 직접 접촉하거나, 또는 초전도체 물질의 단일 층의 표면과 직접 접촉하는 유전체 물질들(dielectric materials)(예를 들어, 고형의 유전체 물질들(solid dielectric materials))은 존재하지 않는다.
일부 구현예들에서, 제 1 회로 요소는 공진기(resonator)를 포함한다.
일부 구현예들에서, 초전도체 물질의 단일 층은 와이어 본드 패드(wire bond pad)를 포함한다. 초전도체 물질의 단일 층은 또한 전송 라인(transmission line)을 포함할 수 있고, 여기서 와이어 본드 패드는 전송 라인에 전기적으로 연결되고, 전송 라인은 제 1 회로 요소에 전자기적으로 결합되거나 전기적으로 결합되도록 되어 있다.
일부 구현예들에서, 관통 연결기는 기판 내의 개구(opening)를 통해 연장된다. 일부 구현예들에서, 제 2 층은 유전체 필름(dielectric film)을 포함한다. 유전체 필름은 실리콘(silicon)을 포함할 수 있다.
일부 구현예들에서, 제 2 층은 와이어링 및 유전체 필름(wiring and dielectric film)의 복수의 층들을 포함한다.
일부 구현예들에서, 제 2 회로 요소는, 평행 플레이트 커패시터(parallel plate capacitor), 교차형 와이어링(crossover wiring), 증폭기(amplifier), 공진기(resonator), 초전도체 물질의 복수의 층들을 포함하는 와이어링, 혹은 조세프슨 로직 회로(Josephson logic circuit)를 포함한다.
일부 구현예들에서, 초전도체 물질의 단일 층은 범프 본드를 통해 제 1 칩의 큐비트에 동작가능하게 결합되는 측정 판독 공진기(measurement readout resonator)를 포함한다.
일부 구현예들에서, 기판은 단결정 실리콘(single crystal silicon)을 포함한다.
일부 구현예들에서, 기판은 대략 100 마이크론(microns) 내지 대략 1000 마이크론의 두께를 갖는다.
일부 구현예들에서, 관통 연결기는 텅스텐(tungsten) 혹은 구리(copper)를 포함한다.
일부 구현예들에서, 관통 연결기는 초전도체를 포함한다.
일부 구현예들에서, 초전도체 물질의 단일 층과 제 1 칩 사이의 범프 본드의 두께는 대략 1 마이크론 내지 대략 10 마이크론일 수 있다.
일부 구현예들에서, 초전도체 물질의 단일 층은 알루미늄(aluminum) 혹은 니오븀(niobium)을 포함한다.
일반적으로, 또 하나의 다른 실시형태에서, 본 개시내용의 주된 내용은 방법들로 구현될 수 있는데, 이러한 방법들은, 큐비트를 포함하는 제 1 칩을 제공하는 것; 제 2 칩을 제공하는 것(여기서, 제 2 칩은 기판과, 기판의 제 1 면(side) 상에 제 1 회로 요소를 형성하는 초전도체 물질의 단일 층과, 그리고 제 1 면의 반대편에 있는 기판의 제 2 면 상에 있는 제 2 회로 요소를 포함하고, 제 2 회로 요소는 초전도체 물질의 단일 층의 일부분에 결합됨(예를 들어, 전기적으로 결합됨)); 그리고 제 2 칩의 초전도체 물질의 층이 제 1 칩을 향하도록 제 1 칩을 제 2 칩에 연결(joining)시키는 것을 포함한다.
본 방법들의 구현예들은 다음과 같은 특징들 또는 본 명세서에서 설명되는 다른 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예들에서, 제 1 칩을 제 2 칩에 연결시키는 것은 제 1 칩과 제 2 칩 사이에 범프 본드를 형성하는 것을 포함한다.
일부 구현예들에서, 범프 본드는 큐비트와 제 1 회로 요소 간에 데이터를 결합시키도록 되어있다.
일반적으로, 또 하나의 다른 실시형태에서, 본 개시내용의 주된 내용은 디바이스들로 구현될 수 있는데, 이러한 디바이스들은, 양자 회로 요소(quantum circuit element)를 포함하는 제 1 칩과, 그리고 제 1 칩에 본딩되는 제 2 칩을 포함하고, 여기서 제 2 칩은 기판을 포함하며, 기판의 제 1 면 상에는 단일의 제 1 초전도체 층이 포함되고, 단일의 제 1 초전도체 층은 제 1 칩에 연결되며, 그리고 제 2 칩은 기판의 상이한 제 2 면 상에 있는 제 2 초전도체 층을 포함한다.
디바이스들의 구현예들은 다음과 같은 특징들 또는 본 명세서에서 설명되는 다른 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예들에서, 제 2 칩은 또한, 기판의 제 1 면으로부터 기판의 제 2 면으로 연장되어 단일의 제 1 초전도체 층의 일부분을 제 2 초전도체 층에 연결하는 연결기를 포함한다.
일부 구현예들에서, 단일의 제 1 초전도체 층은 기판의 제 1 면과 직접 접촉한다. 단일의 제 1 초전도체 층의 상부 표면과 제 1 칩 사이에서 연장될 수 있는 간극(gap)이 존재한다.
일부 구현예들에서, 제 2 칩은 또한, 기판의 상이한 제 2 면 상에 있는 유전체 층을 포함한다.
다양한 실시예들 및 구현예들이 다음의 이점들 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현예들에서, 이러한 디바이스들 및 방법은 증착된 유전체 물질들에 의해 초래되는 양자 회로 요소들에서의 에너지 손실(loss) 및 소산(dissipation)을 감소시킬 수 있다.
본 개시내용의 목적들을 위해, 초전도체(대안적으로, 초전도) 물질은 초전도 임계 온도(superconducting critical temperature)에서 혹은 그 아래에서 초전도 성질(superconducting properties)을 나타내는 물질로서 이해될 수 있다. 초전도체 물질의 예들은 알루미늄(aluminum)(초전도 임계 온도는 예컨대, 1.2 켈빈(kelvin)), 니오븀(niobium)(초전도 임계 온도는 예컨대, 9.3 켈빈), 및 티타늄 나이트라이드(titanium nitride)(초전도 임계 온도는 예컨대, 5.6 켈빈)를 포함한다.
본 발명의 하나 이상의 구현예들의 세부사항들이 아래의 설명 및 첨부되는 도면들에서 기술된다. 다른 특징들 및 장점들은 이러한 설명, 도면들, 및 청구항들로부터 명백할 것이다.
도 1은 양자 프로세서들(quantum processors)에서의 에너지 손실/소산을 감소시키기 위한 디바이스의 예를 예시하는 도면이다.
도 2는 캐리어 칩(carrier chip) 상에 있는 층(layer)의 예를 위에서 본 상면도를 예시하는 도면이다.
도 3은 캐리어 칩 상에 있는 층의 예를 위에서 본 상면도를 예시하는 도면이다.
양자 컴퓨팅(quantum computing)은 양자 컴퓨터(quantum computer)의 양자 비트(quantum bit)(큐비(qubit))들에 저장된 양자 정보(quantum information)를 일관되게(coherently) 프로세싱(processing)하는 것을 수반한다. 양자 어닐러(quantum annealer)들과 같은, 양자 컴퓨팅 프로세서들의 특정 타입들에서, 양자 프로세서의 큐비트들은 제어가능한 방식으로 함께 결합되어 각각의 큐비트의 양자 상태는 그 결합된 다른 큐비트들의 대응하는 양자 상태들에 영향을 미치게 된다. 초전도 양자 컴퓨팅(superconducting quantum computing)은 양자 컴퓨팅 기술의 유망한 구현인데, 여기서 양자 회로 요소들은 초전도체 물질들로부터 부분적으로 형성된다. 초전도 양자 컴퓨터들은 전형적으로 다중레벨 시스템(multilevel system)들이고, 이러한 시스템들에서는 처음 두 개의 레벨들만이 컴퓨팅연산 기저(computational basis)로서 사용된다. 이러한 양자 컴퓨터들은, 초전도성(superconductivity)이 달성될 수 있도록, 아울러 열적 변동(thermal fluctuation)들이 에너지 레벨(energy level)들 간의 전이(transition)들을 초래하지 않도록, 매우 낮은 온도들에서 동작되게 되어 있다. 추가적으로 양자 회로 요소들은 양자 결어긋남(quantum decoherence)을 피하기 위해 낮은 손실(loss)/소산(dissipation)으로 동작되는 것이 바람직할 수 있다.
다른 것들 중에서도, 큐비트들, 인덕턴스 기반 광자 검출기(inductance based photon detector)들, 및 공진기(resonator)들과 같은, 초전도 양자 회로 요소들(이것은 또한 양자 회로 디바이스들로서 지칭됨)은 높은 품질 인자(quality factor)(Q)를 달성하기 위해 손실이 낮은 반응성 마이크로파 컴포넌트(low loss reactive microwave component)들에 의존한다. 일부 구현예들에서, 복합 양자 회로 구조들(혹은 고전적인 회로 구조들)의 제조는, 초전도체 물질에 추가하여, 증착된 유전체들의 하나 이상의 층들을 사용할 것을 요구할 수 있다. 하지만, 비결정성(amorphous) 혹은 다결정성(polycrystalline) 고체들일 수 있는 증착된 유전체들은, 단결정 실리콘 기판(single crystal silicon substrate)들과 같은 비-증착 유전체(non-deposited dielectric)들과 비교해, 전형적으로, 높은 손실을 갖는다(일부 경우들에서는, 매우 큰 규모로 더 높은 손실을 가짐). 이러한 증착된 유전체들은, 결맞음(coherence)이 높은/결어긋남(decoherence)이 낮은 초전도 양자 회로들에 대해서 적합하지 않을 수 있다. 이러한 소위 "손실이 있는" 증착된 유전체들은 시스템 내에서의 소산(dissipation)을 좌우하는데, 이러한 소산은 예를 들어, 필드 커플링(field coupling)을 통해 큐비트 결어긋남(qubit decoherence)을 초래하고, 따라서 양자 프로세서의 성능을 제한한다.
이에 따라, 일부 구현예들에서는, 손실이 있는 유전체들의 하나 이상의 층들을 갖는 복합 회로 요소들을 큐비트들로부터 비교적 멀리 떨어지도록, 예컨대, 큐비트들로부터 별개의 칩 상에 정렬하는 것이 유용할 수 있다. 이 경우, 큐비트들을 포함하는 칩(혹은 칩들)은 복합 양자 회로 요소들 및/또는 고전적인 회로 요소들을 포함하는 칩 상에 적층될 수 있다. 하지만, 손실이 있는 유전체들을 갖는 회로 요소들이 별개의 캐리어 칩(carrier chip) 상에 정렬되는 경우에도, 회로 요소들은 만약 이들이 큐비트들에 너무 가까이 있다면 결어긋남을 일으킬 수 있다. 예를 들어, 손실이 있는 유전체들을 갖는 회로 요소들이, 큐비트들을 포함하는 칩을 향하고 있는 캐리어 칩의 표면 상에 정렬될 수 있는데, 이에 따라 큐비트를 지니고 있는 칩과 해당 회로 요소들과 간의 거리는 두 개의 칩들 간의 본드 연결(bond connection)들의 두께로 제한되게 된다. 일부 구현예들에서, 이것은 해당 회로 요소들과 큐비트들 간의 손실이 있는 상호작용들을 일으킬 수 있고, 이것은 큐비트들의 결어긋남을 초래한다.
본 개시내용은 큐비트들을 포함하는 칩을 향하는 것이 아니라 그 반대편을 향하고 있는 캐리어 칩의 표면("비-간섭 면(non-coherent side)") 상에 손실이 있는 유전체들을 갖는 회로 요소들을 정렬함으로써, 적층된 양자 디바이스들에서의 이러한 손실을 감소시키는 것에 관한 것이다. 예를 들어, 가까이 있는 큐비트들에서 결어긋남을 유발했었을 회로 요소들은 캐리어 칩의 반대편(reverse) 혹은 후방면(backside) 상에 배치될 수 있다. 높은 결맞음 및 낮은 손실을 유지하는 회로 요소들은 큐비트를 지니고 있는 칩의 큐비트들에 더 가까이 있는 캐리어 웨이퍼(carrier wafer)의 전방면(front side)("간섭 면(coherent side)") 상에 정렬될 수 있다. 예를 들어, 높은 결맞음 및 낮은 손실을 유지하는 회로들은 캐리어 웨이퍼의 표면과 직접 접촉하여 형성되는 단일 층 내에 정렬될 수 있다.
도 1은 양자 프로세서들(quantum processors)에서의 에너지 손실/소산을 감소시키기 위한 디바이스(100)의 예를 예시하는 도면이다. 디바이스(100)는 큐비트들과 같은 양자 회로 요소들을 포함하는 제 1 칩(102)을 포함하고, 이러한 제 1 칩(102)은 캐리어 칩으로서 또한 지칭되는 제 2 칩(104)에 연결(예를 들어, 본딩)되며, 제 2 칩(104)은 제 1 칩(102)으로부터 획득된 데이터를 프로세싱하기 위한 그리고/또는 제 1 칩(102)에 데이터를 전송하기 위한 회로 요소들을 포함한다. 제 2 칩(104)은 대향하는 제 1 표면(101)과 제 2 표면(103)을 갖는 기판(108)을 포함하고, 여기서 제 1 표면(101)은 제 1 칩(102)을 향하고 있다. 제 2 칩(104)은 제 1 표면(101) 상에 형성된 제 1 층(105)을 포함하고, 여기서 제 1 층(105)은 그 아래에 있는 기판(108)과 직접 접촉하는 초전도성 금속(superconducting metal)의 층으로부터 형성된 컴포넌트들 및/또는 물질들을 포함한다. 기판(108)이 단결정 유전체(crystalline dielectric)인 구현예들에서, 이것은 낮은 손실 및 높은 결맞음을 갖는 시스템을 제공하고 아울러 제 1 칩(102) 상의 큐비트들과 같은 양자 회로 요소들의 결어긋남을 초래할 가능성이 더 적은 시스템을 제공한다. 제 2 칩(104)은 또한 제 2 표면(103) 상에 형성된 제 2 층(107)을 포함하고, 여기서 제 2 층(107)은 제 1 층(105)의 물질들/컴포넌트들보다 양자 회로 요소들에서 상대적으로 더 높은 손실을 초래할 수 있는 컴포넌트들 및/또는 물질들을 포함한다. 제 1 층(105)과 제 2 층(107)은 기판(108)의 제 1 표면(101)으로부터 제 2 표면(103)으로 연장되는 연결기(109)에 의해 결합(예를 들어, 전기적으로 연결)된다.
본 명세서에서 설명되는 바와 같이, 제 1 칩(102)과 제 2 칩(104) 각각은 데이터 프로세싱 동작들을 수행하기 위한 하나 이상의 회로 요소들을 포함한다. 예를 들어, 일부 구현예들에서, 제 1 칩(102)은 양자 프로세싱 동작들을 수행할 때 사용하기 위한 하나 이상의 양자 회로 요소들을 포함한다. 즉, 양자 회로 요소들은 중첩(superposition) 및 얽힘(entanglement)과 같은 양자-역학적 현상들(quantum-mechanical phenomena)을 이용하여 비-결정적 방식(non-deterministic manner)으로 데이터에 관한 동작들을 수행하도록 구성될 수 있다. 이와는 대조적으로, 고전적인 회로 요소들은 일반적으로 결정적 방식(deterministic manner)으로 데이터를 프로세싱한다. 일부 구현예들에서, 제 1 칩(102)은 양자 회로 요소들만을 포함하는데, 예를 들어, 제 1 칩(102)은 고전적인 회로 요소들을 포함하지 않는다.
큐비트들과 같은 특정 양자 회로 요소들은 동시에 하나보다 많은 상태에 있는 정보를 나타내거나 혹은 그러한 정보에 관해 동작하도록 구성될 수 있다. 일부 구현예들에서, 큐비트 회로 요소들은, 다른 것들 중에서도, 초전도 동일-평면 도파로(superconducting co-planar waveguide)들, 양자 LC 발진기(quantum LC oscillator)들, 자속 큐비트(flux qubit)들, 전하 큐비트(charge qubit)들, 초전도 양자 간섭 디바이스(Superconducting QUantum Interference Device, SQUID)들(예를 들어, RF-SQUID 또는 DC-SQUID)과 같은 회로 요소들을 포함한다. 양자 회로 요소들은 부분적으로 초전도체 물질들(예를 들어, 알루미늄(aluminum), 티타늄 나이트라이드(titanium nitride) 혹은 니오븀(niobium))로부터 형성된 회로 요소들을 포함할 수 있다.
제 1 칩(102)의 양자 회로 요소들은 기판 상에 그리고/또는 기판 내에 형성될 수 있다. 제 1 칩의 기판은 예를 들어, 양자 회로 요소들에 대해 적합한 손실이 낮은 유전체로부터 형성될 수 있다(예를 들어, 실리콘 혹은 사파이어 웨이퍼). 기판에 대해 대신 다른 물질들이 사용될 수 있다.
캐리어 칩으로서 또한 지칭되는 제 2 칩(104)은 또한 복수의 양자 회로 요소들을 포함할 수 있다. 예를 들어, 제 2 칩(104) 상에 형성된 양자 회로 요소들은, 양자 회로 요소들의 다른 타입들 중에서도, 초전도체 동일-평면 도파로(superconductor co-planar waveguide)들, 공진기(resonator)들, 커패시터(capacitor)들, 전송 라인(transmission line)들, 접지 평면(ground plane)들, 증폭기(amplifier)들, RF 혹은 DC 초전도 양자 간섭 디바이스(SQUID)들, 조세프슨 접합(Josephson junction)들을 포함할 수 있다. 일부 구현예들에서, 제 1 칩(102) 및/또는 제 2 칩(104) 상의 양자 회로 요소들은 큐비트들에 대한 판독 디바이스(readout device)들 혹은 큐비트들에 대한 제어 디바이스(control device)들과 같은 특수 목적 회로들을 형성하도록 구성될 수 있다. 예를 들어, 제 2 칩(104)의 간섭 면은 동일-평면 도파로 전송 라인, 공진기 및/또는 (양각 증착(double angle evaporation)으로부터 만들어진) 단일 층 SQUID를 포함할 수 있다. 비-간섭 면은 예를 들어, 마이크로스트립 전송 라인(microstrip transmission line)들, 복합 다중-층 증폭기 회로(complex multi-layer amplifier circuit)들, 평행 플레이트 커패시터(parallel plate capacitor)들, 다중-층 와이어링(multi-layer wiring), 및/또는 조세프슨 로직 회로(Josephson logic circuit)들을 포함할 수 있다.
일부 구현예들에서, 제 2 칩(104)은 고전적인 회로 요소들을 포함할 수 있다. 고전적인 회로 요소들은 또한 균일한 프로세싱 방법들을 유지하기 위해 부분적으로 초전도체 물질들로 형성될 수 있다. 초전도체 물질들로 형성된 고전적인 회로 요소들의 예들은 초고속 단자속 양자(Rapid Single Flux Quantum, RSFQ) 디바이스들을 포함한다. RSFQ는 디지털 신호들을 프로세싱하기 위해 초전도체 디바이스들, 즉 조세프슨 접합들을 사용하는 디지털 전자 기술(digital electronics technology)이다. RSFQ 로직에서, 정보는 자속 양자들(magnetic flux quanta)의 형태로 저장되고, 단자속 양자(Single Flux Quantum, SFQ) 전압 펄스들의 형태로 전송된다. 트랜지스터들이 반도체 CMOS 전자기기들에 대한 능동 요소(active element)들인 것처럼, 조세프슨 접합들은 RSFQ 전자기기들에 대한 능동 요소들이다. RSFQ는 초전도체 혹은 SFQ 로직의 하나의 패밀리(family)이다. 다른 것들은 예를 들어, 바이어스 저항기(bias resistor)들을 사용하지 않는 RSFQ의 에너지-효율적인 버전(version)인 ERSFQ 및 상보적 양자 로직(Reciprocal Quantum Logic, RQL)을 포함한다. 고전적인 회로들의 다른 예들은 디지털 혹은 아날로그 CMOS 디바이스들을 포함한다. 고전적인 회로 요소들은 (데이터가 아날로그 혹은 디지털 형태로 나타내어지는) 데이터에 관한 기본적인 산술적, 논리적 그리고/또는 입력/출력 동작들을 수행함으로써 컴퓨터 프로그램의 명령들을 집합적으로 수행하도록 구성될 수 있다. 일부 구현예들에서, 제 2 칩(104) 상의 고전적인 회로 요소들은 전기적 혹은 전자기적 연결들을 통해 제 1 칩(102) 및/또는 제 2 칩(104) 상의 양자 회로 요소들로부터 데이터를 수신하기 위해 그리고/또는 이들에게 데이터를 전송하기 위해 사용될 수 있다.
제 1 칩(102)과 유사하게, 제 2 칩(104)도 또한 단결정 실리콘 혹은 사파이어와 같은 양자 회로들에 대해 적합한 손실이 낮은 유전체 물질로부터 형성된 기판(108)을 포함할 수 있다. 기판(108)의 두께는 예를 들어, 대략 100 마이크론 내지 대략 1000 마이크론일 수 있다.
제 1 칩(102)은 범프 본드들(106)을 통해 제 2 칩(104)에 연결될 수 있다. 범프 본드들(106)은 제 1 칩(102) 상의 큐비트들과 제 2 칩(104) 상의 회로 요소들 간에 데이터를 결합시키도록 구성될 수 있다. 범프 본드들(106)은 예를 들어, 제 1 칩(102) 상에 위치할 수 있는 큐비트들의 에너지 손실 및 결어긋남을 피하기 위해 초전도체 물질을 포함할 수 있다. 예컨대, 범프 본드(106)로서의 사용을 위해 적합한 초전도체 물질은 금(gold)의 얇은 층을 갖는 인듐(indium), 납(lead), 레늄(rhenium), 팔라듐(palladium), 혹은 니오븀(niobium)을 포함하는데, 하지만 이러한 것으로만 한정되는 것은 아니다. 범프 본드들(106)은 제 1 칩(102)과 제 2 칩(104) 양쪽 상에 있는 상호연결 패드(interconnect pad)들(110) 상에 형성될 수 있다. 일부 구현예들에서는, 범프 본드들(106)과 상호연결 패드들(110) 간의 확산(diffusion)을 피하기 위해, 범프 본드들(106)은 범프 본드 물질의 상호연결 패드(110)로의 확산 그리고/또는 그 반대로의 확산을 막기 위해 전기적으로 전도성인 장벽으로서 역할을 하는 장벽 층을 포함한다. 예시적인 장벽 층 물질은 티타늄 나이트라이드를 포함한다.
제 1 칩(102) 상의 회로 요소들과 제 2 칩(104) 상의 회로 요소들 간에 원하는 용량성 혹은 유도성 결합을 달성하기 위해 제 1 칩(102)과 제 2 칩(104)이 이격되도록 범프 본드들(106)의 두께가 설정될 수 있다. 예를 들어, 제 2 칩(104) 상의 상호연결 패드들(110)과 제 1 칩(102) 상의 상호연결 패드들(110)의 표면 간의 거리(120)는, 대략 0.5 ㎛ 내지 대략 100 ㎛이 되도록 설정될 수 있다(예를 들어, 대략 10 ㎛㎛ 내지 대략 20 ㎛, 대략 1 ㎛ 내지 10 ㎛, 대략 0.5 ㎛ 내지 대략 20 ㎛, 대략 0.5 ㎛ 내지 대략 15 ㎛, 대략 0.5 ㎛ 내지 대략 10 ㎛, 대략 0.5 ㎛ 내지 대략 5 ㎛, 또는 대략 0.5 ㎛ 내지 대략 2.5 ㎛이 되도록 설정될 수 있음). 근사적 거리는, 범프 본드들(106)(및/또는 거리에 영향을 미칠 수 있는 다른 컴포넌트들)을 형성하기 위해 물질을 증착 및/또는 제거하는데 사용된 증착 기법(들)의 정확도 및/또는 정밀도 한계들에 근거할 뿐만 아니라 거리 측정에 사용된 측정 기법(들)의 정확도 및/또는 정밀도 한계들에 근거하는 불확실성(uncertainty) 내에 있을 수 있다.
상호연결 패드(110)는 패드(110)가 형성된 칩 상의 회로 요소에 전기적 연결을 제공한다. 예를 들어, 제 1 칩(102)의 상호연결 패드들(110)은 제 1 칩(102)의 하나 이상의 회로 요소들에 (예를 들어, 전기적으로 혹은 전자기적으로) 결합된다. 유사하게, 제 2 칩(104)의 상호연결 패드들(110)은 제 2 칩(104)의 하나 이상의 회로 요소들에 (예를 들어, 전기적으로 혹은 전자기적으로) 결합된다. 상호연결 패드들(110)의 회로 요소들로의 결합은 각각의 칩의 기판 상에 형성된 그리고/또는 기판 내에 형성된 상호연결들에 의해 제공될 수 있다. 예를 들어, 제 2 칩(104)의 상호연결 패드들(110)은 (예를 들어, 회로 요소들과 동일한 평면에 있는) 기판(108)의 전방-면 표면 상의 금속화/초전도체 물질의 단일 층을 통해 회로 요소들에 결합될 수 있다. 대안적으로 혹은 추가적으로, 제 2 칩(104)의 상호연결 패드들(110)은 기판-관통 접촉(through-substrate contact)들(109)을 사용하여 기판(108)의 후방면 표면(103) 상의 회로 요소들에 결합될 수 있다. 상호연결 패드들(110)은 인접하는 양자 회로 요소들에서의 결어긋남 및 에너지 손실을 감소시키기 위해 그리고/또는 칩으로부터 발생되는 열을 감소시키기 위해 초전도체 물질로 형성될 수 있다. 예를 들어, 상호연결 패드들(110)은 알루미늄, 니오븀, 혹은 티타늄 나이트라이드로부터 형성될 수 있다. 상호연결 패드들(110)을 위해 또한 다른 물질들이 사용될 수 있다.
일부 구현예들에서, 제 2 칩(104)은 또한 와이어-본드 패드들(112)을 포함할 수 있다. 와이어-본드 패드들(112)은 칩(104)을 외부 전자 제어 및 측정 디바이스들과 같은 외부 디바이스에 전기적으로 연결하기 위해 와이어-본드가 형성될 수 있는 영역을 제공한다. 일부 구현예들에서, 와이어-본드 패드들(112)은 상호연결 패드들(110)과 동일한 물질로부터 형성된다. 예를 들어, 와이어-본드 패드들은 알루미늄, 니오븀, 혹은 티타늄 나이트라이드로부터 형성될 수 있다. 와이어-본드 패드들(112)을 위해 또한 다른 물질들이 사용될 수 있다.
본 명세서에서 설명되는 바와 같이, 제 2 칩(104)의 제 1 층(105)은 제 1 칩(102) 상의 큐비트들과 같은 가까이 있는 양자 회로 요소들에서의 비교적 낮은 손실 및 결어긋남을 초래하는 컴포넌트들 및/또는 물질들을 포함한다. 예를 들어, 일부 구현예들에서, 제 1 층(105)은 손실이 낮은 기판(108) 상에 증착되는 초전도체 물질의 층을 포함한다. 층(105)의 초전도체 물질은 공진기들, 전송 라인들, 와이어 본드 패드들 및 상호연결 패드들(110)과 같은 특정 회로 요소들을 형성하도록 패터닝될 수 있다. 일부 구현예들에서, 층(105)은 기판(108)의 표면(101)과 직접적으로 접촉하도록 형성될 수 있다. 일부 구현예들에서, 층(105)은 증착된 유전체들과 같은 어떠한 유전체 물질도 포함하지 않는다. 유전체 물질이 없는 층을 형성하는 이점은, 이렇게 함으로써 이러한 물질이 (큐비트들과 같은) 가까이 있는 양자 회로 요소들에서 초래할 수 있는 손실이 감소된다는 것이다. 일부 구현예들에서, 층(105)은 초전도체 물질의 단일 층을 포함하고, 이에 따라 층(105)의 회로 요소들은 오로지 초전도체 물질로부터 형성되게 된다. 층(105)을 위해 선택된 초전도체 물질은 예를 들어, 알루미늄을 포함할 수 있는데, 하지만 다른 초전도체 물질이 대신 사용될 수 있다.
도 2는 캐리어 칩(104)으로부터의 층(105)의 예를 위에서 본 상면도를 예시하는 도면이다. 층(105)은 복수의 동일-평면 회로 요소들을 포함한다. 예를 들어, 층(105)은 하나 이상의 동일-평면 도파로 공진기들(202)을 포함할 수 있다. 동일-평면 도파로 공진기들(202)은 중심 선(center line)(202a)을 포함하고, 이것은 (도 2에서 중심 선들(202a)을 둘러싸는 흑색 선들에 의해 표시된) 일정한 폭 간극에 의해 그 양측에서 접지 평면(208)으로부터 분리되어 있다. 일부 구현예들에서, 층(105)은 하나 이상의 전송 라인들(204)을 포함한다. 전송 라인들(204)은 하나 이상의 동일-평면 도파로 공진기들(202) 가까이 구성 및 정렬될 수 있고, 이에 따라 전송 라인들(204)은 캐리어 칩의 동작 동안 해당 공진기들(202)에 전자기적으로 결합될 수 있게 된다. 층(105)은 또한 제 1 칩(102)과 제 2 칩(104) 사이의 범프 패드들과 접촉하도록 구성된 상호연결 패드들을 포함할 수 있다. 대안적으로, 혹은 추가적으로, 상호연결 패드들은 제 2 칩 상에 구성된 혹은 제 2 칩 내에 구성된 관통-접촉(through-contact)들에 전기적으로 결합될 수 있다. 층(105)은 또한 와이어-본드 패드들(206)을 포함할 수 있다. 상호연결 패드들 및 와이어-본드 패드들(206) 각각은 정의된 초전도체 영역들을 형성하기 위해 기판 표면(101) 상의 초전도체 물질의 미리결정된 부분들을 에칭함으로써 제조될 수 있다. 와이어-본드 패드들(206)은 전송 라인들(204)에 전기적으로 결합될 수 있다.
본 명세서에서 설명되는 바와 같이, 그리고 도 1을 다시 참조하면, 제 2 칩(104)은 또한 기판(108)의 제 2 표면(103) 상에 형성되는 제 2 층(107)을 포함하고, 여기서 제 2 층(107)은 제 1 층(105)의 물질들/컴포넌트들보다 양자 회로 요소들(예를 들어, 큐비트들)에서 상대적으로 더 높은 손실을 초래할 수 있는 컴포넌트들 및/또는 물질들을 포함한다. 이러한 회로 요소들을 기판(108)의 바닥 면 상에 구성함으로써, 이러한 회로 요소들은 제 1 칩(102)의 양자 회로 요소들로부터 더 멀리 있게 되고, 뿐만 아니라 층(105)의 양자 회로 요소들로부터 더 멀리 있게 된다. 따라서, 층(107) 내에 형성된 회로들은 칩(102)의 양자 회로 요소들 혹은 층(105)의 양자 회로 요소들에서의 에너지 손실 혹은 결어긋남을 유발할 가능성이 더 적어진다.
층(107)은 물질의 하나 이상의 층들을 포함할 수 있다. 예를 들어, 층(107)은 SiO2, SiN, 혹은 비정질 Si과 같은 증착된 유전체(111)의 하나 이상의 층들을 포함할 수 있다. 층(107)은 또한 알루미늄과 같은 초전도체 물질(113)의 하나 이상의 층들을 포함할 수 있다. 대안적으로, 혹은 추가적으로, 층(107)은 초전도체들로서 기능하지 않는 구리 혹은 은과 같은 물질들을 포함할 수 있다. 층(107)의 물질들은 하나 이상의 양자 회로 요소들 혹은 고전적인 회로 요소들로 패터닝될 수 있다. 층(107) 내에 형성될 수 있는 양자 회로 요소들 혹은 고전적인 회로 요소들의 예들은, 저항기, 인덕터, 커패시터(예를 들어, 평행 플레이트 커패시터), 교차형 와이어링(예를 들어, 에어-브리지 연결기(air-bridge connector)), 증폭기(예를 들어, 진행파 파라메트릭 증폭기(traveling wave parametric amplifier)), 공진기(예를 들어, LC 발진기), 또는 조세프슨 로직 회로(예를 들어, RSFQ 디바이스, 및 RQL 디바이스, 또는 ERSFQ 디바이스)를 포함한다.
도 3은 층(107)의 예를 위에서 본 상면도를 예시하는 도면이다. 도 3의 예에서 보여지는 바와 같이, 층(107)은 복수의 회로 요소들을 포함한다. 예를 들어, 이러한 예에서의 층(107)은 동일-평면 전송 라인(302)을 포함한다. 전송 라인(302)은 초전도체 물질로부터 형성된 중심 선(302a)을 포함하고, 그리고 접지 평면(301)으로부터 분리될 수 있다. 층(107)은 또한 중심 선(302a)에 전기적으로 연결됨이 없이 중심 선(302a)의 양측에 있는 접지 평면들 간의 공통의 전기적 연결을 제공하는 유전체 교차로(dielectric crossover)들(304)을 포함한다. 층(307)은 또한 동일-평면 도파로 공진기(306), 평행 플레이트 커패시터들(308), 및 하이브리드 접합 전송 라인(hybrid junction transmission line)들(310)을 포함한다. 평행 플레이트 커패시터들(308) 및 전송 라인들(310)의 제조는 예를 들어, 알루미늄의 제 1 층의 증착, 이후 유전체 층의 증착, 그 다음에 제 2 알루미늄 층의 증착을 포함할 수 있다. 일부 구현예들에서, 비아 개구(via opening)가 유전체 층 내에 확립될 수 있고, 이에 따라 제 2 알루미늄 층이 비아 내에 증착되게 되고 증착 이후 제 1 알루미늄 층과 접촉하게 된다. 상이한 알루미늄 및 유전체 층들을 정의하기 위해 복수의 패터닝(예를 들어, 리소그래피 및 에칭) 단계들이 요구될 수 있다.
도 1을 다시 참조하면, 그리고 본 명세서에서 설명되는 바와 같이, 제 1 층(105)과 제 2 층(107)은 캐리어 칩(104)의 기판(108)의 제 1 표면(101)으로부터 제 2 표면(103)으로 연장되는 하나 이상의 연결기들(109)에 의해 결합(예를 들어, 전기적으로 연결)된다. 일부 구현예들에서, 연결기(109)는 제 1 층(105)의 하나 이상의 회로 요소들과 제 2 층(107)의 하나 이상의 회로 요소들 간에 낮은 저항의 전기적 연결이 만들어질 수 있게 하는 물질을 포함한다. 예를 들어, 일부 구현예들에서, 제 2 층(107)은 연결기(109)를 통해 측정 판독 공진기에 결합되는 증폭기를 포함한다. 이에 따라, 일부 구현예들에서, 공진기를 탐색(probe)하는데 사용되는 신호는 층(105)으로부터 연결기(109)를 통해 층(107)의 증폭기로 라우팅(routing)될 수 있다. 연결기(109)로서 사용될 수 있는 물질의 예들은 알루미늄 혹은 니오븀과 같은 초전도체 물질을 포함한다. 일부 구현예들에서, 연결기(109)는 초전도체가 아닌 물질을 포함하고, 하지만 여전히 비교적 낮은 저항을 제공하는 구리, 텅스텐, 혹은 금과 같은 물질을 포함한다. 연결기들(109)은 기판(108) 내에 형성된 구멍(hole) 혹은 비아(via) 내에 위치한다. 기판 내의 구멍 혹은 비아는 기판(108)의 두께를 관통해 비교적 일정한 영역의 개구가 형성될 수 있게 하는 예를 들어, 반응성 이온 에칭 혹은 다른 적절한 기법을 사용하여 형성될 수 있다. 구멍 혹은 비아가 형성되면, 구멍 혹은 비아는 관통-구멍 연결기(through-hole connector)(109)를 형성하도록 충전될 수 있다. 예를 들어, 구멍 내에 텅스텐 혹은 구리를 증착시키기 위해 원자 층 증착이 사용될 수 있다. 대안적으로, 혹은 추가적으로, 전기도금 기법들이 사용될 수 있다.
도 1에서는 연결기들(109)이 기판(108) 내의 개구를 관통해 연장되는 것으로서 제시되고 있지만, 대안적으로(혹은 추가적으로) 연결기들(109)은 기판(108)의 바깥쪽 가장자리를 따라 연장되도록 형성될 수 있고, 이에 따라 기판(108) 내에 구멍을 형성할 필요가 없게 된다.
본 명세서에서 설명되는 양자의 주된 내용 및 양자의 동작들의 구현예들은 적절한 양자 회로 혹은 더 일반적으로는 양자 컴퓨팅연산 시스템들에서 구현될 수 있으며(여기에는 본 명세서에서 개시되는 구조들, 및 이들의 구조적 등가물들이 포함됨), 또는 이들 중 하나 이상의 것의 조합들에서 구현될 수 있다. 용어 "양자 컴퓨팅연산 시스템들(quantum computational systems)"은, 양자 컴퓨터들, 양자 정보 프로세싱 시스템들, 양자 암호화 시스템들, 혹은 양자 시뮬레이터(quantum simulator)들을 포함할 수 있지만, 이러한 것으로만 한정되는 것은 아니다.
용어들 양자 정보 및 양자 데이터는 양자 시스템들에 의해 운반되는, 혹은 보유되는, 혹은 저장되는 정보 혹은 데이터를 지칭하는데, 여기서 가장 작은 비-자명 시스템(non-trivial system)은 큐비트인데, 예를 들어, 양자 정보의 단위(unit)를 정의하는 시스템이다. 용어 "큐비트(qubit)"는 대응하는 상황(context)에서 2-레벨 시스템으로서 적절하게 근사화될 수 있는 모든 양자 시스템들을 포괄하는 것임을 이해해야 한다. 이러한 양자 시스템들은 예를 들어, 둘 이상의 레벨들을 갖는 다중-레벨 시스템들을 포함할 수 있다. 예를 들어, 이러한 시스템들은 원자들, 전자들, 광자들, 이온들, 혹은 초전도성 큐비트들을 포함할 수 있다. 다수의 구현예들에서, 컴퓨팅연산 기저 상태(computational basis state)들은 바닥 상태(ground state) 및 제 1 여기된 상태(excited state)로 식별되는데, 하지만, 컴퓨팅연산 상태들이 더 높은 레벨의 여기된 상태들로 식별되는 다른 구성(setup)들이 가능함을 이해해야 한다. 양자 메모리들은 높은 충실도(fidelity) 및 효율성으로 장시간 동안 양자 데이터를 저장할 수 있는 디바이스들임을 이해해야 하는데, 예를 들어, 광-물질 계면(light-matter interface)들인바, 여기서 광은 전송을 위해 사용되고, 물질은 중첩 혹은 양자 결맞음과 같은 양자 데이터의 양자 특징들을 저장 및 보존하기 위해 사용된다.
양자 회로 요소들은 양자 프로세싱 동작들을 수행하기 위해 사용될 수 있다. 즉, 양자 회로 요소들은 중첩 및 얽힘과 같은 양자-역학적 현상들을 이용하여 비-결정적 방식으로 데이터에 관한 동작들을 수행하도록 구성될 수 있다. 큐비트들과 같은 특정 양자 회로 요소들은 동시에 하나보다 많은 상태에 있는 정보를 나타내거나 혹은 그러한 정보에 관해 동작하도록 구성될 수 있다. 본 명세서에서 개시되는 프로세스들로 형성될 수 있는 초전도 양자 회로 요소들의 예들은, 다른 것들 중에서도, 동일-평면 도파로들, 양자 LC 발진기들, 큐비트들(예를 들어, 자속 큐비트들 혹은 전하 큐비트들), 초전도 양자 간섭 디바이스(SQUID)들(예를 들어, RF-SQUID 또는 DC-SQUID), 인덕터들, 커패시터들, 전송 라인들, 접지 평면들과 같은 회로 요소들을 포함한다.
이와는 대조적으로, 고전적인 회로 요소들은 일반적으로 결정적 방식으로 데이터를 프로세싱한다. 고전적인 회로 요소들은 (데이터가 아날로그 혹은 디지털 형태로 나타내어지는) 데이터에 관한 기본적인 산술적, 논리적 그리고/또는 입력/출력 동작들을 수행함으로써 컴퓨터 프로그램의 명령들을 집합적으로 수행하도록 구성될 수 있다. 일부 구현예들에서, 고전적인 회로 요소들은 전기적 혹은 전자기적 연결들을 통해 양자 회로 요소들로부터 데이터를 수신하기 위해 그리고/또는 이들에게 데이터를 전송하기 위해 사용될 수 있다. 본 명세서에서 개시되는 프로세스들로 형성될 수 있는 고전적인 회로 요소들의 예들은 초고속 단자속 양자(RSFQ) 디바이스들을 포함하고, 그리고 바이어스 저항기들을 사용하지 않는 RSFQ의 에너지-효율적인 버전인 ERSFQ 디바이스들 및 상보적 양자 로직(RQL) 디바이스들을 포함한다. 다른 고전적인 회로 요소들이 또한 본 명세서에서 개시되는 프로세스들로 형성될 수 있다.
본 명세서에서 설명되는 회로 요소들과 같은 초전도 양자 회로 요소들 및/또는 초전도 고전적인 회로 요소들을 사용하는 양자 컴퓨팅연산 시스템의 동작 동안, 초전도 회로 요소들은 초전도체 물질이 초전도 성질을 나타낼 수 있게 하는 온도들로 저온 유지 장치(cryostat) 내에서 냉각된다.
본 명세서가 많은 특정 구현예의 세부사항들을 포함하고 있지만, 이러한 것들이 본 명세서에서 청구될 수 있는 것의 범위에 관한 한정사항들로서 해석돼서는 안 되며, 오히려 특정 구현예들에 특정될 수 있는 특징들의 설명들로서 해석돼야 한다. 별개의 구현예들의 상황에서 본 명세서에서 설명되는 특정 특징들은 또한, 단일 구현예에서 조합되어 구현될 수 있다. 반대로, 단일 구현예의 상황에서 설명되는 다양한 특징들은 또한 복수의 구현예들에서 개별적으로 구현될 수 있거나, 혹은 임의의 적절한 하위-조합으로 구현될 수 있다. 더욱이, 여러 특징들이 특정 조합들에서 동작하는 것으로 앞서 설명될 수 있어도, 그리고 심지어 처음에 그렇게 기재될 수 있어도, 기재된 조합으로부터의 하나 이상의 특징들은 일부 경우들에서는 해당 조합으로부터 제거될 수 있고 그리고 기재된 조합은 하위-조합 혹은 하위-조합의 변형에 관한 것일 수 있다.
유사하게, 동작들이 도면들에서 특정 순서로 제시되어도, 이것은 바람직한 결과들을 달성하기 위해, 그러한 동작들이 그 제시된 특정 순서로 혹은 순차적 순서로 수행될 것을 요구하는 것으로서 해석돼서는 안 되며, 또는 예시된 모든 동작들이 수행될 것을 요구하는 것으로서 해석돼서는 안 된다. 예를 들어, 청구항들에 기재된 동작들은 상이한 순서로 수행될 수 있고 여전히 바람직한 결과들을 달성할 수 있다. 특정 상황들에서는, 멀티태스킹(multitasking) 및 병렬 프로세싱(parallel processing)이 이로울 수 있다. 더욱이, 앞서 설명된 구현예들에서의 다양한 컴포넌트들의 분리는 모든 구현예들에서 이러한 분리를 요구하는 것으로서 이해돼서는 안 된다.
다수의 구현예들이 설명되었다. 그럼에도 불구하고 본 발명의 범위 및 사상으로부터 벗어남이 없이 다양한 수정들이 행해질 수 있음이 이해될 것이다. 다른 구현예들은 다음의 청구항들의 범위 내에 있다.

Claims (27)

  1. 디바이스(device)로서, 상기 디바이스는,
    큐비트(qubit)를 포함하는 제 1 칩(chip)과; 그리고
    상기 제 1 칩에 본딩(bonding)되는 제 2 칩을 포함하고,
    상기 제 2 칩은 기판(substrate)을 포함하고, 상기 기판은 대향하는(opposing) 제 1 표면과 제 2 표면을 포함하고, 상기 제 1 표면은 상기 제 1 칩을 향하고 있으며,
    상기 제 2 칩은,
    상기 기판의 상기 제 1 표면 상에 있는 초전도체 물질(superconductor material)의 단일 층(single layer)과, 여기서 초전도체 물질의 상기 단일 층은 제 1 회로 요소(circuit element)를 포함하고,
    상기 기판의 상기 제 2 표면 상에 있는 제 2 층과, 여기서 상기 제 2 층은 제 2 회로 요소를 포함하고, 그리고
    상기 기판의 상기 제 1 표면으로부터 상기 기판의 상기 제 2 표면으로 연장되어 초전도체 물질의 상기 단일 층의 일부분을 상기 제 2 회로 요소에 전기적으로 연결하는 연결기(connector)를 포함하고,
    상기 제 1 회로 요소는 공진기(resonator)를 포함하는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서,
    상기 디바이스는 상기 제 1 칩과 상기 제 2 칩의 상기 단일 층 사이에 범프 본드(bump bond)를 포함하고,
    상기 범프 본드는 상기 제 1 칩 상의 상기 큐비트와 상기 제 1 회로 요소 간에 데이터를 결합시키도록 되어 있는 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서,
    상기 범프 본드는 인듐(indium)을 포함하는 것을 특징으로 하는 디바이스.
  4. 제1항에 있어서,
    상기 기판의 상기 제 1 표면과 직접 접촉하거나, 또는 상기 제 1 칩을 향하고 있는 초전도체 물질의 상기 단일 층의 표면과 직접 접촉하는 고형의 유전체 물질(solid dielectric material)은 존재하지 않는 것을 특징으로 하는 디바이스.
  5. 삭제
  6. 제1항에 있어서,
    초전도체 물질의 상기 단일 층은 와이어 본드 패드(wire bond pad)를 포함하는 것을 특징으로 하는 디바이스.
  7. 제6항에 있어서,
    초전도체 물질의 상기 단일 층은 전송 라인(transmission line)을 포함하고,
    상기 와이어 본드 패드는 상기 전송 라인에 전기적으로 연결되고,
    상기 전송 라인은 상기 제 1 회로 요소에 전자기적으로 결합되거나 전기적으로 결합되도록 되어 있는 것을 특징으로 하는 디바이스.
  8. 제1항에 있어서,
    상기 연결기는 상기 기판 내의 개구(opening)를 통해 연장되는 것을 특징으로 하는 디바이스.
  9. 제1항에 있어서,
    상기 제 2 층은 유전체 필름(dielectric film)을 포함하는 것을 특징으로 하는 디바이스.
  10. 제9항에 있어서,
    상기 유전체 필름은 실리콘(silicon)을 포함하는 것을 특징으로 하는 디바이스.
  11. 제1항에 있어서,
    상기 제 2 층은 와이어링 및 유전체 필름(wiring and dielectric film)의 복수의 층들을 포함하는 것을 특징으로 하는 디바이스.
  12. 제1항에 있어서,
    상기 제 2 회로 요소는, 평행 플레이트 커패시터(parallel plate capacitor), 교차형 와이어링(crossover wiring), 증폭기(amplifier), 공진기(resonator), 초전도체 물질의 복수의 층들을 포함하는 와이어링, 혹은 조세프슨 로직 회로(Josephson logic circuit)를 포함하는 것을 특징으로 하는 디바이스.
  13. 제2항에 있어서,
    초전도체 물질의 상기 단일 층은 상기 범프 본드를 통해 상기 제 1 칩의 큐비트에 동작가능하게 결합되는 측정 판독 공진기(measurement readout resonator)를 포함하는 것을 특징으로 하는 디바이스.
  14. 제1항에 있어서,
    상기 기판은 단결정 실리콘(single crystal silicon)을 포함하는 것을 특징으로 하는 디바이스.
  15. 제1항에 있어서,
    상기 기판은 100 마이크론(microns) 내지 1000 마이크론의 두께를 갖는 것을 특징으로 하는 디바이스.
  16. 제1항에 있어서,
    상기 연결기는 텅스텐(tungsten) 혹은 구리(copper)를 포함하는 것을 특징으로 하는 디바이스.
  17. 제1항에 있어서,
    상기 연결기는 초전도체를 포함하는 것을 특징으로 하는 디바이스.
  18. 제2항에 있어서,
    초전도체 물질의 상기 단일 층과 상기 제 1 칩 사이의 상기 범프 본드의 두께는 1 마이크론 내지 10 마이크론인 것을 특징으로 하는 디바이스.
  19. 제1항에 있어서,
    초전도체 물질의 상기 단일 층은 알루미늄(aluminum) 혹은 니오븀(niobium)을 포함하는 것을 특징으로 하는 디바이스.
  20. 적층된 양자 디바이스들에서의 손실 감소를 위한 방법으로서, 상기 방법은,
    큐비트를 포함하는 제 1 칩을 제공하는 단계와;
    제 2 칩을 제공하는 단계와, 여기서 상기 제 2 칩은 기판과, 상기 기판의 제 1 면(side) 상에 제 1 회로 요소를 형성하는 초전도체 물질의 단일 층과, 그리고 상기 제 1 면의 반대편에 있는 상기 기판의 제 2 면 상에 있는 제 2 회로 요소를 포함하고, 상기 제 2 회로 요소는 초전도체 물질의 상기 단일 층의 일부분에 전기적으로 결합되고; 그리고
    상기 제 2 칩의 초전도체 물질의 상기 단일 층이 상기 제 1 칩을 향하도록 상기 제 1 칩을 상기 제 2 칩에 연결(joining)시키는 단계를 포함하고,
    상기 제 1 회로 요소는 공진기를 포함하는 것을 특징으로 하는 적층된 양자 디바이스들에서의 손실 감소를 위한 방법.
  21. 제20항에 있어서,
    상기 제 1 칩을 상기 제 2 칩에 연결시키는 단계는 상기 제 1 칩과 상기 제 2 칩 사이에 범프 본드를 형성하는 것을 포함하는 것을 특징으로 하는 적층된 양자 디바이스들에서의 손실 감소를 위한 방법.
  22. 제21항에 있어서,
    상기 범프 본드는 상기 큐비트와 상기 제 1 회로 요소 간에 데이터를 결합시키도록 되어 있는 것을 특징으로 하는 적층된 양자 디바이스들에서의 손실 감소를 위한 방법.
  23. 디바이스로서, 상기 디바이스는,
    양자 회로 요소(quantum circuit element)를 포함하는 제 1 칩과; 그리고
    상기 제 1 칩에 본딩되는 제 2 칩을 포함하고,
    상기 제 2 칩은 기판을 포함하고, 상기 기판의 제 1 면 상에는 단일의 제 1 초전도체 층이 포함되고, 상기 단일의 제 1 초전도체 층은 상기 제 1 칩에 연결되며, 그리고
    상기 제 2 칩은 상기 기판의 상이한 제 2 면 상에 있는 제 2 초전도체 층을 포함하고,
    상기 단일의 제 1 초전도체 층은 공진기를 포함하는 것을 특징으로 하는 디바이스.
  24. 제23항에 있어서,
    상기 제 2 칩은 또한, 상기 기판의 상기 제 1 면으로부터 상기 기판의 상기 제 2 면으로 연장되어 상기 단일의 제 1 초전도체 층의 일부분을 상기 제 2 초전도체 층에 연결하는 연결기를 포함하는 것을 특징으로 하는 디바이스.
  25. 제23항에 있어서,
    상기 단일의 제 1 초전도체 층은 상기 기판의 상기 제 1 면과 직접 접촉하는 것을 특징으로 하는 디바이스.
  26. 제25항에 있어서,
    상기 단일의 제 1 초전도체 층의 상부 표면과 상기 제 1 칩 사이에서 연장되는 간극(gap)이 존재하는 것을 특징으로 하는 디바이스.
  27. 제23항에 있어서,
    상기 제 2 칩은 또한, 상기 기판의 상기 상이한 제 2 면 상에 있는 유전체 층을 포함하는 것을 특징으로 하는 디바이스.
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