KR20180124395A - 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 - Google Patents

클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

반도체 장치는 클럭 생성 회로 및 데이터 입출력 회로를 포함할 수 있다. 상기 클럭 생성 회로는 제 1 동작 모드에서 제 1 클럭 신호 쌍을 데이터 클럭 신호로 수신하여 복수의 내부 클럭 신호를 생성하고, 제 2 동작 모드에서 제 2 및 제 3 클럭 신호 쌍을 데이터 클럭 신호로 수신하여 복수의 내부 클럭 신호를 생성할 수 있다. 상기 데이터 입출력 회로는 상기 복수의 내부 클럭 신호에 기초하여 데이터 입출력 동작을 수행할 수 있다.

Description

클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 {SEMICONDUCTOR APPARATUS INCLUDING CLOCK GENERATION CIRCUIT AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 클럭 생성 회로, 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭 신호에 동기하여 데이터를 전송 및 수신할 수 있다. 시스템의 동작 속도가 높아지면서 클럭 신호의 속도는 계속해서 빨라지고 있고, 상기 시스템을 구성하는 반도체 장치들도 높은 주파수에서 동작하도록 설계되고 있다. 위와 같은 반도체 장치에 대한 정확한 테스트가 수행되기 위해서 상기 반도체 장치를 테스트하기 위한 테스트 장비는 고속의 클럭 신호를 제공할 수 있어야 한다. 상기 반도체 장치를 테스트 하기 위한 테스트 장비는 일반적으로 매우 고가이며, 반도체 장치의 제조사 입장에서는 반도체 장치의 발전 속도에 맞춰 상기 테스트 장비를 자주 교체할 수 없는 실정이다. 따라서, 상대적으로 성능이 떨어지는 테스트 장비를 이용하여 반도체 장치에 대한 고속 테스트를 수행할 수 있는 방안이 필요하다.
본 발명의 실시예는 동작 모드에 따라 다양한 주파수 및 위상을 갖는 클럭 신호로부터 내부 클럭 신호를 생성할 수 있는 클럭 생성 회로를 포함하는 반도체 장치 및 이를 이용하는 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 외부 장치로부터 데이터 클럭 신호를 수신하고, 제 1 동작 모드에서 제 1 주파수를 갖는 제 1 클럭 신호 쌍을 상기 데이터 클럭 신호로서 수신하고, 제 2 동작 모드에서 제 2 주파수를 갖는 제 2 클럭 신호 쌍 및 상기 제 2 클럭 신호 쌍과 소정의 위상 차이를 갖는 제 3 클럭 신호 쌍을 상기 데이터 클럭 신호로서 수신하여 상기 제 2 주파수를 갖는 복수의 내부 클럭 신호를 생성하는 클럭 생성 회로; 및 상기 복수의 내부 클럭 신호에 기초하여 데이터를 수신하거나 전송하는 데이터 입출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 데이터 클럭 신호 및 상기 제 1 데이터 클럭 신호와 주파수 및 90도의 위상 차이를 갖는 제 2 데이터 클럭 신호를 제공하며, 듀티 정보에 기초하여 상기 제 1 및 제 2 데이터 클럭 신호의 위상을 조절하는 외부 장치; 및 상기 제 1 및 제 2 데이터 클럭 신호에 기초하여 제 1 테스트 클럭 신호 및 제 2 테스트 클럭 신호를 생성하고, 상기 제 1 및 제 2 테스트 클럭 신호를 복수의 내부 클럭 신호로 제공하며, 상기 제 1 및 제 2 데이터 클럭 신호의 듀티비를 감지하여 상기 듀티 정보를 생성하는 반도체 장치를 포함할 수 있다.
본 발명의 실시예는 별도의 추가 구성요소 없이 원하는 주파수 및 위상을 갖는 내부 클럭 신호를 생성할 수 있으므로, 반도체 장치 및 반도체 시스템의 효용성(utility)을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 시스템 및 클럭 생성 회로의 동작을 보여주는 클럭 신호의 파형도,
도 5는 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 외부 장치(110) 및 반도체 장치(120)를 포함할 수 있다. 상기 외부 장치(110)는 상기 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 외부 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 외부 장치(110)는 상기 반도체 장치(120)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 상기 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(120)는 제 1 동작 모드에서 상기 호스트 장치로서 기능하는 상기 외부 장치(110)와 연결될 수 있다. 상기 반도체 장치(120)는 제 2 동작 모드에서 테스트 장비로서 기능하는 상기 외부 장치(110)와 연결될 수 있다. 상기 제 2 동작 모드는 테스트 동작으로 지칭될 수 있고, 상기 제 1 동작 모드는 상기 테스트 동작을 제외한 모든 동작을 지칭할 수 있다. 예를 들어, 상기 반도체 장치(120)가 제조된 이후에, 상기 반도체 장치(120)는 테스트 장비로 기능하는 외부 장치(110)와 연결되어 테스트될 수 있다. 테스트가 완료된 이후에, 상기 반도체 장치(120)는 호스트 장치로 기능하는 외부 장치(110)와 연결되어 다양한 동작을 수행할 수 있다.
상기 반도체 장치(120)는 복수의 버스를 통해 상기 외부 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 버스, 어드레스 버스, 클럭 버스 및 데이터 버스 등을 포함할 수 있고, 도 1에서는 클럭 신호가 전송되는 클럭 버스와 데이터가 전송되는 데이터 버스만을 도시하였다. 상기 클럭 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 상기 반도체 장치(120)는 제 1 클럭 버스(101)를 통해 상기 외부 장치(110)와 연결되고, 상기 제 1 클럭 버스(101)를 통해 데이터 클럭 신호(WCLK, WCLKB)를 수신할 수 있다. 상기 데이터 클럭 신호(WCLK, WCLKB)는 복수의 데이터 클럭 신호 쌍을 포함할 수 있다. 상기 데이터 클럭 신호(WCLKB)는 상기 데이터 클럭 신호(WCLK)의 상보 클럭 신호일 수 있다. 상기 반도체 장치(120)는 데이터 버스(102)를 통해 상기 외부 장치(110)와 연결되고, 상기 데이터 버스(102)를 통해 상기 외부 장치(110)로부터 데이터(DQ)를 수신하거나 상기 외부 장치(110)로 데이터(DQ)를 전송할 수 있다. 상기 반도체 장치(120)는 제 2 클럭 버스(103)를 더 포함할 수 있고, 상기 제 2 클럭 버스(103)를 통해 상기 외부 장치(110)로부터 전송되는 시스템 클럭 신호(HCLK)를 더 수신할 수 있다.
상기 반도체 장치(120)는 클럭 생성 회로(121), 데이터 입출력 회로(122) 및 내부 회로(123)를 포함할 수 있다. 상기 클럭 생성 회로(121)는 클럭 패드(131)를 통해 상기 제 1 클럭 버스(101)와 연결되고, 상기 데이터 클럭 신호(WCLK, WCLKB)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(121)는 제 1 동작 모드에서 제 1 주파수를 갖는 제 1 클럭 신호 쌍을 상기 데이터 클럭 신호(WCLK, WCLKB)로 수신하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(121)는 제 2 동작 모드에서 제 2 주파수를 갖는 제 2 클럭 신호 쌍과 상기 제 2 주파수를 갖고 상기 제 2 클럭 신호와 소정의 위상 차이를 갖는 제 3 클럭 신호 쌍을 상기 데이터 클럭 신호(WCLK, WCLKB)로 수신하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 한정하는 것은 아니지만, 예를 들어, 상기 제 2 주파수는 상기 제 1 주파수의 절반일 수 있고, 상기 소정의 위상 차이는 90도일 수 있다. 상기 클럭 생성 회로(121)는 상기 제 1 동작 모드에서 상기 제 1 주파수를 갖는 데이터 클럭 신호(WLCK, WCLKB)를 수신하고, 상기 데이터 클럭 신호(WCLK, WCLKB)를 분주하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(121)는 상기 제 2 동작 모드에서 상기 제 2 주파수를 갖는 데이터 클럭 신호(WCLK, WCLKB)를 수신하고, 상기 데이터 클럭 신호(WCLK, WCLKB)를 버퍼링하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 복수의 내부 클럭 신호(INCLK)는 서로 90도의 위상 차이를 가질 수 있고, 제 2 주파수를 가질 수 있다.
상기 데이터 입출력 회로(122)는 데이터 패드(132)를 통해 상기 데이터 버스(102)와 연결되어 상기 외부 장치(110)로부터 전송된 데이터(DQ)를 수신하거나 상기 외부 장치(110)로 데이터(DQ)를 전송할 수 있다. 상기 데이터 입출력 회로(122)는 상기 클럭 생성 회로(121)로부터 생성된 상기 복수의 내부 클럭 신호(INCLK)를 수신할 수 있다. 상기 데이터 입출력 회로(122)는 상기 복수의 내부 클럭 신호(INCLK)에 기초하여 데이터(DQ)의 입출력 동작을 수행할 수 있다. 상기 데이터 입출력 회로(122)는 상기 복수의 내부 클럭 신호(INCLK)에 동기하여 데이터(DQ)를 상기 외부 장치(110)로 전송할 수 있고, 상기 복수의 내부 클럭 신호(INCLK)에 동기하여 상기 외부 장치(110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 내부 회로(123)는 상기 반도체 장치(120)를 구성하는 로직 회로 중 상기 클럭 생성 회로(121) 및 상기 데이터 입출력 회로(122)를 제외한 어떠한 로직 회로라도 포함할 수 있다. 상기 내부 회로(123)는 클럭 패드(133)를 통해 상기 제 2 클럭 버스(103)와 연결될 수 있다. 상기 내부 회로(123)는 상기 제 2 클럭 버스(103)를 통해 상기 시스템 클럭 신호(HCLK)를 수신할 수 있다. 상기 내부 회로(123)는 상기 시스템 클럭 신호(HCLK)에 기초하여 다양한 동작을 수행할 수 있다. 예를 들어, 상기 내부 회로(123)는 상기 시스템 클럭 신호(HCLK)에 기초하여 커맨드 신호와 같은 제어신호를 상기 외부 장치(110)로부터 수신할 수 있다. 예를 들어, 상기 반도체 장치(120)는 상기 커맨드 신호에 기초하여 파워 다운 모드, 스탠바이 모드 또는 딥 파워 다운 모드와 같은 슬립 모드로 진입하거나, 상기 슬립 모드를 탈출하여 액티브 모드로 진입할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 개략적으로 보여주는 블록도이다. 상기 반도체 장치(200)는 복수의 바이트 영역으로 구분되어 동작할 수 있다. 상기 바이트 영역은 물리적으로 구분된 영역일 수도 있고, 물리적으로 구분되지 않고 논리적으로 구분되는 영역일 수도 있다. 상기 반도체 장치(200)는 제 1 바이트 영역(바이트 1) 및 제 2 바이트 영역(바이트 2)을 포함할 수 있다. 상기 반도체 장치(200)는 제 1 바이트 영역에 배치되는 제 1 클럭 생성 회로(211) 및 제 1 데이터 입출력 회로(212)를 포함할 수 있고, 상기 제 2 바이트 영역에 배치되는 제 2 클럭 생성 회로(221) 및 제 2 데이터 입출력 회로(222)를 포함할 수 있다. 상기 제 1 및 제 2 클럭 생성 회로(211, 221)는 도 1의 클럭 생성 회로(121)의 구성요소일 수 있고, 상기 제 1 및 제 2 데이터 입출력 회로(212, 222)는 도 1의 데이터 입출력 회로(122)의 구성요소일 수 있다. 상기 반도체 장치(200)는 고속의 클럭 신호를 수신하여 동작할 수 있다. 클럭 신호의 주파수가 증가할수록 클럭 신호의 펄스 폭 및 진폭이 감소할 수 있다. 따라서, 동일한 대역폭의 데이터를 처리하기 위한 클럭 신호의 주파수가 증가할수록 정확한 데이터 입출력 동작을 보장하기 어려울 수 있다. 예를 들어, 데이터의 대역폭이 16이라고 가정할 때, 한 쌍의 데이터 클럭 신호로부터 생성된 내부 클럭 신호를 이용하여 16개의 데이터의 입출력 동작을 모두 수행하는 경우 내부 클럭 신호가 바라보는 로딩이 너무 커서 정확한 데이터 입출력 동작이 어려워질 수 있다. 따라서, 상기 반도체 장치(200)는 데이터의 입출력 동작에 사용되는 내부 클럭 신호를 분리하여 사용할 수 있다. 예를 들어, 상기 제 1 클럭 생성 회로(211)는 제 1 데이터 클럭 신호(WCLK1, WCLK1B)로부터 복수의 제 1 내부 클럭 신호(INCLK1)를 생성하고, 상기 제 1 데이터 입출력 회로(212)는 상기 제 1 내부 클럭 신호(INCLK1)에 기초하여 제 1 내지 제 8 데이터(DQ<0> 내지 DQ<7>)의 입출력 동작을 수행할 수 있다. 상기 제 2 클럭 생성 회로(221)는 제 2 데이터 클럭 신호(WCLK2, WCLK2B)로부터 복수의 제 2 내부 클럭 신호(INCLK2)를 생성하고, 상기 제 2 데이터 입출력 회로(222)는 상기 제 2 내부 클럭 신호(INCLK2)에 기초하여 제 9 내지 제 16 데이터(DQ<8> 내지 DQ<15>)의 입출력 동작을 수행할 수 있다. 상기 반도체 장치(200)는 바이트 영역으로 분리되어 데이터 입출력 동작을 수행함으로써 주파수가 높은 클럭 신호에 기초하여 동작하더라도 데이터의 유효 윈도우, 아이(eye) 및/또는 듀레이션을 확장시킬 수 있다.
도 3은 본 발명의 실시예에 따른 클럭 생성 회로(300)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(300)는 도 1 및 도 2에 도시된 클럭 생성 회로(121, 211, 221)로 적용될 수 있다. 상기 클럭 생성 회로(300)는 데이터 클럭 신호를 수신하여 복수의 내부 클럭 신호를 생성할 수 있다. 상기 클럭 생성 회로(300)는 반도체 장치의 제 1 동작 모드에서 제 1 클럭 신호 쌍을 상기 데이터 클럭 신호로 수신하고, 상기 데이터 클럭 신호에 기초하여 상기 복수의 내부 클럭 신호를 생성할 수 있다. 상기 클럭 생성 회로(300)는 반도체 장치의 제 2 동작 모드에서 제 2 및 제 3 클럭 신호 쌍을 상기 데이터 클럭 신호로 수신하고, 상기 데이터 클럭 신호에 기초하여 상기 복수의 내부 클럭 신호를 생성할 수 있다.
상기 클럭 생성 회로(300)는 제 1 클럭 생성 회로(310) 및 제 2 클럭 생성 회로(320)를 포함할 수 있다. 상기 제 1 클럭 생성 회로(310)는 상기 제 1 바이트 영역(바이트 1)에 배치되고, 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하여 복수의 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)를 생성할 수 있다. 상기 제 2 클럭 생성 회로(320)는 상기 제 2 바이트 영역(바이트 2)에 배치되고, 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하여 복수의 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)를 생성할 수 있다. 상기 제 1 클럭 생성 회로(310)는 상기 제 1 동작 모드에서 상기 제 1 클럭 신호 쌍을 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)로서 수신할 수 있고, 상기 제 2 동작 모드에서 상기 제 2 클럭 신호 쌍을 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)로서 수신할 수 있다. 상기 제 2 클럭 생성 회로(320)는 상기 제 1 동작 모드에서 상기 제 1 클럭 신호 쌍을 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)로서 수신할 수 있고, 상기 제 2 동작 모드에서 상기 제 3 클럭 신호 쌍을 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)로서 수신할 수 있다.
상기 제 1 클럭 생성 회로(310)는 제 1 클럭 버퍼(311), 제 1 노멀 클럭 경로(312) 및 제 1 테스트 클럭 경로(313)를 포함할 수 있다. 상기 제 1 클럭 버퍼(311)는 외부 장치로부터 전송된 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신할 수 있다. 상기 제 1 노멀 클럭 경로(312)는 상기 제 1 클럭 버퍼(311)와 연결되고, 상기 제 1 클럭 버퍼(311)를 통해 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신할 수 있다. 상기 제 1 노멀 클럭 경로(312)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 분주하여 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 생성할 수 있다. 상기 제 1 테스트 클럭 경로(313)는 상기 제 1 클럭 버퍼(311)와 연결되고, 상기 제 1 클럭 버퍼(311)를 통해 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신할 수 있다. 상기 제 1 테스트 클럭 경로(313)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 버퍼링하여 제 1 테스트 클럭 신호(TCLKI, TCLKIB)를 생성할 수 있다.
상기 제 2 클럭 생성 회로(320)는 제 2 클럭 버퍼(321), 제 2 노멀 클럭 경로(322) 및 제 2 테스트 클럭 경로(323)를 포함할 수 있다. 상기 제 2 클럭 버퍼(322)는 외부 장치로부터 전송된 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신할 수 있다. 상기 제 2 노멀 클럭 경로(322)는 상기 제 2 클럭 버퍼(321)와 연결되고, 상기 제 2 클럭 버퍼(321)를 통해 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신할 수 있다. 상기 제 2 노멀 클럭 경로(322)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 분주하여 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 생성할 수 있다. 상기 제 2 테스트 클럭 경로(323)는 상기 제 2 클럭 버퍼(321)와 연결되고, 상기 제 2 클럭 버퍼(321)를 통해 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신할 수 있다. 상기 제 2 테스트 클럭 경로(323)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 버퍼링하여 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 생성할 수 있다.
상기 제 1 클럭 생성 회로(310)는 클럭 멀티플렉서(314)를 더 포함할 수 있다. 상기 클럭 멀티플렉서(314)는 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B), 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB) 및 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 수신하고, 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)를 출력할 수 있다. 상기 클럭 멀티플렉서(314)는 상기 제 1 동작 모드에서 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 출력할 수 있다. 상기 클럭 멀티플렉서(314)는 상기 제 2 동작 모드에서 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 출력할 수 있다. 상기 클럭 멀티플렉서(314)는 인에이블 신호(EN)에 기초하여 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)를 생성할 수 있다. 상기 인에이블 신호(EN)는 상기 제 1 동작 모드에서 디스에이블되고, 상기 제 2 동작 모드에서 인에이블될 수 있는 신호일 수 있다. 상기 클럭 멀티플렉서(314)는 상기 인에이블 신호(EN)가 인에이블된 상태일 때 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIQ, TCLKQ, TCLKQB)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공할 수 있고, 상기 인에이블 신호(EN)가 디스에이블된 상태일 때 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공할 수 있다.
상기 제 2 클럭 생성 회로(320)는 클럭 멀티플렉서(324)를 더 포함할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B), 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB) 및 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 수신하고, 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)를 출력할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 제 1 동작 모드에서 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 출력할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 제 2 동작 모드에서 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 출력할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 인에이블 신호(EN)에 기초하여 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)를 생성할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 인에이블 신호(EN)가 인에이블된 상태일 때 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIQ, TCLKQ, TCLKQB)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 제공할 수 있고, 상기 인에이블 신호(EN)가 디스에이블된 상태일 때 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 제공할 수 있다.
상기 제 1 클럭 생성 회로(310) 및 상기 제 2 클럭 생성 회로(320)는 각각 클럭 스위치(315, 325)를 더 포함할 수 있다. 상기 클럭 스위치(315, 325)는 스위치 제어신호(S, SB)에 기초하여 턴온될 수 있다. 상기 스위치 제어신호(SB)는 상기 스위치 제어신호(S)의 상보 신호일 수 있다. 상기 스위치 제어신호(S, SB)는 상기 인에이블 신호(EN)와 유사하게 상기 제 1 동작 모드에서 디스에이블되고, 상기 제 2 동작 모드에서 인에이블될 수 있다. 상기 클럭 스위치(315)는 상기 스위치 제어신호(S)가 인에이블되면 상기 제 1 클럭 버퍼(311)와 상기 제 1 테스트 클럭 경로(313)를 연결할 수 있다. 상기 클럭 스위치(315)는 상기 스위치 제어신호(S)가 디스에이블되면 상기 제 1 클럭 버퍼(311)와 상기 제 1 테스트 클럭 경로(313)의 연결을 차단할 수 있다. 상기 클럭 스위치(325)는 상기 스위치 제어신호(S)가 인에이블되면 상기 제 2 클럭 버퍼(321)와 상기 제 2 테스트 클럭 경로(323)를 연결할 수 있다. 상기 클럭 스위치(325)는 상기 스위치 제어신호(S)가 디스에이블되면 상기 제 2 클럭 버퍼(321)와 상기 제 2 테스트 클럭 경로(323)의 연결을 차단할 수 있다. 상기 클럭 스위치(315, 325)는 상기 스위치 제어신호(S, SB)에 기초하여 턴온되는 복수의 패스 게이트를 포함할 수 있다. 상기 클럭 스위치(315, 325)는 상기 제 2 동작 모드에서 상기 제 1 및 제 2 클럭 버퍼(311, 321)를 통해 수신된 제 1 및 제 2 데이터 클럭 신호(WCLK1, WCLK1B, WCLK2, WCLK2B)가 상기 제 1 및 제 2 테스트 클럭 경로(313, 323)로 제공될 수 있도록 한다. 상기 클럭 스위치(315, 325)는 상기 제 1 동작 모드에서 상기 제 1 클럭 버퍼(311)와 상기 제 1 테스트 클럭 경로(313) 사이의 연결 및 상기 제 2 클럭 버퍼(321)와 상기 제 2 테스트 클럭 경로(323) 사이의 연결을 차단시켜, 상기 제 1 및 제 2 테스트 클럭 경로(313, 323)의 로딩이 상기 제 1 및 제 2 노멀 클럭 경로(312, 322)에 영향을 미치지 않도록 할 수 있다.
상기 제 1 노멀 클럭 경로(312)는 분주기(331) 및 리피터(332)를 더 포함할 수 있다. 상기 분주기(331)는 상기 제 1 클럭 버퍼(311)를 통해 수신된 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하고, 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 분주하여 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 생성할 수 있다. 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)가 상기 제 1 주파수를 가질 때 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)는 상기 제 2 주파수를 가질 수 있다. 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)는 4개일 수 있고, 각각의 분주 클럭 신호는 서로 90도의 위상 차이를 가질 수 있다. 상기 리피터(332)는 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 버퍼링하여 버퍼링된 분주 클럭 신호를 상기 클럭 멀티플렉서(314)로 출력할 수 있다. 상기 제 1 테스트 클럭 경로(313)는 리피터(333)를 포함할 수 있다. 상기 리피터(333)는 상기 제 1 클럭 버퍼(311)를 통해 수신된 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하고, 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 버퍼링할 수 있다. 상기 리피터(333)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 버퍼링하여 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)를 생성할 수 있다. 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)는 2개일 수 있고, 각각의 테스트 클럭 신호는 서로 180도의 위상 차이를 가질 수 있다. 상기 리피터(333)는 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)를 상기 클럭 멀티플렉서(314, 324)로 제공할 수 있다.
상기 제 2 노멀 클럭 경로(322)는 분주기(341) 및 리피터(342)를 더 포함할 수 있다. 상기 분주기(341)는 상기 제 2 클럭 버퍼(321)를 통해 수신된 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하고, 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 분주하여 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 생성할 수 있다. 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)가 상기 제 1 주파수를 가질 때 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)는 상기 제 2 주파수를 가질 수 있다. 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)는 4개일 수 있고, 각각의 분주 클럭 신호는 서로 90도의 위상 차이를 가질 수 있다. 상기 리피터(342)는 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 버퍼링하여 버퍼링된 분주 클럭 신호를 상기 클럭 멀티플렉서(324)로 출력할 수 있다. 상기 제 2 테스트 클럭 경로(323)는 리피터(343)를 포함할 수 있다. 상기 리피터(343)는 상기 제 2 클럭 버퍼(321)를 통해 수신된 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하고, 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 버퍼링할 수 있다. 상기 리피터(343)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 버퍼링하여 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 생성할 수 있다. 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 2개일 수 있고, 각각의 테스트 클럭 신호는 서로 180도의 위상 차이를 가질 수 있다. 또한, 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)와 90도의 위상 차이를 가질 수 있다. 상기 리피터(343)는 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 상기 클럭 멀티플렉서(314, 324)로 제공할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 시스템 및 클럭 생성 회로의 동작을 보여주는 클럭 신호의 파형도이다. 도 1 내지 도 4b를 참조하여 본 발명의 실시예에 따른 반도체 시스템(1), 반도체 장치(200) 및 클럭 생성 회로(300)의 동작을 설명하면 다음과 같다. 도 4a는 상기 반도체 장치의 제 1 동작 모드에서 클럭 신호의 파형을 보여주는 도면이다. 상기 반도체 장치(200)의 제 1 동작 모드에서, 상기 외부 장치(110)는 호스트 장치일 수 있고, 상기 외부 장치(110)는 상기 제 1 주파수를 갖고 동일한 위상을 갖는 제 1 데이터 클럭 신호(WCLK1, WCLK1B) 및 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 상기 반도체 장치(200)로 제공할 수 있다. 상기 스위치 제어신호(S)는 디스에이블될 수 있고, 상기 제 1 클럭 버퍼(311)와 상기 제 1 테스트 클럭 경로(313) 사이의 연결 및 상기 제 2 클럭 버퍼(321)와 상기 제 2 테스트 클럭 경로(323) 사이의 연결은 차단될 수 있다. 상기 제 1 클럭 버퍼(311)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하고, 상기 분주기(331)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 분주하여 상기 제 2 주파수를 갖고 서로 90도의 위상 차이를 갖는 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 생성할 수 있다. 상기 리피터(332)는 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 버퍼링하여 상기 클럭 멀티플렉서(314)로 출력할 수 있다. 상기 인에이블 신호(EN)는 디스에이블될 수 있고, 상기 클럭 멀티플렉서(314)는 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 출력할 수 있다. 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)는 상기 제 1 데이터 입출력 회로(212)로 제공되고, 상기 제 1 데이터 입출력 회로(212)는 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)에 기초하여 데이터의 입출력 동작을 수행할 수 있다. 상기 제 2 클럭 버퍼(321)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하고, 상기 분주기(341)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 분주하여 상기 제 2 주파수를 갖고 서로 90도의 위상 차이를 갖는 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 생성할 수 있다. 상기 리피터(342)는 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 버퍼링하여 상기 클럭 멀티플렉서(324)로 출력할 수 있다. 상기 클럭 멀티 플렉서(324)는 디스에이블된 인에이블 신호(EN)에 기초하여 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 출력할 수 있다. 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)는 상기 제 2 데이터 입출력 회로(222)로 제공되고, 상기 제 2 데이터 입출력 회로(222)는 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)에 기초하여 데이터의 입출력 동작을 수행할 수 있다.
도 4b는 상기 반도체 장치의 제 2 동작 모드에서 클럭 신호의 파형을 보여주는 도면이다. 상기 반도체 장치(200)의 제 2 동작 모드에서 상기 외부 장치(110)는 테스트 장비일 수 있고, 상기 외부 장치(110)는 제 2 주파수를 갖는 제 1 데이터 클럭 신호(WCLK1, WCLK1B)와 상기 제 2 주파수를 갖고 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)와 90도의 위상 차이를 갖는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 제공할 수 있다. 상기 스위치 제어신호(S)는 인에이블될 수 있고, 상기 제 1 클럭 버퍼(311) 및 상기 제 2 클럭 버퍼(321)는 각각 상기 제 1 테스트 클럭 경로(313) 및 상기 제 2 테스트 클럭 경로(323)와 연결될 수 있다. 상기 리피터(333)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 버퍼링하여 제 1 테스트 클럭 신호(TCLKI, TCLKIB)를 생성할 수 있다. 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)는 상기 제 2 주파수를 갖고 180도의 위상 차이를 가질 수 있다. 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)는 상기 클럭 멀티플렉서(314, 324)로 제공될 수 있다. 상기 리피터(333)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 버퍼링하여 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 생성할 수 있다. 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 상기 제 2 주파수를 갖고 180도의 위상 차이를 가질 수 있다. 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 상기 클럭 멀티플렉서(314, 324)로 제공될 수 있다. 상기 인에이블 신호(EN)는 인에이블될 수 있고, 상기 클럭 멀티플렉서(314)는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공할 수 있다. 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)와 90도의 위상 차이를 가지므로, 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)와 90도의 위상 차이를 가질 수 있다. 따라서, 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB) 및 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 90도의 위상 차이를 갖는 4개의 클럭 신호가 될 수 있고, 상기 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B) 및 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)에 대응되는 위상을 가질 수 있다. 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)는 상기 제 1 데이터 입출력 회로(212)로 제공될 수 있고, 상기 제 1 데이터 입출력 회로(212)는 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)에 기초하여 데이터의 입출력 동작을 수행할 수 있다. 상기 클럭 멀티플렉서(324)는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 제공할 수 있다. 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)는 상기 제 2 데이터 입출력 회로(222)로 제공될 수 있고, 상기 제 2 데이터 입출력 회로(222)는 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)에 기초하여 데이터의 입출력 동작을 수행할 수 있다. 위와 같이, 상기 반도체 장치(200)는 제 1 및 제 2 동작 모드에서 모두 상기 제 2 주파수를 갖고 90도의 위상 차이를 갖는 내부 클럭 신호를 생성할 수 있다. 제 2 동작 모드에서 상기 외부 장치(110)가 고속의 클럭 신호를 제공하지 못하더라도, 상기 반도체 장치(200)는 제 1 동작 모드에서 생성되는 내부 클럭 신호와 실질적으로 동일한 주파수 및 위상 차이를 갖는 내부 클럭 신호를 생성할 수 있다.
도 5는 본 발명의 실시예에 따른 클럭 생성 회로(500)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(500)는 제 1 바이트 영역(바이트 1)에 배치되는 제 1 클럭 생성 회로(510) 및 제 2 바이트 영역(바이트 2)에 배치되는 제 2 클럭 생성 회로(520)를 포함할 수 있다. 상기 제 1 클럭 생성 회로(510)는 제 1 클럭 버퍼(511), 제 1 보조 클럭 버퍼(516), 제 1 노멀 클럭 경로(512), 제 1 테스트 클럭 경로(513) 및 클럭 멀티플렉서(514)를 포함할 수 있다. 상기 제 2 클럭 생성 회로(520)는 제 2 클럭 버퍼(521), 제 2 보조 클럭 버퍼(526), 제 2 노멀 클럭 경로(522), 제 2 테스트 클럭 경로(523) 및 클럭 멀티플렉서(524)를 포함할 수 있다. 도 5에서, 상기 클럭 생성 회로(520)는 도 3에 도시된 클럭 스위치(315, 325)를 대체하여 상기 제 1 보조 클럭 버퍼(516) 및 상기 제 2 보조 클럭 버퍼(526)를 구비할 수 있다. 상기 클럭 생성 회로(500)는 반도체 장치(200)의 제 2 동작 모드에서 상기 제 1 및 제 2 데이터 클럭 신호(WCLK1, WLCK1B, WCLK2, WCLK2B)를 각각 수신하기 위한 제 1 및 제 2 보조 클럭 버퍼(516, 526)를 추가로 구비할 수 있다. 상기 제 1 클럭 버퍼(511)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하고, 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 상기 제 1 노멀 클럭 경로(512)로 제공할 수 있다. 상기 제 1 보조 클럭 버퍼(516)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신하고, 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 상기 제 1 테스트 클럭 경로(513)로 제공할 수 있다. 상기 제 2 클럭 버퍼(521)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하고, 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 상기 제 2 노멀 클럭 경로(522)로 제공할 수 있다. 상기 제 2 보조 클럭 버퍼(526)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신하고, 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 상기 제 2 테스트 클럭 경로(523)로 제공할 수 있다.
상기 제 1 노멀 클럭 경로(512)는 상기 제 1 클럭 버퍼(511)와 연결되고, 상기 제 1 클럭 버퍼(511)로부터 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신할 수 있다. 상기 제 1 노멀 클럭 경로(512)는 분주기(531) 및 리피터(532)를 포함할 수 있다. 상기 분주기(531)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 분주하여 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 생성할 수 있다. 상기 리피터(532)는 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 버퍼링하여, 버퍼링된 분주 클럭 신호를 상기 클럭 멀티플렉서(514)로 제공할 수 있다. 상기 제 1 테스트 클럭 경로(513)는 상기 제 1 보조 클럭 버퍼(516)와 연결되고, 상기 제 1 보조 클럭 버퍼(516)로부터 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 수신할 수 있다. 상기 제 1 테스트 클럭 경로(513)는 리피터(533)를 포함할 수 있다. 상기 리피터(533)는 상기 제 1 데이터 클럭 신호(WCLK1, WCLK1B)를 버퍼링하여 제 1 테스트 클럭 신호(TCLKI, TCLKIB)를 생성할 수 있다. 상기 제 1 테스트 클럭 신호(TCLKI, TCLKIB)는 상기 클럭 멀티플렉서(514, 524)로 제공될 수 있다.
상기 제 2 노멀 클럭 경로(522)는 상기 제 2 클럭 버퍼(521)와 연결되고, 상기 제 2 클럭 버퍼(521)로부터 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신할 수 있다. 상기 제 2 노멀 클럭 경로(522)는 분주기(541) 및 리피터(542)를 포함할 수 있다. 상기 분주기(541)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 분주하여 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 생성할 수 있다. 상기 리피터(542)는 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 버퍼링하여, 버퍼링된 분주 클럭 신호를 상기 클럭 멀티플렉서(524)로 제공할 수 있다. 상기 제 2 테스트 클럭 경로(523)는 상기 제 2 보조 클럭 버퍼(526)와 연결되고, 상기 제 2 보조 클럭 버퍼(526)로부터 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 수신할 수 있다. 상기 제 2 테스트 클럭 경로(523)는 리피터(543)를 포함할 수 있다. 상기 리피터(543)는 상기 제 2 데이터 클럭 신호(WCLK2, WCLK2B)를 버퍼링하여 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)를 생성할 수 있다. 상기 제 2 테스트 클럭 신호(TCLKQ, TCLKQB)는 상기 클럭 멀티플렉서(514, 524)로 제공될 수 있다.
상기 클럭 멀티플렉서(514)는 상기 반도체 장치의 제 1 동작 모드에서 디스에이블된 인에이블 신호(EN)에 기초하여 상기 복수의 제 1 분주 클럭 신호(DCLKI1, DCLKI1B, DCLKQ1, DCLKQ1B)를 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공할 수 있다. 상기 클럭 멀티플렉서(514)는 상기 반도체 장치의 제 2 동작 모드에서 인에이블된 상기 인에이블 신호(EN)에 기초하여 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공할 수 있다.
상기 클럭 멀티플렉서(524)는 상기 반도체 장치의 제 1 동작 모드에서 디스에이블된 인에이블 신호(EN)에 기초하여 상기 복수의 제 2 분주 클럭 신호(DCLKI2, DCLKI2B, DCLKQ2, DCLKQ2B)를 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 제공할 수 있다. 상기 클럭 멀티플렉서(524)는 상기 반도체 장치의 제 2 동작 모드에서 인에이블된 상기 인에이블 신호(EN)에 기초하여 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 상기 제 2 내부 클럭 신호(INCLK20, INCLK21, INCLK22, INCLK23)로 제공할 수 있다.
도 6은 본 발명의 실시예에 따른 클럭 생성 회로(600)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(600)는 도 5에 도시된 클럭 생성 회로(500)와 실질적으로 동일한 구성을 가질 수 있다. 동일한 구성요소에 대해서는 유사한 도면 부호가 기재되었고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 클럭 생성 회로(600)는 듀티 감지 회로(650)를 더 포함할 수 있다. 상기 듀티 감지 회로(650)는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)를 수신하고, 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)의 위상을 감지할 수 있다. 클럭 멀티플렉서(614, 624)는 상기 듀티 감지 회로(650)의 출력과 연결되고, 상기 듀티 감지 회로로부터 출력되는 상기 제 1 및 제 2 테스트 클럭 신호(TCLK1, TCLK1B, TCLK2, TCLK2B)를 수신할 수 있다. 상기 듀티 감지 회로(650)는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)의 위상을 감지하여 듀티 정보(DCS)를 생성할 수 있다. 상기 듀티 감지 회로(650)는 상기 듀티 정보(DCS)를 상기 외부 장치(110)로 제공할 수 있다. 상기 외부 장치(110)는 상기 듀티 정보(DCS)에 기초하여 상기 제 1 및 제 2 데이터 클럭 신호(WCLK1, WCLK1B, WCLK2, WCLK2B)의 위상을 조절할 수 있다. 제 2 동작 모드에서 상기 제 1 및 제 2 데이터 클럭 신호(WCLK1, WCLK1B, WCLK2, WCLK2B)는 리피터(633, 643)에 의해 버퍼링되어 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)로 제공될 수 있고, 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)는 제 1 내부 클럭 신호(INCLK10, INCLK11, INCLK12, INCLK13)로 제공될 수 있다. 따라서, 상기 데이터 입출력 회로(212, 222)의 정상적인 동작을 위해서 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)는 정확한 위상 차이를 유지해야 한다. 그러나, 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)는 서로 다른 테스트 클럭 경로로부터 생성되므로, 로딩 및 스큐 차이에 의해 위상이 변동될 수 있다. 즉, 상기 제 1 및 제 2 데이터 클럭 신호(WCLK1, WCLK1B, WCLK2, WCLK2B)가 90도의 위상 차이를 갖더라도, 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)는 90도의 위상 차이를 유지하지 못할 수 있다. 상기 듀티 감지 회로(650)는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)의 위상을 감지하여 위상 정보(DCS)를 상기 외부 장치(110)로 제공함으로써, 상기 외부 장치(110)가 상기 위상 정보(DCS)에 기초하여 상기 제 1 및 제 2 데이터 클럭 신호(WCLK1, WCLK1B, WCLK2, WCLK2B)의 위상을 변경할 수 있도록 한다. 따라서, 상기 제 1 및 제 2 테스트 클럭 경로(613, 623) 사이의 로딩 및 스큐 차이가 보상될 수 있다. 일 실시예에서, 상기 듀티 감지 회로(650)를 대체하여 듀티 보정 회로가 사용될 수도 있다. 상기 듀티 보정 회로는 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)의 위상을 감지하고, 감지 결과에 따라 상기 제 1 및 제 2 테스트 클럭 신호(TCLKI, TCLKIB, TCLKQ, TCLKQB)의 위상을 자체적으로 조절할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 외부 장치로부터 데이터 클럭 신호를 수신하고, 제 1 동작 모드에서 제 1 주파수를 갖는 제 1 클럭 신호 쌍을 상기 데이터 클럭 신호로서 수신하고, 제 2 동작 모드에서 제 2 주파수를 갖는 제 2 클럭 신호 쌍 및 상기 제 2 클럭 신호 쌍과 소정의 위상 차이를 갖는 제 3 클럭 신호 쌍을 상기 데이터 클럭 신호로서 수신하여 상기 제 2 주파수를 갖는 복수의 내부 클럭 신호를 생성하는 클럭 생성 회로; 및
    상기 복수의 내부 클럭 신호에 기초하여 데이터를 수신하거나 전송하는 데이터 입출력 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 주파수는 상기 제 1 주파수의 절반인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소정의 위상은 90도인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 클럭 생성 회로는 제 1 데이터 클럭 신호를 수신하여 복수의 제 1 내부 클럭 신호를 생성하는 제 1 클럭 생성 회로; 및
    제 2 데이터 클럭 신호를 수신하여 복수의 제 2 내부 클럭 신호를 생성하는 제 2 클럭 생성 회로를 포함하고,
    상기 제 1 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 제 1 클럭 신호 쌍을 상기 제 1 데이터 클럭 신호로 수신하고, 상기 제 2 동작 모드에서 상기 제 2 클럭 신호 쌍을 상기 제 2 데이터 클럭 신호로 수신하며,
    상기 제 2 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 제 1 클럭 신호 쌍을 상기 제 2 데이터 클럭 신호로 수신하고, 상기 제 2 동작 모드에서 상기 제 3 클럭 신호 쌍을 상기 제 2 데이터 클럭 신호로 수신하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 클럭 생성 회로는 상기 제 1 데이터 클럭 신호를 수신하는 제 1 클럭 버퍼;
    상기 제 1 클럭 버퍼와 연결되어 상기 제 1 데이터 클럭 신호를 수신하고, 상기 제 1 데이터 클럭 신호를 분주하여 상기 복수의 제 1 분주 클럭 신호를 생성하는 제 1 노멀 클럭 경로; 및
    상기 제 1 클럭 버퍼와 연결되어 상기 제 1 데이터 클럭 신호를 수신하고, 상기 제 1 데이터 클럭 신호를 버퍼링하여 제 1 테스트 클럭 신호를 생성하는 제 1 테스트 클럭 경로를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    스위치 제어신호에 기초하여 상기 제 1 클럭 버퍼와 상기 제 1 테스트 클럭 경로 사이의 연결을 차단하는 클럭 스위치를 더 포함하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 2 클럭 생성 회로는 상기 제 2 데이터 클럭 신호를 수신하는 제 2 클럭 버퍼;
    상기 제 2 클럭 버퍼와 연결되어 상기 제 2 데이터 클럭 신호를 수신하고, 상기 제 2 데이터 클럭 신호를 분주하여 상기 복수의 제 2 분주 클럭 신호를 생성하는 제 2 노멀 클럭 경로; 및
    상기 제 2 클럭 버퍼와 연결되어 상기 제 2 데이터 클럭 신호를 수신하고, 상기 제 2 데이터 클럭 신호를 버퍼링하여 제 2 테스트 클럭 신호를 생성하는 제 2 테스트 클럭 경로를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    스위치 제어신호에 기초하여 상기 제 2 클럭 버퍼와 상기 제 2 테스트 클럭 경로 사이의 연결을 차단하는 클럭 스위치를 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 복수의 제 1 분주 클럭 신호를 상기 복수의 제 1 내부 클럭 신호로 제공하고, 상기 제 2 동작 모드에서 상기 제 1 테스트 클럭 신호 및 상기 제 2 테스트 클럭 신호를 상기 복수의 제 1 내부 클럭 신호로 제공하는 클럭 멀티플렉서를 더 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 2 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 복수의 제 2 분주 클럭 신호를 상기 복수의 제 2 내부 클럭 신호로 제공하고, 상기 제 2 동작 모드에서 상기 제 1 테스트 클럭 신호 및 상기 제 2 테스트 클럭 신호를 상기 복수의 제 2 내부 클럭 신호로 제공하는 클럭 멀티플렉서를 더 포함하는 반도체 장치.
  11. 제 4 항에 있어서,
    상기 제 1 클럭 생성 회로는 상기 제 1 데이터 클럭 신호를 수신하는 제 1 클럭 버퍼;
    상기 제 1 데이터 클럭 신호를 수신하는 제 1 보조 클럭 버퍼;
    상기 제 1 클럭 버퍼와 연결되어 상기 제 1 데이터 클럭 신호를 수신하고, 상기 제 1 데이터 클럭 신호를 분주하여 상기 복수의 제 1 분주 클럭 신호를 생성하는 제 1 노멀 클럭 경로; 및
    상기 제 1 보조 클럭 버퍼와 연결되어 상기 제 1 데이터 클럭 신호를 수신하고, 상기 제 1 데이터 클럭 신호를 버퍼링하여 제 1 테스트 클럭 신호를 생성하는 제 1 테스트 클럭 경로를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 클럭 생성 회로는 상기 제 2 데이터 클럭 신호를 수신하는 제 2 클럭 버퍼;
    상기 제 2 데이터 클럭 신호를 수신하는 제 2 보조 클럭 버퍼;
    상기 제 2 클럭 버퍼와 연결되어 상기 제 2 데이터 클럭 신호를 수신하고, 상기 제 2 데이터 클럭 신호를 분주하여 상기 복수의 제 2 분주 클럭 신호를 생성하는 제 2 노멀 클럭 경로; 및
    상기 제 2 보조 클럭 버퍼와 연결되어 상기 제 2 데이터 클럭 신호를 수신하고, 상기 제 2 데이터 클럭 신호를 버퍼링하여 상기 제 2 테스트 클럭 신호를 생성하는 제 2 테스트 클럭 경로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 복수의 제 1 분주 클럭 신호를 상기 복수의 제 1 내부 클럭 신호로 제공하고, 상기 제 2 동작 모드에서 상기 제 1 테스트 클럭 신호 및 상기 제 2 테스트 클럭 신호를 상기 복수의 제 1 내부 클럭 신호로 제공하는 클럭 멀티플렉서를 더 포함하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 2 클럭 생성 회로는 상기 제 1 동작 모드에서 상기 복수의 제 2 분주 클럭 신호를 상기 복수의 제 2 내부 클럭 신호로 제공하고, 상기 제 2 동작 모드에서 상기 제 1 테스트 클럭 신호 및 상기 제 2 테스트 클럭 신호를 상기 복수의 제 2 내부 클럭 신호로 제공하는 클럭 멀티플렉서를 더 포함하는 반도체 장치.
  15. 제 4 항에 있어서,
    상기 데이터 입출력 회로는 상기 복수의 제 1 내부 클럭 신호에 기초하여 데이터의 입출력 동작을 수행하는 제 1 데이터 입출력 회로; 및
    상기 복수의 제 2 내부 클럭 신호에 기초하여 데이터의 입출력 동작을 수행하는 제 2 데이터 입출력 회로를 포함하는 반도체 장치.
  16. 제 1 데이터 클럭 신호 및 상기 제 1 데이터 클럭 신호와 동일한 주파수 및 90도의 위상 차이를 갖는 제 2 데이터 클럭 신호를 제공하며, 듀티 정보에 기초하여 상기 제 1 및 제 2 데이터 클럭 신호의 위상을 조절하는 외부 장치; 및
    상기 제 1 및 제 2 데이터 클럭 신호에 기초하여 제 1 테스트 클럭 신호 및 제 2 테스트 클럭 신호를 생성하고, 상기 제 1 및 제 2 테스트 클럭 신호를 복수의 내부 클럭 신호로 제공하며, 상기 제 1 및 제 2 데이터 클럭 신호의 듀티비를 감지하여 상기 듀티 정보를 생성하는 반도체 장치를 포함하는 반도체 시스템.
  17. 제 16 항에 있어서,
    상기 반도체 장치는 상기 제 1 및 제 2 데이터 클럭 신호를 버퍼링하여 상기 제 1 및 제 2 테스트 클럭 신호를 생성하고, 상기 제 1 및 제 2 테스트 클럭 신호를 상기 복수의 내부 클럭 신호로 제공하는 클럭 생성 회로; 및
    상기 복수의 내부 클럭 신호에 기초하여 데이터 입출력 동작을 수행하는 데이터 입출력 회로를 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 클럭 생성 회로는 상기 제 1 데이터 클럭 신호를 수신하여 제 1 테스트 클럭 신호를 생성하는 제 1 테스트 클럭 경로;
    상기 제 2 데이터 클럭 신호를 수신하여 제 2 테스트 클럭 신호를 생성하는 제 2 테스트 클럭 경로;
    상기 제 1 및 제 2 테스트 클럭 신호의 위상을 비교하여 상기 듀티 정보를 생성하는 듀티 감지 회로; 및
    상기 듀티 감지 회로로부터 출력되는 상기 제 1 및 제 2 테스트 클럭 신호에 기초하여 상기 복수의 내부 클럭 신호를 생성하는 클럭 멀티플렉서를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 클럭 생성 회로는 상기 제 1 데이터 클럭 신호를 수신하고, 상기 제 1 데이터 클럭 신호를 상기 제 1 테스트 클럭 경로로 제공하는 제 1 보조 클럭 버퍼를 더 포함하는 반도체 시스템.
  20. 제 18 항에 있어서,
    상기 클럭 생성 회로는 상기 제 2 데이터 클럭 신호를 수신하고, 상기 제 2 데이터 클럭 신호를 상기 제 2 테스트 클럭 경로로 제공하는 제 2 보조 클럭 버퍼를 더 포함하는 반도체 시스템.
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