JP2682189B2 - 表示制御回路 - Google Patents
表示制御回路Info
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- JP2682189B2 JP2682189B2 JP2060174A JP6017490A JP2682189B2 JP 2682189 B2 JP2682189 B2 JP 2682189B2 JP 2060174 A JP2060174 A JP 2060174A JP 6017490 A JP6017490 A JP 6017490A JP 2682189 B2 JP2682189 B2 JP 2682189B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/328—Computer systems status display
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムにおける演算プロセッサの
性能表示に利用する。本発明は演算性能を実時間で連続
させることができる表示制御回路に関する。
性能表示に利用する。本発明は演算性能を実時間で連続
させることができる表示制御回路に関する。
本発明は演算プロセッサの性能の表示を制御する表示
制御回路において、 時系列でサンプリングした微小時間の演算性能のピー
ク値を検出保持し、そのピーク値を時間的表示に適した
データとして出力することにより、 演算プロセッサの性能を時系列で人の目で認識できる
ように表示するものである。
制御回路において、 時系列でサンプリングした微小時間の演算性能のピー
ク値を検出保持し、そのピーク値を時間的表示に適した
データとして出力することにより、 演算プロセッサの性能を時系列で人の目で認識できる
ように表示するものである。
従来演算プロセッサの演算性能を表示する方法として
は、ソフトウェアでプロセス単位やジョブ単位に算出し
て結果リストへ出力する方法が広く採用されている。す
なわち、演算プロセッサの演算数を計数する手段を設
け、例えばプロセス単位の性能を出力する場合であれ
ば、実時間タイマやインタバルタイマを用いてそのプロ
セスの実行時間を求め、その実行時間での計数値から単
位時間当たりの演算数（演算性能）を算出して出力す
る。この方法では、計数手段から設ける以外には特にハ
ードウェアがサポートする機能を必要としない利点はあ
るが、その反面性能がプロセスまたはジョブ全体での平
均性能として表示されてしまうために、時系列で演算性
能を把握することができない。
は、ソフトウェアでプロセス単位やジョブ単位に算出し
て結果リストへ出力する方法が広く採用されている。す
なわち、演算プロセッサの演算数を計数する手段を設
け、例えばプロセス単位の性能を出力する場合であれ
ば、実時間タイマやインタバルタイマを用いてそのプロ
セスの実行時間を求め、その実行時間での計数値から単
位時間当たりの演算数（演算性能）を算出して出力す
る。この方法では、計数手段から設ける以外には特にハ
ードウェアがサポートする機能を必要としない利点はあ
るが、その反面性能がプロセスまたはジョブ全体での平
均性能として表示されてしまうために、時系列で演算性
能を把握することができない。
近年スーパーコンピュータのように高速演算する演算
プロセッサが出現し、演算性能の把握、分析の重要性は
より一層高まってきているために、演算性能を実時間で
表示し、さらに人間の目で観測できるように可視表示の
要望が高まり、これを実現する方式も提案されている。
プロセッサが出現し、演算性能の把握、分析の重要性は
より一層高まってきているために、演算性能を実時間で
表示し、さらに人間の目で観測できるように可視表示の
要望が高まり、これを実現する方式も提案されている。
この方式はあらかじめ定めた時間間隔のサンプリング
間隔で計数した演算数から単位時間当りの演算数を算出
して実時間で連続表示するものであるが、一般的に演算
性能の高い演算プロセッサほどピーク性能が出ている時
間が短く、ピーク性能を表示するためにはサンプリング
間隔を小さくする必要がある。また、サンプリング間隔
を小さくしてピーク性能を表示可能にしたとしてもピー
ク性能の出現時間が短ければ人間の目でとらえられない
ケースも出てくるために、あまり実用的ではない。
間隔で計数した演算数から単位時間当りの演算数を算出
して実時間で連続表示するものであるが、一般的に演算
性能の高い演算プロセッサほどピーク性能が出ている時
間が短く、ピーク性能を表示するためにはサンプリング
間隔を小さくする必要がある。また、サンプリング間隔
を小さくしてピーク性能を表示可能にしたとしてもピー
ク性能の出現時間が短ければ人間の目でとらえられない
ケースも出てくるために、あまり実用的ではない。
上述した従来の性能表示方式の、ソフトウェアによる
性能表示では一つのプロセス、一つのジョブのような大
きな単位の平均性能が結果として表示できるだけで時系
列で演算プロセッサの性能を把握することができない欠
点がある。
性能表示では一つのプロセス、一つのジョブのような大
きな単位の平均性能が結果として表示できるだけで時系
列で演算プロセッサの性能を把握することができない欠
点がある。
またハードウェアで演算プロセッサの演算数をサンプ
リングして実時間表示する方式では高速プロセッサのよ
うにピーク性能出現時間が短い場合には、ピーク性能の
表示時間が短いために人間の目で認識できなくなる欠点
がある。
リングして実時間表示する方式では高速プロセッサのよ
うにピーク性能出現時間が短い場合には、ピーク性能の
表示時間が短いために人間の目で認識できなくなる欠点
がある。
本発明はこのような欠点を除去するもので、演算プロ
セッサの性能を可視的に時系列で把握することができる
表示制御回路を提供することを目的とする。
セッサの性能を可視的に時系列で把握することができる
表示制御回路を提供することを目的とする。
本発明は、演算プロセッサの性能を表示器に表示する
制御を行う表示制御回路において、前記演算プロセッサ
の演算実行回数に“1"を加算した計数値がセットされ、
サンプリングパルスのタイミング（周期ｔ）によりクリ
アされる第一のレジスタと、前記サンプリングパルスの
タイミングにより前記第一のレジスタの計数値がセット
される第二のレジスタと、表示切替えパルスのタイミン
グ（周期Ｔ＞ｔ）により“1"を加算または減算された計
数値がセットされ、その計数値を前記表示器に送出する
第三のレジスタとを備え、 （Ａ） 第一のレジスタの値＞第二のレジスタの値 （Ｂ） 第二のレジスタの値＝第三のレジスタの値 （Ｃ） 第二のレジスタの値＞第三のレジスタの値 （Ｄ） 第二のレジスタの値＜第三のレジスタの値 なる４つの条件を判定する比較手段を設け、前記条件
（Ａ）のときまたは前記条件（Ｂ）のときに前記サンプ
リングパルスのタイミングで前記第二のレジスタに前記
第一のレジスタの内容をセットする手段と、前記表示切
替パルスのタイミング（Ｔ）で、前記条件（Ｃ）のとき
に前記第三のレジスタの内容を“1"加算し、前記条件
（Ｄ）のときに前記第三のレジスタの内容を“1"減算す
る手段とを備えたことを特徴とする。
制御を行う表示制御回路において、前記演算プロセッサ
の演算実行回数に“1"を加算した計数値がセットされ、
サンプリングパルスのタイミング（周期ｔ）によりクリ
アされる第一のレジスタと、前記サンプリングパルスの
タイミングにより前記第一のレジスタの計数値がセット
される第二のレジスタと、表示切替えパルスのタイミン
グ（周期Ｔ＞ｔ）により“1"を加算または減算された計
数値がセットされ、その計数値を前記表示器に送出する
第三のレジスタとを備え、 （Ａ） 第一のレジスタの値＞第二のレジスタの値 （Ｂ） 第二のレジスタの値＝第三のレジスタの値 （Ｃ） 第二のレジスタの値＞第三のレジスタの値 （Ｄ） 第二のレジスタの値＜第三のレジスタの値 なる４つの条件を判定する比較手段を設け、前記条件
（Ａ）のときまたは前記条件（Ｂ）のときに前記サンプ
リングパルスのタイミングで前記第二のレジスタに前記
第一のレジスタの内容をセットする手段と、前記表示切
替パルスのタイミング（Ｔ）で、前記条件（Ｃ）のとき
に前記第三のレジスタの内容を“1"加算し、前記条件
（Ｄ）のときに前記第三のレジスタの内容を“1"減算す
る手段とを備えたことを特徴とする。
前記前記比較手段は、前記第一のレジスタの内容およ
び前記第二のレジスタの内容を二つの入力とし、前記条
件（Ａ）を判定する第一の比較器と、前記第一のレジス
タの内容および前記第三のレジスタの内容を入力とし、
前記条件（Ｂ）、（Ｃ）および（Ｄ）を判定する第二の
比較器とを含み、前記第三のレジスタの出力回路にバッ
ファゲートを備えることが望ましい。
び前記第二のレジスタの内容を二つの入力とし、前記条
件（Ａ）を判定する第一の比較器と、前記第一のレジス
タの内容および前記第三のレジスタの内容を入力とし、
前記条件（Ｂ）、（Ｃ）および（Ｄ）を判定する第二の
比較器とを含み、前記第三のレジスタの出力回路にバッ
ファゲートを備えることが望ましい。
演算プロセッサから送出される演算実行ごとの演算実
行終了信号により性能値を生成して表示器に送出し表示
する。すなわち、時系列でサンプリングした微小時間の
演算性能のピーク値を確実に検出して保持し、そのピー
ク値を時間的表示に適したデータとして出力するために
ピーク値に対する追従を行う。
行終了信号により性能値を生成して表示器に送出し表示
する。すなわち、時系列でサンプリングした微小時間の
演算性能のピーク値を確実に検出して保持し、そのピー
ク値を時間的表示に適したデータとして出力するために
ピーク値に対する追従を行う。
これにより、ピーク性能出現時間が短い演算プロセッ
サの演算性能でも人の目で認識できる実時間に近い形で
表現することができる。
サの演算性能でも人の目で認識できる実時間に近い形で
表現することができる。
次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例の全体構成を示す図、第２図は本発明
実施例の構成の詳細を示す図である。
図は本発明実施例の全体構成を示す図、第２図は本発明
実施例の構成の詳細を示す図である。
本発明実施例表示制御回路２は、演算プロセッサ１お
よび表示器３に接続され、第２図に示すように、周期ｔ
のサンプリングパルスおよび周期Ｔ（Ｔ＜ｔ）の表示切
替えパルスを生成するパルス発生回路25と、演算プロセ
ッサ１の演算実行回数に“1"を加算した計数値がセット
され、サンプリングパルスのタイミング（周期ｔ）によ
りクリアされる第一のレジスタとしてのレジスタ21と、
サンプリングパルスのタイミングによりレジスタ21の計
数値がセットされる第二のレジスタとしてのレジスタ22
と、表示切替えパルスのタイミング（周期Ｔ＞ｔ）によ
り“1"を加算または減算された計数値がセットされ、そ
の計数値を前記表示器３に送出する第三のレジスタとし
てのレジスタ23とを備え、 （Ａ） レジスタ21の値＞レジスタ22の値 （Ｂ） レジスタ22の値＝レジスタ23の値 （Ｃ） レジスタ22の値＞レジスタ23の値 （Ｄ） レジスタ22の値＜レジスタ23の値 なる４つの条件を判定する比較手段を設け、前記条件
（Ａ）のときまたは前記条件（Ｂ）のときに前記サンプ
リングパルスのタイミングでレジスタ22にレジスタ21の
内容をセットするANDゲート251と、前記表示切替パルス
のタイミング（Ｔ）で、前記条件（Ｃ）のときにレジス
タ23の内容を“1"加算し、前記条件（Ｄ）のときにレジ
スタ23の内容を“1"減算する加算器202、減算器211、お
よびセレクタ231を備え、前記比較手段には、レジスタ2
1の内容およびレジスタ22の内容を二つの入力とし、前
記条件（Ａ）を判定する比較器221と、レジスタ21の内
容およびレジスタ23の内容を入力とし、前記条件
（Ｂ）、（Ｃ）および（Ｄ）を判定する比較器222と、O
Rゲート241および242と、ANDゲート252とを含み、レジ
スタ23の出力回路にバッファゲート24を備える。
よび表示器３に接続され、第２図に示すように、周期ｔ
のサンプリングパルスおよび周期Ｔ（Ｔ＜ｔ）の表示切
替えパルスを生成するパルス発生回路25と、演算プロセ
ッサ１の演算実行回数に“1"を加算した計数値がセット
され、サンプリングパルスのタイミング（周期ｔ）によ
りクリアされる第一のレジスタとしてのレジスタ21と、
サンプリングパルスのタイミングによりレジスタ21の計
数値がセットされる第二のレジスタとしてのレジスタ22
と、表示切替えパルスのタイミング（周期Ｔ＞ｔ）によ
り“1"を加算または減算された計数値がセットされ、そ
の計数値を前記表示器３に送出する第三のレジスタとし
てのレジスタ23とを備え、 （Ａ） レジスタ21の値＞レジスタ22の値 （Ｂ） レジスタ22の値＝レジスタ23の値 （Ｃ） レジスタ22の値＞レジスタ23の値 （Ｄ） レジスタ22の値＜レジスタ23の値 なる４つの条件を判定する比較手段を設け、前記条件
（Ａ）のときまたは前記条件（Ｂ）のときに前記サンプ
リングパルスのタイミングでレジスタ22にレジスタ21の
内容をセットするANDゲート251と、前記表示切替パルス
のタイミング（Ｔ）で、前記条件（Ｃ）のときにレジス
タ23の内容を“1"加算し、前記条件（Ｄ）のときにレジ
スタ23の内容を“1"減算する加算器202、減算器211、お
よびセレクタ231を備え、前記比較手段には、レジスタ2
1の内容およびレジスタ22の内容を二つの入力とし、前
記条件（Ａ）を判定する比較器221と、レジスタ21の内
容およびレジスタ23の内容を入力とし、前記条件
（Ｂ）、（Ｃ）および（Ｄ）を判定する比較器222と、O
Rゲート241および242と、ANDゲート252とを含み、レジ
スタ23の出力回路にバッファゲート24を備える。
実行状態の演算プロセッサ１は演算実行ごとに信号線
l1に演算実行終了信号を出力する。これを受けた表示制
御回路２は演算プロセッサ１の性能値を生成して信号線
l2に出力する。表示器３は表示制御回路２から得た演算
プロセッサ１の性能値を基に実時間で演算プロセッサ１
の演算性能を表示する。
l1に演算実行終了信号を出力する。これを受けた表示制
御回路２は演算プロセッサ１の性能値を生成して信号線
l2に出力する。表示器３は表示制御回路２から得た演算
プロセッサ１の性能値を基に実時間で演算プロセッサ１
の演算性能を表示する。
次に、第２図を参照して本発明実施例表示制御回路２
の動作の詳細を説明する。
の動作の詳細を説明する。
レジスタ21は信号線l1で入力した演算プロセッサ１の
演算実行終了信号により、加算器201を使用して＋１加
算値を信号線l2001を介してセットし、演算プロセッサ
１の演算数を計数する。またパルス発生回路25から信号
線l251を介して供給される周期ｔのサンプリングパルス
により強制的にクリアされる。従って時刻txのサンプリ
ングパルスによるクリア時にレジスタ21に保持されたい
た計数値は時刻（tx−ｔ）から時刻txまでの時間ｔの演
算プロセッサ１の演算数になる。
演算実行終了信号により、加算器201を使用して＋１加
算値を信号線l2001を介してセットし、演算プロセッサ
１の演算数を計数する。またパルス発生回路25から信号
線l251を介して供給される周期ｔのサンプリングパルス
により強制的にクリアされる。従って時刻txのサンプリ
ングパルスによるクリア時にレジスタ21に保持されたい
た計数値は時刻（tx−ｔ）から時刻txまでの時間ｔの演
算プロセッサ１の演算数になる。
レジスタ22はレジスタ21の出力を信号線l211を介して
入力し、ANDゲート251の出力が“1"のときセットし保持
する。比較器221はレジスタ21およびレジスタ22の出力
をそれぞれ信号線l211、L221を介して入力し、 （レジスタ21の値）＞（レジスタ22の値） ……（Ａ） の条件（Ａ）が成立するとき信号線l2201に“1"を出力
する。
入力し、ANDゲート251の出力が“1"のときセットし保持
する。比較器221はレジスタ21およびレジスタ22の出力
をそれぞれ信号線l211、L221を介して入力し、 （レジスタ21の値）＞（レジスタ22の値） ……（Ａ） の条件（Ａ）が成立するとき信号線l2201に“1"を出力
する。
比較器222はレジスタ22およびレジスタ23の出力をそ
れぞれ信号線l221、l231を介して入力し、 （レジスタ22の値）＝（レジスタ23の値） ……（Ｂ） の条件（Ｂ）が成立するときは信号線l2202に“1"を出
力し、 （レジスタ22の値）＞（レジスタ23の値） ……（Ｃ） の条件（Ｃ）が成立するときは信号線l2203に“1"を出
力し、 （レジスタ22の値）＜（レジスタ23の値） ……（Ｄ） の条件（Ｄ）が成立するときは信号線l2204に“1"を出
力する。
れぞれ信号線l221、l231を介して入力し、 （レジスタ22の値）＝（レジスタ23の値） ……（Ｂ） の条件（Ｂ）が成立するときは信号線l2202に“1"を出
力し、 （レジスタ22の値）＞（レジスタ23の値） ……（Ｃ） の条件（Ｃ）が成立するときは信号線l2203に“1"を出
力し、 （レジスタ22の値）＜（レジスタ23の値） ……（Ｄ） の条件（Ｄ）が成立するときは信号線l2204に“1"を出
力する。
ORゲート241は信号線l2201と信号線l2202のOR論理を
信号線l2401に出力する。すなわち、前記条件（Ａ）ま
たは（Ｂ）が成立しているとき信号線l2401は“1"にな
る。
信号線l2401に出力する。すなわち、前記条件（Ａ）ま
たは（Ｂ）が成立しているとき信号線l2401は“1"にな
る。
ORゲート242は信号線l2203と信号線l2204のOR論理を
信号線l2402に出力する。すなわち、前記条件（Ｃ）ま
たは（Ｄ）が成立しているとき信号線l2402は“1"にな
る。
信号線l2402に出力する。すなわち、前記条件（Ｃ）ま
たは（Ｄ）が成立しているとき信号線l2402は“1"にな
る。
パルス発生回路25は周期ｔのサンプリングパルスとこ
のサンプリングパルスに同期した周期Ｔ（Ｔ＞ｔ）の表
示切替パルスを生成し、それぞれ信号線l251、l252に出
力する。
のサンプリングパルスに同期した周期Ｔ（Ｔ＞ｔ）の表
示切替パルスを生成し、それぞれ信号線l251、l252に出
力する。
ANDゲート251は信号線l251と信号線l2401のAND論理を
信号線l2501に出力する。従って前述したレジスタ22は
サンプリングパルスのタイミングで前記条件（Ａ）また
は（Ｂ）が成立したとき、レジスタ21の内容を入力セッ
トすることになる。
信号線l2501に出力する。従って前述したレジスタ22は
サンプリングパルスのタイミングで前記条件（Ａ）また
は（Ｂ）が成立したとき、レジスタ21の内容を入力セッ
トすることになる。
セレクタ231は加算器202で生成出力されたレジスタ23
の＋１加算値および減算器211で生成出力されたレジス
タ23の−１減算値をそれぞれ信号線l2002、l2101で入力
し、信号線l2204が“0"のとき、すなわち前記条件
（Ｄ）が不成立のときはレジスタ23の＋１加算値、信号
線l2204が“1"のとき、すなわち前記条件（Ｄ）が成立
のときはレジスタ23の−１減算値を信号線l2301に出力
する。
の＋１加算値および減算器211で生成出力されたレジス
タ23の−１減算値をそれぞれ信号線l2002、l2101で入力
し、信号線l2204が“0"のとき、すなわち前記条件
（Ｄ）が不成立のときはレジスタ23の＋１加算値、信号
線l2204が“1"のとき、すなわち前記条件（Ｄ）が成立
のときはレジスタ23の−１減算値を信号線l2301に出力
する。
レジスタ23はANDゲート252の出力信号が“1"のときセ
レクタ231の出力をセットする。
レクタ231の出力をセットする。
ANDゲート252は信号線l252と信号線l2402のAND論理を
信号線l2502に出力する。従ってセレクタ231の機能と合
わせて考えると、レジスタ23は表示切替パルスのタイミ
ングで前記条件（Ｃ）が成立しているときは＋１加算
し、条件（Ｄ）が成立しているときは−１減算し、条件
（Ｂ）が成立しているときはホールドされる。バッファ
ゲート24はレジスタ23の内容を信号線l2を介して表示器
３へ送出する。このバッファゲート24はレジスタ23の内
容が書き替えられる時に表示出力に雑音が混入すること
を防止する。
信号線l2502に出力する。従ってセレクタ231の機能と合
わせて考えると、レジスタ23は表示切替パルスのタイミ
ングで前記条件（Ｃ）が成立しているときは＋１加算
し、条件（Ｄ）が成立しているときは−１減算し、条件
（Ｂ）が成立しているときはホールドされる。バッファ
ゲート24はレジスタ23の内容を信号線l2を介して表示器
３へ送出する。このバッファゲート24はレジスタ23の内
容が書き替えられる時に表示出力に雑音が混入すること
を防止する。
レジスタ22は基本的には任意のサンプリングタイミン
グ（時刻tn）において現在保持している値（演算数）に
よりレジスタ21が直前のサンプリングタイミング（時刻
tn−ｔ）から現サンプリングタイミング（時刻tn）まで
の時間ｔで計数した演算プロセッサ１の演算数の方が大
きいとき、その値すなわちレジスタ21の内容をセットす
る。
グ（時刻tn）において現在保持している値（演算数）に
よりレジスタ21が直前のサンプリングタイミング（時刻
tn−ｔ）から現サンプリングタイミング（時刻tn）まで
の時間ｔで計数した演算プロセッサ１の演算数の方が大
きいとき、その値すなわちレジスタ21の内容をセットす
る。
レジスタ23はＴ＞ｔなる周期Ｔの任意の表示切替タイ
ミングで前記条件（Ｃ）が成立すれば＋１加算、条件
（Ｄ）が成立すれば−１減算される。すなわち、レジス
タ23はサンプリング周期ｔに比較してゆっくりとした表
示切替周期Ｔでレジスタ22の値に一致（前記条件（Ｂ）
成立）するまで追従する。この条件（Ｂ）成立時のサン
プリングタイミングではレジスタ22が前記条件（Ａ）を
無視してレジスタ21の内容を取り込み、以後レジスタ23
の新たな追従動作が実行される。
ミングで前記条件（Ｃ）が成立すれば＋１加算、条件
（Ｄ）が成立すれば−１減算される。すなわち、レジス
タ23はサンプリング周期ｔに比較してゆっくりとした表
示切替周期Ｔでレジスタ22の値に一致（前記条件（Ｂ）
成立）するまで追従する。この条件（Ｂ）成立時のサン
プリングタイミングではレジスタ22が前記条件（Ａ）を
無視してレジスタ21の内容を取り込み、以後レジスタ23
の新たな追従動作が実行される。
次にサンプリング周期ｔと表示切替周期Ｔを説明の都
合上Ｔ＝2tに設定したときのレジスタ21、22および23の
値の変化について説明する。
合上Ｔ＝2tに設定したときのレジスタ21、22および23の
値の変化について説明する。
第３図はレジスタ21で計数された演算プロセッサ１の
演算数の値を示したもので、例えばサンプリング時刻t3
から時刻t4の間では演算数が３である。従って時刻t4で
クリアされるときのレジスタ21の値は３になる。第４図
は第３図に示すレジスタ21の値に対するレジスタ22の値
の変化を示したものである。第５図は第４図のレジスタ
22の値に対してレジスタ23が追従していく状態を示した
ものである。
演算数の値を示したもので、例えばサンプリング時刻t3
から時刻t4の間では演算数が３である。従って時刻t4で
クリアされるときのレジスタ21の値は３になる。第４図
は第３図に示すレジスタ21の値に対するレジスタ22の値
の変化を示したものである。第５図は第４図のレジスタ
22の値に対してレジスタ23が追従していく状態を示した
ものである。
第３図に示す時刻t7でレジスタ21が計数したピーク
（値＝10）を第４図に示すレジスタ22は時刻t7から時刻
t21まで保持し、第５図に示すレジスタ23が時刻T1（＝t
2）から時刻T10（＝t20）までの時間をかけて追従す
る。従ってレジスタ23を表示データに使用すればピーク
性能をゆるやかに観測することができる。
（値＝10）を第４図に示すレジスタ22は時刻t7から時刻
t21まで保持し、第５図に示すレジスタ23が時刻T1（＝t
2）から時刻T10（＝t20）までの時間をかけて追従す
る。従ってレジスタ23を表示データに使用すればピーク
性能をゆるやかに観測することができる。
以上説明したように本発明によれば、演算プロセッサ
の演算性能を表示する上において時系列でサンプリング
した微小時間の演算性能のピークを確実に検出保持し、
そのピークを時間的表示に適したデータとして出力する
ためのピーク値に対する追従回路を備えることにより、
高速演算プロセッサのようにピーク性能出現時間が短い
演算プロセッサの演算性能でも実時間に近い方式で表示
することができる効果がある。
の演算性能を表示する上において時系列でサンプリング
した微小時間の演算性能のピークを確実に検出保持し、
そのピークを時間的表示に適したデータとして出力する
ためのピーク値に対する追従回路を備えることにより、
高速演算プロセッサのようにピーク性能出現時間が短い
演算プロセッサの演算性能でも実時間に近い方式で表示
することができる効果がある。
第１図は本発明実施例の表示制御回路を使用した演算プ
ロセッサの性能表示の全体構成を示すブロック図。 第２図は本発明実施例の表示制御回路の構成を示すブロ
ック図。 第３図は本発明実施例における第一のレジスタの値の変
化の一例を時系列で示す図。 第４図は本発明実施例における第３図に示す第一のレジ
スタの値に基づく第二のレジスタの値の変化を時系列で
示す図。 第５図は本発明実施例における第４図に示す第二のレジ
スタの値に基づく第三のレジスタの値の変化を時系列で
示す図。 １……演算プロセッサ、２……表示制御回路、３……表
示器、21〜23……レジスタ、24……バッファゲート、25
……パルス発生回路、201、202……加算器、211……減
算器、221、222……比較器、231……セレクタ、241、24
2……ORゲート、251、252……ANDゲート、l1、l2、l21
1、l221、l231、l251、l252、l2001、l2002、l2101、l2
201〜l2204、l2301、l2401、l2402、l2501、l2502……
信号線。
ロセッサの性能表示の全体構成を示すブロック図。 第２図は本発明実施例の表示制御回路の構成を示すブロ
ック図。 第３図は本発明実施例における第一のレジスタの値の変
化の一例を時系列で示す図。 第４図は本発明実施例における第３図に示す第一のレジ
スタの値に基づく第二のレジスタの値の変化を時系列で
示す図。 第５図は本発明実施例における第４図に示す第二のレジ
スタの値に基づく第三のレジスタの値の変化を時系列で
示す図。 １……演算プロセッサ、２……表示制御回路、３……表
示器、21〜23……レジスタ、24……バッファゲート、25
……パルス発生回路、201、202……加算器、211……減
算器、221、222……比較器、231……セレクタ、241、24
2……ORゲート、251、252……ANDゲート、l1、l2、l21
1、l221、l231、l251、l252、l2001、l2002、l2101、l2
201〜l2204、l2301、l2401、l2402、l2501、l2502……
信号線。
Claims (3)
- 【請求項１】演算プロセッサの性能を表示器に表示する
制御を行う表示制御回路において、 前記演算プロセッサの演算実行回数に“1"を加算した計
数値がセットされ、サンプリングパルスのタイミング
（周期ｔ）によりクリアされる第一のレジスタ（21）
と、 前記サンプリングパルスのタイミングにより前記第一の
レジスタの計数値がセットされる第二のレジスタ（22）
と、 表示切替えパルスのタイミング（周期Ｔ＞ｔ）により
“1"を加算または減算された計数値がセットされ、その
計数値を前記表示器に送出する第三のレジスタ（23）と
を備え、 （Ａ） 第一のレジスタの値＞第二のレジスタの値 （Ｂ） 第二のレジスタの値＝第三のレジスタの値 （Ｃ） 第二のレジスタの値＞第三のレジスタの値 （Ｄ） 第二のレジスタの値＜第三のレジスタの値 なる４つの条件を判定する比較手段（221、222）を設
け、 前記条件（Ａ）のときまたは前記条件（Ｂ）のときに前
記サンプリングパルスのタイミングで前記第二のレジス
タ（22）に前記第一のレジスタ（21）の内容をセットす
る手段と、 前記表示切替パルスのタイミング（Ｔ）で、前記条件
（Ｃ）のときに前記第三のレジスタ（23）の内容を“1"
加算し、前記条件（Ｄ）のときに前記第三のレジスタ
（23）の内容を“1"減算する手段と を備えたことを特徴とする表示制御回路。 - 【請求項２】前記比較手段は、 前記第一のレジスタ（21）の内容および前記第二のレジ
スタ（22）の内容を二つの入力とし、前記条件（Ａ）を
判定する第一の比較器（221）と、 前記第一のレジスタ（21）の内容および前記第三のレジ
スタ（23）の内容を入力とし、前記条件（Ｂ）、（Ｃ）
および（Ｄ）を判定する第二の比較器（222）とを含む
請求項１記載の表示制御回路。 - 【請求項３】前記第三のレジスタ（23）の出力回路にバ
ッファゲート（24）を備えた請求項１記載の表示制御回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060174A JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
| EP91103683A EP0446833B1 (en) | 1990-03-12 | 1991-03-11 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| CA002037977A CA2037977C (en) | 1990-03-12 | 1991-03-11 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| DE69127008T DE69127008T2 (de) | 1990-03-12 | 1991-03-11 | Anzeigesteuergerät, das eine deutliche Anzeige der Betriebsleistung eines arithmetischen Prozessors ermöglicht |
| US07/667,310 US5243321A (en) | 1990-03-12 | 1991-03-12 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| AU72840/91A AU646022B2 (en) | 1990-03-12 | 1991-03-12 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060174A JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260848A JPH03260848A (ja) | 1991-11-20 |
| JP2682189B2 true JP2682189B2 (ja) | 1997-11-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060174A Expired - Lifetime JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
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|---|---|---|---|---|
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| US6707542B1 (en) * | 2000-01-28 | 2004-03-16 | Reichert, Inc. | Refractometer for monitoring water content in fluids |
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|---|---|---|---|---|
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| US3538316A (en) * | 1969-04-21 | 1970-11-03 | Us Navy | Tolerance computer |
| US4199729A (en) * | 1975-03-20 | 1980-04-22 | Compagnie Industrielle des Telecommunications Cit-Aicatel | Variable peak detector |
| US4034353A (en) * | 1975-09-15 | 1977-07-05 | Burroughs Corporation | Computer system performance indicator |
| JPS5621191A (en) * | 1979-07-30 | 1981-02-27 | Nippon Electric Co | Display unit |
| US4509044A (en) * | 1981-05-13 | 1985-04-02 | Nippon Seiki Kabushiki Kaisha | Device which accurately displays changes in a quantity to be measured |
| US4503549A (en) * | 1982-07-16 | 1985-03-05 | The Babcock & Wilcox Company | Interpolating function generator for transmitter square root extraction |
| US4567572A (en) * | 1983-02-22 | 1986-01-28 | The United States Of America As Represented By The Director Of The National Security Agency | Fast parallel sorting processor |
| DE3521610A1 (de) * | 1985-06-15 | 1986-12-18 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Geraet zum erkennen relativer extrema |
| JPS63193216A (ja) * | 1987-02-06 | 1988-08-10 | Hitachi Ltd | 階層型救援方式 |
| AU606559B2 (en) * | 1987-12-24 | 1991-02-07 | Nec Corporation | Circuit for comparing a plurality of binary inputs |
-
1990
- 1990-03-12 JP JP2060174A patent/JP2682189B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-11 CA CA002037977A patent/CA2037977C/en not_active Expired - Fee Related
- 1991-03-11 DE DE69127008T patent/DE69127008T2/de not_active Expired - Fee Related
- 1991-03-11 EP EP91103683A patent/EP0446833B1/en not_active Expired - Lifetime
- 1991-03-12 US US07/667,310 patent/US5243321A/en not_active Expired - Fee Related
- 1991-03-12 AU AU72840/91A patent/AU646022B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE69127008D1 (de) | 1997-09-04 |
| CA2037977C (en) | 1994-04-05 |
| AU646022B2 (en) | 1994-02-03 |
| DE69127008T2 (de) | 1997-11-20 |
| CA2037977A1 (en) | 1991-09-13 |
| US5243321A (en) | 1993-09-07 |
| JPH03260848A (ja) | 1991-11-20 |
| AU7284091A (en) | 1991-09-12 |
| EP0446833A3 (en) | 1992-10-07 |
| EP0446833B1 (en) | 1997-07-30 |
| EP0446833A2 (en) | 1991-09-18 |
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