JPH01161181A - 選択信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は選択信号発生器に関し、パルスレーダ装置の送
信トリガー周期が一定周期のもの（非スタガートリガ一
方式）か隣り合う周期で異なるもの（スタガートリガ一
方式）かを切換制御信号なしで判定し選定信号を発生す
る選択信号発生器に関する。

〔従来の技術〕

従来、パルスレーダ装置においては、ドツプラ効果を用
いて移動目標と固定目標を選択しているが、移動目標の
みを検出するために使用されるのが、位相検波器−遅延
回路を用いた消去器等から構成される移動目標表示装置
（Ｍｏｖｉｎｇ　ＴａｒｇｅｔＩｎｄｉｃａｔｏｒ　）
である。移動目標表示袋［１／（おいて、送信周期が一
定な場合（非スタガートリガー時）には、消去器は、送
信周期の逆数の整数倍の周波数で、利得がなくなる特性
を持っているため、送信周期の逆数の整数倍のドツプラ
周波数の移動目標信号は消去器により固定目標として除
去されてしまうことが起きる。

このためパルスレーダ装置においては、隣りあう送信周
期が異なる周期となる様にしてスタガートリガー時に消
去器の利得が０となる周波数を実用上支障のないところ
まで高くする様にしている。

移動目標の検出率を高めるため、通常スタガートリガ一
方式が用いられるが、移動している不要な目標（雨、雲
等）からの低いドツプラ周波数の信号を除去しにくかっ
たり、送信周期間隔を超えて受信される遠くの固定目標
からの信号があった場合には、毎回送信周期が異なるた
め、毎回具なる位置に受信されて移動目標として除去さ
れない場合がある（２次エコー）。このため、非スタガ
ートリガ一方式を使用することも必要であり、パルスレ
ーダ装置においてはスタガートリガ一方式と非スタガー
トリガ一方式の両者を持っていて、必９ＶＣ応じて切換
えて使用している。

スタガートリガ一方式とするか、非スタガートリガ一方
式とするかは、操作者の選択に応じて操作盤の切換スイ
ッチにより切換えられ、切換制御信号が、同期信号の発
生器や送信装置、信号処理装置へ送られ、各装置におい
て切換制御信号の有無により、スタガートリガ一方式か
、非スタガートリガ一方式かを判定して、内部回路を切
換えている。

〔発明が解決しようとする問題点〕

上述したスタガートリガ一方式と非スタガートリガ一方
式との切換えは、従来は、通常、スイッチ操作等により
切換制御信号がトリガー信号とは別の制御用ケーブルを
通して伝送され、入力された装置では切換制御信号に対
応して、スタガートリガ一方式か、非スタガートリガ一
方式かの判定を行ない使用する回路全選択している。こ
のため、切換制御信号用として、制御ケーブル及び入出
力回路が必要となり、トリガー信号とは別系統となるた
め断線した場合には、制御信号がいずれかの方式に固定
されてしまい正常動作しなくなる欠点がめる。

従って、周期切換信号を制御信号として伝送する方式に
対して本発明は、切換制御信号を伝送するかわりに、使
用しているトリガー信＋″３（送信周期トリガー信号と
同期トリガー信号）を利用することにより、切換制御信
号を必要とせずにトリガー信号そのものを用いて、スタ
ガートリガ一方式と非スタガートリガ一方式の切換が行
なうだめの選択信号発生器を提供するものである。

〔問題点を解決するだめの手段〕

本発明の選択信号発生器は、送信周期トリガー信号と一
定周期の同期トリガー信号とを入力し両トリガー信号周
期の違いから、トリガー信号周期を判定しスタガートリ
ガー時に判定信号を発生するスタガー判定回路と、前記
スタガー判定回路での処理信号と前記同期トリガー信号
を入力しトリガー信号周期を判定し非スタガートリガー
時に判定信号を発生する非スタガー判定回路と、前記同
期トリガー信号と前記スタガー判定回路の判定信号と非
スタガー判定回路の判定信号とを入力し、画回路の判定
は号の有無により選択信号を発生する周期選択回路とを
備えて構成される。

〔実部例］ 次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例グの構成を示す回路図で
、スタガー判定回路にフリップフロップ回路を用めた４
パルスφスタガ一方式の例である。

第２図（ａ）および（ｂ）は本発明の第１の実施例のタ
イミング図であり第２図（ａ）にスタガートリガー時を
、第２図（ｂ）に非スタガートリガー時を示す。

まず、送信周期トリガー信号５１は、入力端子１に入力
されて、次段のフリップフロップ回路１１のセット端子
と論理積ゲート１２に接続される。

一方、入力端子２には一定周期の基本トリガー信号５２
が入力され、次段のフリップフロップ回路１１のリセッ
ト端子と、論理積ゲート１３と遅延時間調整用のバッフ
ァ１７とに接続さね、る。

クリップフロップ回路１１の出力Ｑ５３は、論理積ゲー
ト１２・１３　に接続される。論理積ゲート１２では、
フリップフロップ回路Ｊ１の出力論理″１”の時に送信
周期トリガー信号５４を次段のフリップフロップ回路１
４のセット端子と論理和ゲート１５に出力する。一方、
論理積ゲート１３では、フリップフロップ回路１１のＱ
出力５３が論理″１″の時に、基本トリガー信号５５を
次段のフリップフロップ回路１４のリセット端子と、カ
ウンタ回路１６のクロック端子とに出力する。

カウンタ回路１６のクリア端子には、論理和ゲート１５
の出力が接続されており、論理積ゲート１２の出力が論
理“１″の時と、論理積ゲート１９の出力が論理１パの
時に、カウンタ回路１６に論理″１′”を出力して、カ
ラ／り回路１６をリセットする。カウンタ回路１６はク
ロック端子に入力された信号をカウントし、１段目出力
がＱＡ＋５７に、２段目出力がＱＢ＋５８に、３段目出
力がＱＣ＋５９に出力され、４回カウントされると出力
ＱＣ１５９に論理Ｗ　Ｉ　Ｊｌが出力され次段の論理積
ゲート１９に出力される。

論理積ゲート１９では、カウンタ回路１６のＱｃ１出力
５９が論理″１”の時にバッファ１７によって遅延され
た基本トリガー信号が、次段のフリップフロップ回路２
０のリセット端子と論理和ゲ−）１５とに送出される。

一方、フリップフロップ回路２０のセット端子には、フ
リップフロップ回路１４の出力５６が論理”１゛′の時
に論理積ゲート１８から、バッファ１７により遅延され
た基本トリガー信号が出力される。

フリップフロップ２０は、論理値ゲート１８が論理″１
″の時（すなわちスタガートリガー時）にはセットされ
て出力信号６０として論理″１”全出力し、論理積ゲー
ト１９が論理″１′”の時（すなわち非スタガートリガ
ー時）にはリセットされて論理″０”を出力し、出力端
子３に送られる。

ここで、第２図（ａ）を見るに、スタガートリガー時の
例えば４個の相異なる送信周期を考えてみると、送信周
期トリガー信号５１の送信周期を各々Ｔｌ−Ｔ２　・Ｔ
３　・Ｔ４　　として、Ｔ　ｔ　＜　Ｔ　３＜　Ｔ　２
　＜　Ｔ　４でΣ　Ｔ１−４争Ｔｏ　　（Ｔｏは基本ト
リガー信号ｉ賞１ ５２の周期）とすると、４送信周期毎に繰返されるため
４送信周期を１フレームと呼ぶことにする。

このときは、論理積ゲート１２の出力５４には１フレー
ムに１回トリガー信号が出力され、論理積ゲート１３の
出力５５には１フレームに３回トリガー信号が出力され
る。これにより、カウンタ回路］６のクリア端子（ＣＬ
Ｒ）［は、ｌフレーム毎に１回トリガー信号が加えられ
、クロック端子には、１フレームＩＣ３回トリガー信号
が入力され理”　０　”　となり、論理積ゲート１９の
出力は、論理″０°′である。一方、フリップフロップ
回路１４は、論理積ゲート１２のトリガー信号により、
セットされ、論理績ゲート１３のトリガー信号によりリ
セットされるため、出力５６には１フレームＫ１回ゲー
ト信号が出力され、論理積ゲート１８から、１フレ一ム
Ｖｃ１回基本トリガーが出力される。フリップフロップ
回路２０は、論理積ゲート１９の出力が論理パ０′”で
あり、論理積ゲート１８の基本トリガーにより、セット
されると、それを保持して、出力端子３にはスタガート
リガー時を示す論理パ１”の出力信号６０が、出力され
る。

次に、非スタガートリガー時を考えると、第２図（ｂ）
を見るに論理積ゲート１２の出力５４は、論理″０”　
となり、一方論理秋ゲート１３の出力５５には、１フレ
ームに４回のトリガー信号が出力される。これにより、
カウンタ回路１６では、論理積ゲート１２からのトリガ
ー信号がないため計数を行ない、４回計数を行なうと出
力Ｑｃ＋５９に論理″１”が出力され、論理積ゲート１
９においてトリガー信号が出力される。このトリガー信
号は、論理和ゲート１５とフリップフロップ回路とに送
られ、論理和ゲート】５の出力がトリガー信号により論
理″１′”　となりカウンタ回路１６をリセットする。

一方、フリップフロップ回路１４の出力５６は、論理積
ゲート１２の出力５４が論理Ｎ　Ｏ＋＋のためセットさ
れずに論理ｎ　Ｏｕである。

このため、論理積ゲート１８の出力も論理″０”となる
。フリップフロップ回路２０は、論理積ゲー１〇− −ト１８の出力が論理″０”であるためセットされず、
論理積ゲート］９のトリガー信号出力によ抄リセットが
行なわれるため、出力６０は論理″０”となり、出力端
子３には非スタガートリガー時を示す論理″０”が出力
される。

第３図は本発明の第２の実施例の構成２示す回路図で、
スタガー判定回路にカウンタ回路を用いた例である。第
４図（ａ、）および（ｂ）は、本発明の第２の実施例の
タイミング図であり、第２図（ａ）はスタガートリガー
時、第２図（ｂ）は非スタガートリガー時を示す。

第２の実施例においては、第１の実症例において使用し
たフリップフロップ回路１１・１４　と論理積ゲート１
２・１３０部分を、カラ／り回路２１と論理積ゲート２
２との回路構成に変更したものであり、入力端子１から
入力された送信周期トリガー信号５１は、カウンタ回路
２１のクロック端子に入力され、計数される。一方、入
力端子２から入力された基本トリガー信号５２は、カウ
ンタ回路２１のクリア端子と論理積ゲート２２とバッフ
ァ１７　とに接続される。

カウンタ回路２１は、クリア端子にトリガー信号が入力
される毎に、計数値全０にリセットし、倍周期トリガー
信号５１を１個計数すると、論理Ｎ　ＩＩ＋　を論理積
ゲート２２に出力する。一方、出力ＱＢＺ６２は、２個
計数すると論理゛１”を論理積ゲート１８と論理和ゲー
ト１５に出力する。論ＱＡ２６１　　が論理＋１１１＋
の時にもう一方に入力されている基本トリガー信号５２
をカウンタ回路１６に出力する。

カウンタ回路１６は、論理和ゲート１５のトリガー信号
出力で、計数値がＯにリセットされ、論理積ゲート２２
の出カドリガー信号６４を計数する。カウンタ回路１６
の出力Ｑｃｔ５９　　は、論理積ゲート１９に接続され
、出力ＱＣ１５９が論理″ｌ”の時論理積ゲート１９か
らトリガー信号が出力される。カウンタ回路２１の出力
ＱＢ２６２は、論理積ゲート１８に接続されており、出
力Ｑ　Ｂ　２６２が論理ｎ　１ｕの時論理積ゲート１８
からトリガー信号６３が出力される。

フリップフロップ回路２０は、論理積ゲート１８のトリ
ガー信号６３が論理″１°°の時にセットされ、スタガ
ートリガー時を示す論理１パを出力信号６０として出力
し、論理積ゲート］９の出力が論理″、　＋＋の時は、
リセットされて、非スタガートリガー時を示す論理″０
”を出力端子３に出力する。

ここで第４図（ａ）を見るに第１の実施例の様に、スタ
ガートリガー時を考えると、カウンタ回路２１の出力Ｑ
Ａｚ６１ｉＣは１フレーム［３回のゲート信号が出力さ
れる。一方、出力ＱＢ２６２　は、１フレ一ムＶＣ１回
ゲート信号が出力される。カウンタ回路２１の出力ＱＡ
２６２　　は、論理積ゲート２２に接続され、基本トリ
ガー（ｉ号５２との論理積演算が行なわれ、■フレーム
に２回トリガー信号６４が出力される。カウンタ回路１
６では、カラ−１３＝ ンタ回路２１の出力ＱＢ２６２の出力信号によって計数
値がＯＶｃＩＪセットされ、論理積ゲート２２のトリガ
ー信号６４を計数する。論理積ゲート２２の出力は、１
フレームに２回しかトリガー信月６４が出力されないた
め、カウンタ回路］６の出力ＱＣ１５９は常に論理″０
″となり、論理積ゲート１９の出力も常に論理″０”と
なる。一方、カウンタ回路２１の出力ＱＢ２６２は論理
積ゲート１８に接続されており、論理積ゲート１８の出
力６３には１フレームに１回トリガー信号が出力される
。

フリップフロップ回路２０は論理積ゲートＪ８のトリガ
ー信号出力６３によって論理″１”にセットされて、出
力端子３からはスタガートリガー時を示す論理゛１”信
号６０が出力される。

また非スタガートリガー時を考えると、カウンタ回路２
１の出力ＱＡ２６１は、１フレームに４回ゲート信号が
出力され、一方、出力ＱＢ２６２　　は論理″０”　と
なる。カウンタ回路２工の出力ＱＡ２６１は、論理積ゲ
ー）２２１／ｉ：接続され、基本トリガー信号５２との
論理１１ｊｔ＠算が行なわれ、１フレ−ムに４回トリガ
ー信号が出力される。カウンタ回路１６では、カウンタ
回路２１の出力ＱＢ２６２が論理”０”で、計数値がリ
セットされず、論理積ゲート２２のトリガー信号出力６
４が計数される。論理績ゲート２２の出力６４は１フレ
ームに４回トリガー信号が出力されるため、カウンタ回
路１６の出力ＱＣ１５９は１フレームに１回論理″Ｊ”
　となり、論理積ゲート１９の出力は！・リガー信号を
１フレームに１回出力する。論理積ゲート１９のトリガ
ー信号出力は、論理和ゲート１５に入力され、論理和ゲ
ート１５からトリガー信号が出力されて、カウンタ回路
Ｊ６の計数値をリセットする。カウンタ回路２１の出力
ＱＢ２６２が論理００”であるため、論理積ゲート１８
の出力６３け論理″０”　となる。フリップフロップ回
路２０は、論理積ゲート】９のトリガー信号出力によっ
て論理″０”にリセットされて、出力端子３からは、非
スタガートリガー時を示す論理″０”信号６０が出力さ
れる。

〔発明の効果〕

以上説明したように本発明は、ゲート回路とノリツブフ
ロップ回路またはカウンタ回路で構成されたスタガー判
定回路とカウンタ回路で構成された非スタガー判定回路
とフリツプフロツプ回路で構成された切換信号発生回路
とを用いることにより、送信周期トリガー信号と一定周
期の周期トリガー信号を入力するだけで、スタガートリ
ガー時と非スタガートリガー時を判定することができ、
切換制御信号を必要とせずに切換ができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示す回路図、第
２図（ａ）および（ｂ）は本発明の第１の実施例のタイ
ミング図、第３図は本発明の第２の実施例の構成を示す
回路図、第４図は本発明の第２の実施例のタイミング図
である。 ■・２・・・・・・入力端子、３・・・・・・出力端子
、４・・・・・・スタガー判定回路、５・・・・・・非
スタガー判定回路、６・・・・・・周期選択回路。

Claims (1)

【特許請求の範囲】
1. 送信周期トリガー信号と一定周期の同期トリガー信号と
   を入力し両トリガー信号周期の違いから、トリガー信号
   周期を判定しスタガートリガー時に判定信号を発生する
   スタガー判定回路と、前記スタガー判定回路での処理信
   号と前記同期トリガー信号を入力しトリガー信号周期を
   判定し非スタガートリガー時に判定信号を発生する非ス
   タガー判定回路と、前記同期トリガー信号と前記スタガ
   ー判定回路の判定信号と非スタガー判定回路の判定信号
   とを入力し、両回路の判定信号の有無により選択信号を
   発生する周期選択回路とを備えて成る選択信号発生器。