JPH03260848A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPH03260848A JPH03260848A JP2060174A JP6017490A JPH03260848A JP H03260848 A JPH03260848 A JP H03260848A JP 2060174 A JP2060174 A JP 2060174A JP 6017490 A JP6017490 A JP 6017490A JP H03260848 A JPH03260848 A JP H03260848A
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- 238000005070 sampling Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000002123 temporal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/328—Computer systems status display
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Debugging And Monitoring (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおける演算プロセッサの性
能表示に利用する。本発明は演算性能を実時間で連続さ
せることができる表示制御回路に関する。
能表示に利用する。本発明は演算性能を実時間で連続さ
せることができる表示制御回路に関する。
本発明は演算プロセッサの性能の表示を制御する表示制
御回路において、 時系列でサンプリングした微小時間の演算性能のピーク
値を検出保持し、そのピーク値を時間的表示に適したデ
ータとして出力することにより、演算プロセッサの性能
を時系列で人の目で認識できるように表示するものであ
る。
御回路において、 時系列でサンプリングした微小時間の演算性能のピーク
値を検出保持し、そのピーク値を時間的表示に適したデ
ータとして出力することにより、演算プロセッサの性能
を時系列で人の目で認識できるように表示するものであ
る。
従来演算プロセッサの演算性能を表示する方法としては
、ソフトウェアでプロセス単位やジョブ単位に算出して
結果リストへ出力する方法が広く採用されている。すな
わち、演算プロセッサの演算数を計数する手段を設け、
例えばプロセス単位の性能を出力する場合であれば、実
時間タイマやインタバルタイマを用いてそのプロセスの
実行時間を求め、その実行時間での計数値から単位時間
当たりの演算数（演算性能）を算出して出力する。
、ソフトウェアでプロセス単位やジョブ単位に算出して
結果リストへ出力する方法が広く採用されている。すな
わち、演算プロセッサの演算数を計数する手段を設け、
例えばプロセス単位の性能を出力する場合であれば、実
時間タイマやインタバルタイマを用いてそのプロセスの
実行時間を求め、その実行時間での計数値から単位時間
当たりの演算数（演算性能）を算出して出力する。
この方法では、計数手段を設ける以外には特にハードウ
ェアがサポートする機能を必要としない利点はあるが、
その反面性能がプロセスまたはジョブ全体での平均性能
として表示されてしまうために、時系列で演算性能を把
握することができない。
ェアがサポートする機能を必要としない利点はあるが、
その反面性能がプロセスまたはジョブ全体での平均性能
として表示されてしまうために、時系列で演算性能を把
握することができない。
近年スーパーコンピュータのように高速演算する演算プ
ロセッサが出現し、演算性能の把握、分析の重要性はよ
り一層高まってきているために、演算性能を実時間で表
示し、さらに人間の目で観測できるように可視表示の要
望が高まり、これを実現する方式も提案されている。
ロセッサが出現し、演算性能の把握、分析の重要性はよ
り一層高まってきているために、演算性能を実時間で表
示し、さらに人間の目で観測できるように可視表示の要
望が高まり、これを実現する方式も提案されている。
この方式はあらかじめ定めた時間間隔のサンプリング間
隔で計数した演算数から単位時間当りの演算数を算出し
て実時間で連続表示するものであるが、−船釣に演算性
能の高い演算プロセッサはどピーク性能が出ている時間
が短く、ピーク性能を表示するためにはサンプリング間
隔を小さくする必要がある。また、サンプリング間隔を
小さくしてピーク性能を表示可能にしたとしてもピーク
性能の出現時間が短ければ人間の目でとらえられないケ
ースも出てくるために、あまり実用的ではない。
隔で計数した演算数から単位時間当りの演算数を算出し
て実時間で連続表示するものであるが、−船釣に演算性
能の高い演算プロセッサはどピーク性能が出ている時間
が短く、ピーク性能を表示するためにはサンプリング間
隔を小さくする必要がある。また、サンプリング間隔を
小さくしてピーク性能を表示可能にしたとしてもピーク
性能の出現時間が短ければ人間の目でとらえられないケ
ースも出てくるために、あまり実用的ではない。
上述した従来の性能表示方式の、ソフトウェアによる性
能表示では一つのプロセス、一つのジョブのような大き
な単位の平均性能が結果として表示できるだけで時系列
で演算プロセッサの性能を把握することができない欠点
がある。
能表示では一つのプロセス、一つのジョブのような大き
な単位の平均性能が結果として表示できるだけで時系列
で演算プロセッサの性能を把握することができない欠点
がある。
またハードウェアで演算プロセッサの演算数をサンプリ
ングして実時間表示する方式では高速プロセッサのよう
にピーク性能出現時間が短い場合には、ピーク性能の表
示時間が短いために人間の目で認識できなくなる欠点が
ある。
ングして実時間表示する方式では高速プロセッサのよう
にピーク性能出現時間が短い場合には、ピーク性能の表
示時間が短いために人間の目で認識できなくなる欠点が
ある。
本発明はこのような欠点を除去するもので、演算プロセ
ッサの性能を可視的に時系列で把握することができる表
示制御回路を提供することを目的とする。
ッサの性能を可視的に時系列で把握することができる表
示制御回路を提供することを目的とする。
本発明は、演算プロセッサの性能を表示器に表示する制
御を行う表示制御回路において、前記演算プロセッサの
演算実行回数に“ｌ”を加算した計数値がセットされ、
サンプリングパルスのタイミング（周期ｔ〉によりクリ
アされる第一のレジスタと、前記サンプリングパルスの
タイミングにより前記第一のレジスタの計数値がセット
される第二のレジスタと、表示切替えパルスのタイミン
グ（周期Ｔ＞ｔ）により“１”を加算または減算された
計数値がセットされ、その計数値を前記表示器に送出す
る第三のレジスタとを備え、（Ａ） 第一のレジスタの
値〉第二のレジスタの値（Ｂ） 第二のレジスタの値
＝第三のレジスタの値（Ｃ） 第二のレジスタの値〉
第三のレジスタの値（Ｄ） 第二のレジスタの値〈第
三のレジスタの値なる４つの条件を判定する比較手段を
設け、前記条件（＾）のときまたは前記条件（Ｂ）のと
きに前記サンプリングパルスのタイミングで前記第二の
レジスタに前記第一のレジスタの内容をセットする手段
と、前記表示切替パルスのタイミング（Ｔ）で、前記条
件（Ｃ）のときに前記第三のレジスタの内容を“１″加
算し、前記条件（Ｄ）のときに前記第三のレジスタの内
容を“１”減算する手段とを備えたことを特徴とする。
御を行う表示制御回路において、前記演算プロセッサの
演算実行回数に“ｌ”を加算した計数値がセットされ、
サンプリングパルスのタイミング（周期ｔ〉によりクリ
アされる第一のレジスタと、前記サンプリングパルスの
タイミングにより前記第一のレジスタの計数値がセット
される第二のレジスタと、表示切替えパルスのタイミン
グ（周期Ｔ＞ｔ）により“１”を加算または減算された
計数値がセットされ、その計数値を前記表示器に送出す
る第三のレジスタとを備え、（Ａ） 第一のレジスタの
値〉第二のレジスタの値（Ｂ） 第二のレジスタの値
＝第三のレジスタの値（Ｃ） 第二のレジスタの値〉
第三のレジスタの値（Ｄ） 第二のレジスタの値〈第
三のレジスタの値なる４つの条件を判定する比較手段を
設け、前記条件（＾）のときまたは前記条件（Ｂ）のと
きに前記サンプリングパルスのタイミングで前記第二の
レジスタに前記第一のレジスタの内容をセットする手段
と、前記表示切替パルスのタイミング（Ｔ）で、前記条
件（Ｃ）のときに前記第三のレジスタの内容を“１″加
算し、前記条件（Ｄ）のときに前記第三のレジスタの内
容を“１”減算する手段とを備えたことを特徴とする。
前記比較手段は、前記第一のレジスタの内容および前記
第二のレジスタの内容を二つの入力とし、前記条件（＾
）を判定する第一の比較器と、前記第一のレジスタの内
容および前記第三のレジスタの内容を入力とし、前記条
件（Ｂ） 、（Ｃ）および（ロ）を判定する第二の比較
器とを含み、前記第三のレジスタの出力回路にバッファ
ゲートを備えることが望ましい。
第二のレジスタの内容を二つの入力とし、前記条件（＾
）を判定する第一の比較器と、前記第一のレジスタの内
容および前記第三のレジスタの内容を入力とし、前記条
件（Ｂ） 、（Ｃ）および（ロ）を判定する第二の比較
器とを含み、前記第三のレジスタの出力回路にバッファ
ゲートを備えることが望ましい。
演算プロセッサから送出される演算実行ごとの演算実行
終了信号により性能値を生成して表示器に送出し表示す
る。すなわち、時系列でサンプリングした微小時間の演
算性能のピーク値を確実に検出して保持し、そのピーク
値を時間的表示に適したデータとして出力するためにピ
ーク値に対する追従を行う。
終了信号により性能値を生成して表示器に送出し表示す
る。すなわち、時系列でサンプリングした微小時間の演
算性能のピーク値を確実に検出して保持し、そのピーク
値を時間的表示に適したデータとして出力するためにピ
ーク値に対する追従を行う。
これにより、ピーク性能出現時間が短い演算プロセッサ
の演算性能でも人の目で認識できる実時間に近い形で表
現することができる。
の演算性能でも人の目で認識できる実時間に近い形で表
現することができる。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の全体構成を示す図、第２図は本
発明実施例の構成の詳細を示す図である。
発明実施例の構成の詳細を示す図である。
本発明実施例表示制御回路２は、演算プロセッサ１およ
び表示器３に接続され、第２図に示すように、周期ｔの
サンプリングパルスおよび周期Ｔ（Ｔｉｔ）の表示切替
えパルスを生成するパルス発生回路２５と、演算プロセ
ッサ１の演算実行回数に“１”を加算した計数値がセッ
トされ、サンプリングパルスのタイミング（周期ｔ）に
よりクリアされる第一のレジスタとしてのレジスタ２１
と、サンプリングパルスのタイミングによりレジスタ２
１の計数値がセットされる第二のレジスタとしてのレジ
スタ２２と、表示切替えパルスのタイミング（周期Ｔ＞
ｔ）により“１”を加算または減算された計数値がセッ
トされ、その計数値を前記表示器３に送出する第三のレ
ジスタとしてのレジスタ２３とを備え、 （Ａ） レジスタ２１の値〉レジスタ２２の値（Ｂ）
レジスタ２２の値＝レジスタ２３の値（Ｃ） レ
ジスタ２２の値〉レジスタ２３の値（口〉 レジスタ２
２の値くレジスタ２３の値なる４つの条件を判定する比
較手段を設け、前記条件（Ａ）のときまたは前記条件（
Ｂ）のときに前記サンプリングパルスのタイミングでレ
ジスタ２２にレジスタ２１の内容をセットするＡＮＤゲ
ート２５１と、前記表示切替パルスのタイミング（Ｔ）
で、前記条件（Ｃ）のときにレジスタ２３の内容を“１
″加算し、前記条件（Ｄ）のときにレジスタ２３の内容
を“１″減算する加算器２０２、減算、器２１１、およ
びセレクタ２３１を備え、前記比較手段には、レジスタ
２１の内容およびレジスタ２２の内容を二つの入力とし
、前記条件（Ａ）を判定する比較器２２１ と、レジス
タ２１の内容およびレジスタ２３の内容を入力とし、前
記条件（Ｂ） 、（Ｃ）および（Ｄ）を判定する比較器
２２２ と、ＯＲゲート２４１および２４２ と、ＡＮ
Ｄゲート２５２とを含み、レジスタ２３の出力回路にバ
ッファゲート２４を備える。
び表示器３に接続され、第２図に示すように、周期ｔの
サンプリングパルスおよび周期Ｔ（Ｔｉｔ）の表示切替
えパルスを生成するパルス発生回路２５と、演算プロセ
ッサ１の演算実行回数に“１”を加算した計数値がセッ
トされ、サンプリングパルスのタイミング（周期ｔ）に
よりクリアされる第一のレジスタとしてのレジスタ２１
と、サンプリングパルスのタイミングによりレジスタ２
１の計数値がセットされる第二のレジスタとしてのレジ
スタ２２と、表示切替えパルスのタイミング（周期Ｔ＞
ｔ）により“１”を加算または減算された計数値がセッ
トされ、その計数値を前記表示器３に送出する第三のレ
ジスタとしてのレジスタ２３とを備え、 （Ａ） レジスタ２１の値〉レジスタ２２の値（Ｂ）
レジスタ２２の値＝レジスタ２３の値（Ｃ） レ
ジスタ２２の値〉レジスタ２３の値（口〉 レジスタ２
２の値くレジスタ２３の値なる４つの条件を判定する比
較手段を設け、前記条件（Ａ）のときまたは前記条件（
Ｂ）のときに前記サンプリングパルスのタイミングでレ
ジスタ２２にレジスタ２１の内容をセットするＡＮＤゲ
ート２５１と、前記表示切替パルスのタイミング（Ｔ）
で、前記条件（Ｃ）のときにレジスタ２３の内容を“１
″加算し、前記条件（Ｄ）のときにレジスタ２３の内容
を“１″減算する加算器２０２、減算、器２１１、およ
びセレクタ２３１を備え、前記比較手段には、レジスタ
２１の内容およびレジスタ２２の内容を二つの入力とし
、前記条件（Ａ）を判定する比較器２２１ と、レジス
タ２１の内容およびレジスタ２３の内容を入力とし、前
記条件（Ｂ） 、（Ｃ）および（Ｄ）を判定する比較器
２２２ と、ＯＲゲート２４１および２４２ と、ＡＮ
Ｄゲート２５２とを含み、レジスタ２３の出力回路にバ
ッファゲート２４を備える。
実行状態の演算プロセッサ１は演算実行ごとに信号線Ｉ
！ｌに演算実行終了信号を出力する。これを受けた表示
制御回路２は演算プロセッサ１の性能値を生成して信号
線１２に出力する。表示器３は表示制御回路２から得た
演算プロセッサｌの性能値を基に実時間で演算プロセッ
サ１の演算性能を表示する。
！ｌに演算実行終了信号を出力する。これを受けた表示
制御回路２は演算プロセッサ１の性能値を生成して信号
線１２に出力する。表示器３は表示制御回路２から得た
演算プロセッサｌの性能値を基に実時間で演算プロセッ
サ１の演算性能を表示する。
次に、第２図を参照して本発明実施例表示制御回路２の
動作の詳細を説明する。
動作の詳細を説明する。
レジスタ２１は信号線１１で入力した演算プロセッサ１
の演算実行終了信号により、加算器２０１を使用して＋
１加算値を信号線１２００１を介してセットし、演算プ
ロセッサｌの演算数を計数する。またパルス発生回路２
５から信号線Ｊ２５１を介して供給される周期ｔのサン
プリングパルスにより強制的にクリアされる。従って時
刻ｔ８のサンプリングパルスによるクリア時にレジスタ
２１に保持されたいた計数値は時刻（１，−１）から時
刻ｔ８までの時間ｔの演算プロセッサｌの演算数になる
。
の演算実行終了信号により、加算器２０１を使用して＋
１加算値を信号線１２００１を介してセットし、演算プ
ロセッサｌの演算数を計数する。またパルス発生回路２
５から信号線Ｊ２５１を介して供給される周期ｔのサン
プリングパルスにより強制的にクリアされる。従って時
刻ｔ８のサンプリングパルスによるクリア時にレジスタ
２１に保持されたいた計数値は時刻（１，−１）から時
刻ｔ８までの時間ｔの演算プロセッサｌの演算数になる
。
レジスタ２２はレジスタ２１の出力を信号線１２１１を
介して入力し、ＡＮＤゲー）２５１の出力が“ｌ”のと
きセットし保持する。比較器２２１はレジスタ２１およ
びレジスタ２２の出力をそれぞれ信号線１’２１１ 。
介して入力し、ＡＮＤゲー）２５１の出力が“ｌ”のと
きセットし保持する。比較器２２１はレジスタ２１およ
びレジスタ２２の出力をそれぞれ信号線１’２１１ 。
１２２１を介して入力し、
（レジスタ２１の値）〉（レジスタ２２の値〉・・（Ａ
）の条件（＾）が成立するとき信号線ｆ２２０１に“１
”を出力する。
）の条件（＾）が成立するとき信号線ｆ２２０１に“１
”を出力する。
比較器２２２はレジスタ２２およびレジスタ２３の出力
をそれぞれ信号線Ｉ！２２１ 、Ｚ２３１を介して入力
し、 （レジスタ２２の値）＝（レジスタ２３の値〉（Ｂ〉の
条件（Ｂ）が成立するときは信号線ｆ ２２０２に“１
”を出力し、 （レジスタ２２の値）〉（レジスタ２３の値〉・ （Ｃ
）の条件（Ｃ）が成立するときは信号ｓ１２２０３に“
ｌ”を出力し、 （レジスタ２２の値）〈（レジスタ２３の値）〈Ｏ）の
条件〈口〉 が成立するときは信号線１２２０４に“１
”を出力する。
をそれぞれ信号線Ｉ！２２１ 、Ｚ２３１を介して入力
し、 （レジスタ２２の値）＝（レジスタ２３の値〉（Ｂ〉の
条件（Ｂ）が成立するときは信号線ｆ ２２０２に“１
”を出力し、 （レジスタ２２の値）〉（レジスタ２３の値〉・ （Ｃ
）の条件（Ｃ）が成立するときは信号ｓ１２２０３に“
ｌ”を出力し、 （レジスタ２２の値）〈（レジスタ２３の値）〈Ｏ）の
条件〈口〉 が成立するときは信号線１２２０４に“１
”を出力する。
ＯＲゲート２４１は信号線Ｊ２２旧と信号線ｆ ２２０
２のＯＲ論理を信号線１２４０１に出力する。すなわち
、前記条件（Ａ）または（Ｂ）が成立しているとき信号
線１２４旧は“ｌ”になる。
２のＯＲ論理を信号線１２４０１に出力する。すなわち
、前記条件（Ａ）または（Ｂ）が成立しているとき信号
線１２４旧は“ｌ”になる。
ＯＲゲート２４２は信号線Ｉ！２２０３と信号線１２２
０４のＯＲ論理を信号線１２４０２に出力する。すなわ
ち、前記条件（Ｃ）または（Ｄ）が成立しているとき信
号線１２４０２はｌ”になる。
０４のＯＲ論理を信号線１２４０２に出力する。すなわ
ち、前記条件（Ｃ）または（Ｄ）が成立しているとき信
号線１２４０２はｌ”になる。
パルス発生回路２５は周期ｔのサンプリングパルスとこ
のサンプリングパルスに同期した周期Ｔ（’ｒ＞ｔ）の
表示切替パルスを生威し、それぞれ信号線１２５１．１
２５２に出力する。
のサンプリングパルスに同期した周期Ｔ（’ｒ＞ｔ）の
表示切替パルスを生威し、それぞれ信号線１２５１．１
２５２に出力する。
ＡＮＤゲート２５１は信号線１２５１と信号線１２４０
１のＡＮＤ論理を信号線１２５０１に出力する。従って
前述したレジスタ２２はサンプリングパルスのタイミン
グで前記条件（Ａ）または（Ｂ）が成立したとき、レジ
スタ２１の内容を入力セットすることになる。
１のＡＮＤ論理を信号線１２５０１に出力する。従って
前述したレジスタ２２はサンプリングパルスのタイミン
グで前記条件（Ａ）または（Ｂ）が成立したとき、レジ
スタ２１の内容を入力セットすることになる。
セレクタ２３１は加算器２０２で生成出力されたレジス
タ２３の＋１加算値および減算器２１１で生成出力され
たレジスタ２３の一１減算値をそれぞれ信号線１２００
２．１２１０１で入力し、信号線１２２０４が“０″の
とき、すなわち前記条件（Ｄ）が不成立のときはレジス
タ２３の＋１加算値、信号線ｊ！ ２２０４が“１″の
とき、すなわち前記条件（Ｄ）が成立のときはレジスタ
２３の一１減算値を信号線１２３旧に出力する。
タ２３の＋１加算値および減算器２１１で生成出力され
たレジスタ２３の一１減算値をそれぞれ信号線１２００
２．１２１０１で入力し、信号線１２２０４が“０″の
とき、すなわち前記条件（Ｄ）が不成立のときはレジス
タ２３の＋１加算値、信号線ｊ！ ２２０４が“１″の
とき、すなわち前記条件（Ｄ）が成立のときはレジスタ
２３の一１減算値を信号線１２３旧に出力する。
レジスタ２３はＡＮＤゲート２５２の出力信号が“１′
″のときセレクタ２３１の出力をセットする。
″のときセレクタ２３１の出力をセットする。
ＡＮＤゲート２５２は信号線１２５２と信号線１２４０
２のＡＮＤ論理を信号線ｆ ２５０２に出力する。従っ
てセレクタ２３１の機能と合わせて考えると、レジスタ
２３は表示切替パルスのタイミングで前記条件（Ｃ）が
成立しているときは＋１加算し、条件（Ｄ）が成立して
いるときは−１減算し、条件（Ｂ）が成立しているとき
はホールドされる。バッファゲート２４はレジスタ２３
の内容を信号線１２を介して表示器３へ送出する。この
バッファゲート２４はレジスタ２３の内容が書き替えら
れる時に表示出力に雑音が混入することを防止する。
２のＡＮＤ論理を信号線ｆ ２５０２に出力する。従っ
てセレクタ２３１の機能と合わせて考えると、レジスタ
２３は表示切替パルスのタイミングで前記条件（Ｃ）が
成立しているときは＋１加算し、条件（Ｄ）が成立して
いるときは−１減算し、条件（Ｂ）が成立しているとき
はホールドされる。バッファゲート２４はレジスタ２３
の内容を信号線１２を介して表示器３へ送出する。この
バッファゲート２４はレジスタ２３の内容が書き替えら
れる時に表示出力に雑音が混入することを防止する。
レジスタ２２は基本的には任意のサンプリングタイミン
グ（時刻ｔ。〉において現在保持している値（演算数〉
によりレジスタ２１が直前のサンプリングタイミング（
時刻１．−１）から現サンプリングタイミング（時刻ｔ
ｈ）までの時間ｔで計数した演算プロセッサ１の演算数
の方が大きいとき、その値すなわちレジスタ２１の内容
をセットする。
グ（時刻ｔ。〉において現在保持している値（演算数〉
によりレジスタ２１が直前のサンプリングタイミング（
時刻１．−１）から現サンプリングタイミング（時刻ｔ
ｈ）までの時間ｔで計数した演算プロセッサ１の演算数
の方が大きいとき、その値すなわちレジスタ２１の内容
をセットする。
レジスタ２３はＴｉｔなる周期Ｔの任意の表示切替タイ
ミングで前記条件（Ｃ）が成立すれば＋１加算、条件（
Ｄ）が成立すれば−ｌ減算される。すなわち、レジスタ
２３はサンプリング周期ｔに比較してゆっくりとした表
示切替周期Ｔでレジスタ２２の値に一致（前記条件（Ｂ
）成立）するまで追従する。
ミングで前記条件（Ｃ）が成立すれば＋１加算、条件（
Ｄ）が成立すれば−ｌ減算される。すなわち、レジスタ
２３はサンプリング周期ｔに比較してゆっくりとした表
示切替周期Ｔでレジスタ２２の値に一致（前記条件（Ｂ
）成立）するまで追従する。
この条件（Ｂ） を立時のサンプリングタイミングでは
レジスタ２２が前記条件（Ａ）を無視してレジスタ２１
の内容を取り込み、以後レジスタ２３の新たな追従動作
が実行される。
レジスタ２２が前記条件（Ａ）を無視してレジスタ２１
の内容を取り込み、以後レジスタ２３の新たな追従動作
が実行される。
次にサンプリング周期ｔと表示切替周期Ｔを説明の都合
上Ｔ＝２ｔに設定したときのレジスタ２Ｌ２２および２
３の値の変化について説明する。
上Ｔ＝２ｔに設定したときのレジスタ２Ｌ２２および２
３の値の変化について説明する。
第３図はレジスタ２１で計数された演算プルセッサ１の
演算数の値を示したもので、例えばサンプリング時刻ｔ
、から時刻ｔ４の間では演算数が３である。従って時刻
ｔ４でクリアされるときのレジスタ２１の値は３になる
。第４図は第３図に示すレジスタ２１の値に対するレジ
スタ２２の値の変化を示したのである。第５図は第４図
のレジスタ２２の値に対しレジスタ２３が追従していく
状態を示したものである。
演算数の値を示したもので、例えばサンプリング時刻ｔ
、から時刻ｔ４の間では演算数が３である。従って時刻
ｔ４でクリアされるときのレジスタ２１の値は３になる
。第４図は第３図に示すレジスタ２１の値に対するレジ
スタ２２の値の変化を示したのである。第５図は第４図
のレジスタ２２の値に対しレジスタ２３が追従していく
状態を示したものである。
第３図に示す時刻ｔ１でレジスタ２１が計数したピーク
（値＝１０）を第４図に示すレジスタ２２は時刻ｔ、か
ら時刻ｔ２１まで保持し、第５図に示すレジスタ２３が
時刻’ｒ＋（＝ｔ２）から時刻Ｔ、。（＝ｔ２゜）まで
の時間をかけて追従する。従ってレジスタ２３を表示デ
ータに使用すればピーク性能をゆるやかに観測すること
ができる。
（値＝１０）を第４図に示すレジスタ２２は時刻ｔ、か
ら時刻ｔ２１まで保持し、第５図に示すレジスタ２３が
時刻’ｒ＋（＝ｔ２）から時刻Ｔ、。（＝ｔ２゜）まで
の時間をかけて追従する。従ってレジスタ２３を表示デ
ータに使用すればピーク性能をゆるやかに観測すること
ができる。
以上説明したように本発明によれば、演算プロセッサの
演算性能を表示する上において時系列でサンプリングし
た微小時間の演算性能のピークを確実に検出保持し、そ
のピークを時間的表示に適したデータとして出力するた
めのピーク値に対する追従回路を備えることにより、高
速演算プロセッサのようにピーク性能出現時間が短い演
算プロセッサの演算性能でも実時間に近い方式で表示す
ることができる効果がある。
演算性能を表示する上において時系列でサンプリングし
た微小時間の演算性能のピークを確実に検出保持し、そ
のピークを時間的表示に適したデータとして出力するた
めのピーク値に対する追従回路を備えることにより、高
速演算プロセッサのようにピーク性能出現時間が短い演
算プロセッサの演算性能でも実時間に近い方式で表示す
ることができる効果がある。
第１図は本発明実施例の表示制御回路を使用した演算プ
ロセッサの性能表示の全体構成を示すブロック図。 第２図は本発明実施例の表示制御回路の構成を示すブロ
ック図。 第３図は本発明実施例における第一のレジスタの値の変
化の一例を時系列で示す図。 第４図は本発明実施例における第３図に示す第一のレジ
スタの値に基づく第二のレジスタの値の変化を時系列で
示す図。 第５図は本発明実施例における第４図に示す第二のレジ
スタの値に基づく第三のレジスタの値の変化を時系列で
示す図。 ｌ・・・演算プロセッサ、２・・・表示制御回路、３・
・・表示器、 ２１〜２３・・・レジスタ、２４・・・
バッファゲート、２５・・・パルス発生回路、２０１．
２０２・・・加算器、２１１・・・減算器、２２１．２
２２・・・比較器、２３１・・・セレクタ、２４１．２
４２・・・ＯＲゲート、２５１．２５２・・・ＡＮＤゲ
ート、１１，１２、Ｉ！２１１ 、Ｉ！２２１ 、
１２３１ 。 １２５１．１２５２ 、ｊ！２００１．１２００２．１
２１０１．１２２０１〜ｌ ２２０４、ｆ２３０１．
ｉ’２４０１．１２４０２、ｉ’２５０１．１２５０２
・・・信号線。
ロセッサの性能表示の全体構成を示すブロック図。 第２図は本発明実施例の表示制御回路の構成を示すブロ
ック図。 第３図は本発明実施例における第一のレジスタの値の変
化の一例を時系列で示す図。 第４図は本発明実施例における第３図に示す第一のレジ
スタの値に基づく第二のレジスタの値の変化を時系列で
示す図。 第５図は本発明実施例における第４図に示す第二のレジ
スタの値に基づく第三のレジスタの値の変化を時系列で
示す図。 ｌ・・・演算プロセッサ、２・・・表示制御回路、３・
・・表示器、 ２１〜２３・・・レジスタ、２４・・・
バッファゲート、２５・・・パルス発生回路、２０１．
２０２・・・加算器、２１１・・・減算器、２２１．２
２２・・・比較器、２３１・・・セレクタ、２４１．２
４２・・・ＯＲゲート、２５１．２５２・・・ＡＮＤゲ
ート、１１，１２、Ｉ！２１１ 、Ｉ！２２１ 、
１２３１ 。 １２５１．１２５２ 、ｊ！２００１．１２００２．１
２１０１．１２２０１〜ｌ ２２０４、ｆ２３０１．
ｉ’２４０１．１２４０２、ｉ’２５０１．１２５０２
・・・信号線。
Claims (1)
- 【特許請求の範囲】 １、演算プロセッサの性能を表示器に表示する制御を行
う表示制御回路において、 前記演算プロセッサの演算実行回数に“１”を加算した
計数値がセットされ、サンプリングパルスのタイミング
（周期ｔ）によりクリアされる第一のレジスタ（２１）
と、 前記サンプリングパルスのタイミングにより前記第一の
レジスタの計数値がセットされる第二のレジスタ（２２
）と、 表示切替えパルスのタイミング（周期Ｔ＞ｔ）により“
１”を加算または減算された計数値がセットされ、その
計数値を前記表示器に送出する第三のレジスタ（２３）
とを備え、 （Ａ）第一のレジスタの値＞第二のレジスタの値（Ｂ）
第二のレジスタの値＝第三のレジスタの値（Ｃ）第二の
レジスタの値＞第三のレジスタの値（Ｄ）第二のレジス
タの値＜第三のレジスタの値なる４つの条件を判定する
比較手段（２２１、２２２）を設け、 前記条件（Ａ）のときまたは前記条件（Ｂ）のときに前
記サンプリングパルスのタイミングで前記第二のレジス
タ（２２）に前記第一のレジスタ（２１）の内容をセッ
トする手段と、 前記表示切替パルスのタイミング（Ｔ）で、前記条件（
Ｃ）のときに前記第三のレジスタ（２３）の内容を“１
”加算し、前記条件（Ｄ）のときに前記第三のレジスタ
（２３）の内容を“１”減算する手段とを備えたことを
特徴とする表示制御回路。 ２、前記比較手段は、 前記第一のレジスタ（２１）の内容および前記第二のレ
ジスタ（２２）の内容を二つの入力とし、前記条件（Ａ
）を判定する第一の比較器（２２１）と、前記第一のレ
ジスタ（２１）の内容および前記第三のレジスタ（２３
）の内容を入力とし、前記条件（Ｂ）、（Ｃ）および（
Ｄ）を判定する第二の比較器（２２２）とを含む請求項
１記載の表示制御回路。 ３、前記第三のレジスタ（２３）の出力回路にバッファ
ゲート（２４）を備えた請求項１記載の表示制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060174A JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
| CA002037977A CA2037977C (en) | 1990-03-12 | 1991-03-11 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| DE69127008T DE69127008T2 (de) | 1990-03-12 | 1991-03-11 | Anzeigesteuergerät, das eine deutliche Anzeige der Betriebsleistung eines arithmetischen Prozessors ermöglicht |
| EP91103683A EP0446833B1 (en) | 1990-03-12 | 1991-03-11 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| US07/667,310 US5243321A (en) | 1990-03-12 | 1991-03-12 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
| AU72840/91A AU646022B2 (en) | 1990-03-12 | 1991-03-12 | Display control apparatus enabling clear display of operation performance of an arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060174A JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260848A true JPH03260848A (ja) | 1991-11-20 |
| JP2682189B2 JP2682189B2 (ja) | 1997-11-26 |
Family
ID=13134530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060174A Expired - Lifetime JP2682189B2 (ja) | 1990-03-12 | 1990-03-12 | 表示制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5243321A (ja) |
| EP (1) | EP0446833B1 (ja) |
| JP (1) | JP2682189B2 (ja) |
| AU (1) | AU646022B2 (ja) |
| CA (1) | CA2037977C (ja) |
| DE (1) | DE69127008T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246306B1 (en) * | 1999-02-04 | 2001-06-12 | Klaus A. Gruner | Electromagnetic relay with pressure spring |
| US6707542B1 (en) * | 2000-01-28 | 2004-03-16 | Reichert, Inc. | Refractometer for monitoring water content in fluids |
| WO2003033329A2 (en) | 2001-10-17 | 2003-04-24 | Lonmore, Lc | Variable flow control devices, related applications, and related methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621191A (en) * | 1979-07-30 | 1981-02-27 | Nippon Electric Co | Display unit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600565A (en) * | 1969-01-02 | 1971-08-17 | Us Navy | Signal tracker and analyzer |
| US3538316A (en) * | 1969-04-21 | 1970-11-03 | Us Navy | Tolerance computer |
| US4199729A (en) * | 1975-03-20 | 1980-04-22 | Compagnie Industrielle des Telecommunications Cit-Aicatel | Variable peak detector |
| US4034353A (en) * | 1975-09-15 | 1977-07-05 | Burroughs Corporation | Computer system performance indicator |
| US4509044A (en) * | 1981-05-13 | 1985-04-02 | Nippon Seiki Kabushiki Kaisha | Device which accurately displays changes in a quantity to be measured |
| US4503549A (en) * | 1982-07-16 | 1985-03-05 | The Babcock & Wilcox Company | Interpolating function generator for transmitter square root extraction |
| US4567572A (en) * | 1983-02-22 | 1986-01-28 | The United States Of America As Represented By The Director Of The National Security Agency | Fast parallel sorting processor |
| DE3521610A1 (de) * | 1985-06-15 | 1986-12-18 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Geraet zum erkennen relativer extrema |
| JPS63193216A (ja) * | 1987-02-06 | 1988-08-10 | Hitachi Ltd | 階層型救援方式 |
| AU606559B2 (en) * | 1987-12-24 | 1991-02-07 | Nec Corporation | Circuit for comparing a plurality of binary inputs |
-
1990
- 1990-03-12 JP JP2060174A patent/JP2682189B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-11 DE DE69127008T patent/DE69127008T2/de not_active Expired - Fee Related
- 1991-03-11 EP EP91103683A patent/EP0446833B1/en not_active Expired - Lifetime
- 1991-03-11 CA CA002037977A patent/CA2037977C/en not_active Expired - Fee Related
- 1991-03-12 AU AU72840/91A patent/AU646022B2/en not_active Ceased
- 1991-03-12 US US07/667,310 patent/US5243321A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621191A (en) * | 1979-07-30 | 1981-02-27 | Nippon Electric Co | Display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2037977A1 (en) | 1991-09-13 |
| CA2037977C (en) | 1994-04-05 |
| US5243321A (en) | 1993-09-07 |
| EP0446833A3 (en) | 1992-10-07 |
| JP2682189B2 (ja) | 1997-11-26 |
| EP0446833A2 (en) | 1991-09-18 |
| AU646022B2 (en) | 1994-02-03 |
| DE69127008D1 (de) | 1997-09-04 |
| DE69127008T2 (de) | 1997-11-20 |
| EP0446833B1 (en) | 1997-07-30 |
| AU7284091A (en) | 1991-09-12 |
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