JPH01133174A - プログラム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は外部からの同期信号と信号処理プログラムと
の同期回路、特にフラグセンス・アンドクリア命令を削
除して、信号処理ステップ数の増加を目的としたプログ
ラムの同期回路に関するものである。

［従来の技術］ 従来例えば音声信号等を量子化したデジタル信号を取扱
うデジタル信号処理装置は、例えば特開昭５６−１０１
２８８号公報に示されるように、複数のサンプリングレ
ートをもつ複数の演算処理器により構成されている。こ
の演算処理をマイクロプログラム方式のデジタル信号処
理プロセッサで実行する場合には、複数のサンプリング
レートをもつフィルタ演算の同期性を必要とした。

例えば８　ＫＨｚのフィルタ演算と３２　ＫＨｚのフィ
ルタ演算の同期をとるためには、８　ＫＨｚのフィルタ
演算処理を１回実行する度に、３２　ＫＨｚのフィルタ
演算処理は４回実行する必要がある。このため外部に複
数個のイベントフラグを設け、これらのフラグのセット
・リセットをハードウェア又はソフトウェアにより制御
すると共に、プログラムによりこれらのフラグの状態を
判定する命令（−般にこれを「フラグセンス」命令とい
う。）を用いる方法により、フィルタ演算処理間の同期
や外部機器用インターフェイスとの同期を行っていた。

そしてマイクロプログラム方式で実現されているデジタ
ル信号処理装置において、この種の実時間演算を実行す
る場合、プログラムの処理ステップ数は多い方か演算処
理能力は向上するが、時間的制約から止むを？すずプロ
グラムの処理ステップの削減が必要となる場合が多い。

また同期をとるためのプログラム命令としては、フラグ
のオン・オフを判定するための「フラグセンス」命令と
、プログラムでフラグをリセットするための「フラグク
リア」命令があり、この２つの命令が同期をとる周期毎
に必要となるため、プログラムの処理ステップ数の削減
ができない原因となっている。

そしてこのプログラムの処理ステップ数を削減するため
、フラグのセンスとクリアーを１つの命令即ち「フラグ
センス・アンドクリア」命令で構成し、１ステツプでフ
ラグの判定とフラグのクリアを行なう手法により、ある
程度の改善は行われていた。

［発明が解決しようとする問題点］ しかしながら上記説明した従来妹術では、１つのフラグ
との同期をとるために、−周期毎に最低「フラグセンス
・アンドクリア」命令が１ステツプ必要であり、この命
令は削減できないから、この種の実時間処理を行なうデ
ジタル信号処理の分野では、同期のためのステップ数を
削減し、その他の処理ステップ数の増大による演算処理
能力の向上には限界があり、満足できるものではなかっ
た。

この発明は外部との同期処理を要するデジタル信号処理
装置において、フラグとの同期をとる「フラグセンス・
アンドクリア」命令の削減を可能にし、プログラムに柔
軟性をもたせ、デジタル信号処理プロセッサの処理能力
を向上させることを目的とする。

［問題点を解決するための手段］ この発明は外部からの周期性同期信号と内部プログラム
との同期動作を必要とするデジタル信号処理装置におい
て、次のような手段を設けたものである。

■外部からの周期性同期信号が得られる周期毎にハード
ウェアは自動的に該当フラグをセットする。

（）゛ソフトウェアは時間的余裕のある場合、−周期内
に「フラグセンス中アンドクリア」命令をプログラムし
て、該肖フラグのリセットをプログラムにより行なう。

■ソフトウェアは一周期内の信号処理ステップが増加し
時間的余裕がない場合、「フラグセンス・アンドクリア
」命令を削除できる。この場合はハードウェアが次の周
期性同期信号の到来前に、該当フラグを強制的にリセッ
トする。

このような手段により同期用フラグが連続的にオン状態
となるのを防止し、デジタル信号処理装置が外部からの
周期性同期信号との同期を保ちなから動作できるように
した。

［作用］ この発明においては外部からの周期性同期信号に対応し
たフラグのセット・リセットを次のように実行し信号処
理装置の同期動作を行なう。

先ずフラグのセットはハードウェアにより自動的に周期
性同期信号が得られる度に行われる。

上記フラグのリセットは通常ソフトウェアの「フラグセ
ンス・アンドクリア」命令により一周期内に行われるが
、前記命令が削除された場合は、ハードウェアが代って
その周期内に強制的に行なう。

このようにして信号処理装置の処理ステップ数が増加し
、止むを得ず「フラグセンス・アンドクリア」命令が削
除された場合でも、フラグが連続してオン状態となるこ
とを防止し、プログラムの周期判定に誤りがないように
したものである。

［実施例］ 第１図はこの発明の一実施例を示す回路図で、１はセッ
ト信号入力端子、２はリセット信号入力端子、３はフラ
グ信号Ｆを出力するフリップフロッゾ、４は信号処理プ
ロセッサ、５は入力信号を解読し出力信号を発生するデ
コーダ、６はアンドゲート、７はオアゲート、８は信号
処理プロセッサ４内のテスト入力端子である。またＴＩ
はフラグセット信号、Ｔ２はフラグリセット信号、Ｄは
デコーダからの出力信号、Ｆはフリップフロップ３の出
力するフラグ信号である。

また第２図は第１図の動作を説明するための波形図であ
り、（イ）はフラグセット信号Ｔ１　、（ロ）はフラグ
リセット信号Ｔ　　　（ハ）はデ２ゝ コーダ出力信号り、（ニ）はフラグ信号Ｆの波形をそれ
ぞれ示す。

第２図の波形を参照しながら、第１図の回路動作につき
説明する。先ずセット信号入力端子１より周期的なフラ
グセット信号Ｔ１がフリップフロップ３のセット端子Ｓ
に入力されると、フリップフロップ３は周期的にセット
され、その端子Ｑから出力されるフラグ信号Ｆは高レベ
ルとなる。このフラグ信号Ｆは信号処理プロセッサ４内
のテスト入力端子８に入力され、信号処理プロセッサ４
はプログラムで実行する「フラグセンス・アンドクリア
」命令により、フラグの状態を判定し、その結果により
プログラムの実行番地の制御を行なう。同時にデコーダ
５はこの命令の実行時にパルス状のデコーダ出力信号り
を出力する。このデコーダ出力信号りはアンドゲート６
の入力の一端に印加され、入力の他端に印加されるフラ
グ信号Ｆとの論理積演算を行ない、その出力信号はオア
ゲート７を介してフリップフロップ３のリセット端子Ｒ
に入力される。従ってプログラムが「フラグセンス・ア
ンドクリア」命令を実行する時に、フリップフロップ３
が既にセットされフラグ信号Ｆが高レベルの場合、アン
ドゲート６は出力信号を発生するから、フリップフロッ
プ３がリセットされフラグ信号Ｆは低レベルとなる。こ
のフラグ信号Ｆの波形を第２図周期（１）の（ニ）に示
す。

次に「フラグセンス・アンドクリア」命令が削除された
場合は、フラグ信号Ｆがテスト入力端子８に人力されて
も、デコーダ５はデコーダ出力信号りを発生しない。し
かしながらリセット入力端子２からはフラグリセット信
号Ｔ２が直接オアゲート７に入力され、その出力はフリ
ップフロップ３のリセット端子Ｒに接続されているため
、このフラグリセット信号Ｔ２によりフリップフロップ
３はリセットされフラグ信号Ｆは低レベルとなる。この
フラグ信号Ｆの波形を第２図周期（２）の（ニ）に示す
。

また第３図は本実施例におけるプログラムのフローチャ
ートである。同図においてステップ１１及びステップ１
４は演算処理Ｓ１ステツプ１２及びステップ１５は演算
処理Ａ１ステップ１３及びステップ１５は演算処理Ｃを
示す。また演算処理Ｓには「フラグセンス会アンドクリ
ア」命令が内蔵されている。

第４図は第３図のプログラムフローを説明するための波
形図である。同図において（イ）は周期性同期信号、（
ロ）は周期性同期信号（イ）の立上りエツジにより作ら
れたフラグセット信号Ｔ１１（ハ）は周期性同期信号（
イ）の立下りエツジにより作られたフラグリセット信号
Ｔ、（ニ）はＡ、Ｂ、Ｃ，Ｓのそれぞれの演算処理シー
ケンス、（ホ）はフラグ信号Ｆの波形を示している。

次に第４図の波形を参照して第３図の動作を説明する。

第４図の周期（０）においては、信号処理装置は初期動
作として、第３図のステップ１１に示される演算処理Ｓ
を実行する。この演算処理Ｓには内部に「フラグセンス
会アンドクリア」命令を含んでいる。従って第４図の次
の周期（１）に入ると、フラグセット信号Ｔ１によりフ
ラグ信号Ｆがオンとなった直後に、図中Ｐ１で示される
プログラム同期点でプログラムとの同期がとられ、フラ
グ信号Ｆはリセットされる。そして第３図のステップ１
２．Ｈ，１４で示される演算処理Ａ、Ｂ、Ｓがそれぞれ
実行される。この周期（１）では演算処理Ａ。

Ｂが共に短時間のため演算処理Ｓも周期内に実行ができ
る。従って次の周期（２）に入ると、前の周期と同様に
フラグ信号Ｆのセットと図中Ｐ２で示すプログラム同期
点でプログラムとの同期がとられた後、フラグ信号Ｆの
リセットがなされる。そして第３図のステップ１５及び
１６で示される演算処理Ａ及びＣが実行される。しかし
演算処理Ｃはプログラムのステップ数が多いため、次の
周期（３）の一部まで処理時間が延長される。それでこ
の周期（２）では演算処理Ｓが削除されて再び第３図ス
テップ１２，１３．１４で示される演算処理Ａ、Ｂ、Ｓ
を実行する周期（３）に入る。この周期（３）において
はフラグ信号Ｆはセットされるがプログラムで「フラグ
センス・アンドクリア」命令が削除されているため直ち
にリセットは行われず、フラグリセット信号Ｔ２により
ハードウェアを用いて図中Ｈの点においてリセットがな
される。その結果次の周期（４）に入るとフラグ信号Ｆ
はプログラム同期点Ｐ３において再び同期がとられた後
にリセットが行われ、以後周期性同期信４号（イ）に同
期しながら繰り返し第３図の信号処理プログラムを実行
することができる。

［発明の効果］ 以上詳細に説明したように本発明によれば、プログラム
の同期用フラグのセットはハードウェアで行ない、リセ
ットをプログラムによる［フラグセンス・アンドリセッ
ト」命令と強制的にハードウェアにより行なう手段とを
併用したため、プログラムの処理ステップ数が増加した
場合に「フラグセンス・アンドクリア」命令を削除して
もプログラムの同期処理を維持できるので、プログラム
の処理ステップ数の増加による演算処理能力の向上か実
現できる。

【図面の簡単な説明】

第１図は本発明に係るプログラム同期回路図、第２図は
第１図の動作を説明するための波形図、第３図は本発明
に係るプログラムのフローチャート、第４図は第３図の
プログラムフローを説明するための波形図である。

Claims (1)

1. 【特許請求の範囲】 外部から入力される周期性同期信号と信号処理プログラ
   ムとの同期動作を行なうため、前記周期性同期信号によ
   りセットされるフラグ用フリップフロップと、 前記信号処理プログラムの命令により、前記フラグ用フ
   リップフロップの状態判別とリセットとを行なうリセッ
   ト手段と、 前記セットされたフラグ用フリップフロップが、前記信
   号処理プログラムの命令によりリセットされないとき、
   前記周期性同期信号の次周期信号の入力される前に、前
   記フラグ用フリップフロップの強制リセットを行なう強
   制リセット手段とを備えたことを特徴とするプログラム
   同期回路。