KR0153122B1 - 오디오 신호 프로세서 회로 - Google Patents

Abstract

본 발명은 디지탈적으로 복호화된 입력 신호를 처리하기 위한 오디오 프로세서 회로로서, 이 회로는 2개 이상의 샘플주파수에서 복호화된 신호를 샘플하기 위한 수단(3, 12), 특정 시간 프레임에 관련한 상호 상관함수값을 상기 샘플 신호로 부터 산출해내는 수단(8,13,38,40,46)을 구비하며, 상기 함수값은 적절한 알고리듬의 동작을 제어하는 데 이용되고, 상기 샘플신호의 일부는 각 신호의 연산 부호 비트만이 함수값 계산에 이용되도록 버려진다(2,5).

이 회로의 하드웨어는 가입자 선로를 제공하는데 필요한 칩영역을 약간만 늘리므로 전화 교환기의 가입자 선로내에 설치될 수 있다.

Description

오디오 신호 프로세서 회로

본 발명은 전화 교환기에 신호가 수신되어 샘플된 디지탈 형태로 변화되었을 때, 전화 가입자 선로로 부터의 신호들을 처리하기 위한 오디오 신호 프로세서 회로에 관한 것이다.

전화 교환기에서, 전화 가입자 선로상의 신호들은 보통 아날로그 형태이며, 이 신호들은 오디오 프로세서 회로가 실행하는 샘플링 및 코딩동작에 의해 디지탈 형태로 변환된다. 임의의 특정 시간에 각 개인 가입자 선로에 존재하는 임피던스는 임피던스 불일치를 야기시킬 수 있고, 이는 2-4선식 하이브리드 반향 신호를 발생시킬 수 있다. 이 반향효과의 적어도 일부분은 오디오 프로세서 유닛에서 디지탈적으로 상쇄될 수 있다. 이 반향 상쇄 동작은 정적일 수도 있으며, 즉 이동작은 어떤 약속된 임피던스 정합값에서 회로 제조업자에 의해 미리 설정될 것이다. 한편, 반향 상쇄가 에코 상쇄를 최소화하도록 연속 처리에 의해 이루어지겠끔 설계될 수 있다.

만약 전화 선로에 음성 대신에 정현신호가 존재할 수도 있다면, 임의의 동작은 회로 출력상에서 원치않은 부수적인 효과를 발생시킬 수 있다.

이러한 문제점들중 일부는 신호 입력의 통계학적 특성들에 응답해서 수정될 수 있는 적절한 반향 상쇄 시스템을 제공하므로써 극복될 수 있지만, 종래의 신호 상관기(correlator)를 사용하는 전형적인 시스템은 현실화하는 경우 상당수의 하드웨어를 필요로 한다. 상관기 하드웨어와 필수적인 신호 처리방식은 교환기에서 가입자에게 필수적인 회로 보드 영역을 상당히 증가시킬 수도 있다. 이는 결국 교환기의 제작비용의 실질적인 증가를 초래한다.

본 발명의 목적은 정상의 음성 신호에서 적절한 반향 상쇄 기능을 실행하고 반대로 큰 값의 정현 입력에는 응답하지 않지만 필요한 하드웨어 수량에 있어서 경제적인 오디오 프로세서를 제공하고자 하는 것이다.

본 발명에 따르면, 본 발명은 디지탈적으로 복호화된 입력 신호를 처리하기 위한 오디오 프로세서 회로로서, 이 회로는 복호화된 신호를 샘플하기 위한 수단, 특정 시간 프레임에 관련된 상관 함수 값을 샘플된 값으로 부터 계산해내기 위한 수단을 구비하며, 상기 함수값은 적절한 반향 취소 알고리듬의 동작을 제어하는데 사용되며, 여기서 샘플된 신호의 일부는 각 신호의 연산 부호 비트만이 함수 계산에 이용되도록 버려진다.

이 회로는 새로운 함수 계산을 위해 각 시간프레임의 끝부분에서 상기 적절한 알고리듬의 동작을 제어할 수 있는 수단을 추가로 구비한다.

일실시예에 있어서, 입력 신호 샘플은 이 신호의 연산 부호를 결정하기 위한 산출블럭에서 우선 처리되며, 그 처리된 부호 비트들은 소정수의 부호 비트들을 기억하는 시프트 레지스터에 순차적으로 전달된다.

이제, 본 발명의 특징 실시예를 뒤에 수반되는 도면을 참조해서 일예로써 설명하겠다.

제1도는 본 발명에 사용된 상관 회로의 블록도이고,

제2도는 제1도의 상관관계를 개약적으로 보인 블록도이고,

제3도 및 제3a도는 본 발명에 따른 상관기의 감도를 주파수가 서로 다른 정현 입력에 대해 나타낸 도면이고,

제4도는 본 발명에 따른 양호한 상관기의 블록 개략도이고,

제5도는 본 발명에 따른 상관기와 함께 사용할 수 있는 D.C. 차단 필터를 개략적으로 나타낸 도면이다.

반향 상쇄 시스템이 정현 신호에 불안정성을 야기시키지 않도록 하려면, 두 신호가 주기적이고 밀접한 상관관계를 갖는 시점을 추정할 수 있는 것으로 충분하다. 상호 상관 함수(crosscorrelation function)인 경우 상기 신호들이 서로 무관(랜덤)한지 상관있는지를 한 상태로 나타내는 2진 출력을 생성하는데 편리하다. 다른 상태에서, 신호들은 주기적일 수도 있고 실제로 동일한 주기를 갖는다. 이는 한 경로로 전송된 신호가 정현신호인지를 충분히 판단할 수 있다. 이 경우, 자동-상관 함수는 정현 신호와 랜덤신호를 구별하는데 사용될 수 있다. 자동-상관 함수는 두 산출 블록이 공동 신호 통로에 각각 연결된 경우 형성될 것이다.

두 신호와를 가정하면, 상호 상관함수는 이 신호들의 특성에 좌우되는 다음의 특징을 갖는다. 만약와가 무관하다면, 정의에 의해 상호상관함수는 0이 될 것이다. 만약,와가 랜덤하지만 어떤 상관관계를 가지면, 상호 상관함수는 어떤 점에서 최대값을 갖게 되고, 최고 위치에서 떨어진 점들에서 0으로 떨어지게 된다. 그러나, 만약 신호들이 진폭 및 위상만 다른 정현신호이면, 상호 상관함수는 그 진폭값이 정현신호의 진폭들을 곱한값의 절반으로 취해지는 여현신호가 될 것이다.

주기적 신호인 경우, 상관 함수들은 정확히 다음 적분식으로 주어진다.

이 식에서 있어서, T는 정현신호의 주기이고, t는 시간이고, z는 시프트시간이고, x(t)는 시간에 따른신호의 함수이다. 샘플수가 한정된 경우(샘플식 디지탈 시스템인 경우)이 적분은 대략 다음과 같이 합산될 수도 있다.

이 식에서, C(K)는 상관함수이고, N은 총샘플수이고,_j는 0에서 N까지의 샘플세트중 하나이고, K는 0에서 N까지의 샘플세트중 또 다른 하나이고, X_j는 x(t)의 샘플세트중 j번째 샘플이다.

발생 근사값은 신호, 샘플 주파수 및 사용된 샘플 세트의 개수(N)의 통계학적 수치에 좌우된다. 신호들이 서로 무관하거나 또는 상관있지만 랜덤한 경우에는, 0로 되는 대신 0 부근의 작은수로 되는 경향이 있다. 그런, 만약와신호들이 주기적이고 밀접한 상관관계를 갖고 있으면, 상관함수는 샘플 세트수가 비교적 적은 경우에도 여현신호에 근접할 것이다. 전술한 합산(상관 함수)을 실현하기 위한 종래의 하드웨어는 시프트1에서 K까지의 시프트 레지스터 K개, 전체워드 길이 승산기 K+1개, 가산기 K개 및 x와 y의 모든 레베에 대한 신호들(와)의 특성(평균값)을 기억된 파형으로부터 결정하기 위한 소프트웨어 알고 리듬을 필요로 한다.

본 발명은 존재할 수 있는 신호등급으로 부터 주기별 발생을 결정하는데 이용되는 동시에 이러한 결정을 성취하는데 필요한 하드웨어 수량을 대폭 줄인다.

만약 신호들와가 이들의 연산 부호로 대체되면(신호가 0보다 크면 부호 +1로, 0보다 작으면 부호 -1로 대체됨), 다음과 같은 상호 상관함수를 추정할 수 있따.

신호의 부호 비트들을 사용하면, 이 식이 입력 신호의 정확한 진폭과 무관하게 되지만, 진폭이 고려된 경우에는 신호들의 평균값이 0으로 가정될 수 있음을 알 수 있을 것이다.

후자의 경우, 주기적인 상관 신호의 평균값은 전술한 합산값이 -0.5보다 훨씬 네가티브이면 감소될 수 있다.

제1도는 하드웨어가 취할 수 있는 한 형태를 보인 것이다.

제1도에 보인바와 같이,신호 경로(1)는 디지탈적으로 복호화된 입력 신호의 부호 비트는 산출하고 관련 부호 비트는 승산기(3)로 통과시키는 제1산출 블록(2)에 연결된다. 이와 마찬가지로,신호 경로(4)는 신호의 부호비트는 산출하고 관련 부호 비트는 M비트 시프트 레지스터(6)로 통과시키는제2산출 블록(5)에 연결된다. 시프트 레지스터(6)에서 소정 주기(T)내에 존재하는 샘플수는값으로 주어질 수 있다. 제어 논리 선택 k1 회로(7)는 관련 부호 비트를 취하고 이것을 승산기(3)로 보낸다.

승산기(3)에서, 아래의 진리표에 따라 승산이 이루어지고 xy적(product)이 출력된다.

승산기(3)의 출력은 상향/하향 계수기(8)에 전달되고, 이 계수기는 N개의 샘플에 관한 승산기 출력을 합산한다. 주기(T)의 끝부분에서 부호 비트와 크기 비트에 대한 계수기 값들이 평가점(9)으로 전달된다. 논리출력을 주목하면, 간단한 게이트 장치로부터 두 부호 비트가 네가티브이고 출력크기가 최대계수의 반보다 큰지를 알 수 있다.

그리고, 계수기(8)는 클리어되고, 이 처리는 다시 개시되어 평가된 값을 순서적으로 생성한다. 상관관계는 부호 비트가 네가티브이고 계수가 0.5보다 큰 경우에 가정된다. 이 신호들은 정현 신호이고, 반향상쇄가 금지되었다고 가정할 수도 있다.

이미 언급한 바와같이, 자동-상관함수는 두 산출 블록들(2, 5)이 공동 신호 경로 즉, 경로 1 또는 경로 4에 연결되는 경우에 생성될 수 있다.

전술한 바와같은 구조는 단지 한점에서만 상호 상관함수(또는 자동-상관함수)를 평가할 수 있다. 그러나, 정현 신호의 주기적 특성 때문에 소정 시간 프레임내에 상기 처리를 간단히 반복함으로써 다른 상관 함수값들을 구하는 것이 가능하다. 이는 '샘플된' 상관함수를 형성하게 된다. 샘플 주파수와값 세트 사이에 존재할 수도 있는 관계 때문에 발생된 모든 값들이 -0.5 보다 클수도 있으므로 제1의 K 값세트(K1)와는 숫자적으로 무관한 제2의 K값 세트(K2)가 동시에 사용되어야 한다.

예를들어, 제1의 K값 세트(K1)는 임의의 점들(7, 14, 21...)에서 발생하는 상호 상관함수를 평가하고 동시에 제2의 K값 세트(K2)는 점들(13, 26, 39...)에서 상관함수를 검출한다. 샘플크기, 시프트 레지스터 길이 및 신호 대역폭에 대한 정보를 선택하므로써 전술한 처리는 특정 시간 프레임내에서 반복될 수 있고, 이로인해 이러한 신호들이 존재하는 경우엔 주기적 신호들의 검출율을 보장할 수 있는 것이다.

시프트 레지스터(6)가 제어 논리 선택 -K2 회로(11)에 별도로 결합되었기 때문에 제1도에 도시된 회로에 샘플된 상관함수가 제공될 수 있다. 그러므로, 선택 -K2 회로(11)는 다른 K값에 대해 선택된부호 비트를 제2의 단일 비트 승산기(12)로 보인다. 승산기(12)는 제1산출블럭(2)으로부터신호경로의신호 부호를 수신하는 제2입력을 갖는다.

승산기(12)의 출력은 n개의 샘플에 대한 승산기 출력을 합산하는 제2의 상향/하향 계수기(13)에 전달된다. 계수의 끝부분에서, 부호비트와 크기비트의 값이 제2평가점(14)으로 전달되고, 상관관계가 존재하면 적절한 반향상쇄가 금지된다.

이 처리는 하드웨어를 추가로 제공해서 제3(K3), 제4(K4) 세트에도 확장시킬 수도 있다.

평가 기간중 끝부분에서, 적절한 반향 제어기의 논리 제어는 그 상쇄 성능을 개선하는 반향 신호에 대한 순응상태를 갱신시킬 수 있고, 또 큰 값의 정현 신호가 존재할 때 또 다른 순응상태를 방지하므로 원치않는 부수 효과를 피한다.

제2도는 훨씬 실제적인 자동상관 블록 회로도가 도시되어 있다. 샘플된 음성신호는 디지탈화되고, 부호 비트만이 D.C. 차단 블록(18)에 입력된다(16). 이 필터(18)는 제5도에 도시된 바와같은 종래의 한 고역통과필터일 수도 있다. 제5도의 필터는 입력(20), 순방향 경로(22), 상기 입력(20)과 선로(26)상의 궤환 신호를 수신하는 합산기(24), 지연 소자(28), 이 지연 소자(28)의 출력과 순방향 경로(22)상의 신호가 입력으로 공급되는 제2합산기(30) 및 궤환 신호로 취해질 출력(32)을 가지며, 이 출력(32)은 증폭기(34)를 통해 선로(26)에 전달된다.

필터(18)는 D.C. 오프셋을 제거하고, 승산기(38) (제1도의 승산기(3)와 동일)와 지연 레지스터(40) (제1도의 시프트 레지스터(6)와 동일)에 출력을 직접 제공한다. 선택성 탭(42)은 제2입력을 혼합기(38)에 제공한다. 혼합기(38)의 출력(44)은 클럭(48)에 의해 16KHz의 샘플속도로 클럭되는 상향/하향 계수기(46)에 전달된다. 계수기(46)는 리셋 수단(50)에 의해 각 상관주기의 끝부분에서 리셋된다. 계수기(46)의 언더플로우 출력(52)은 리셋수단(50)에 의해 리셋되는 랫치(54)에 전달되어 적절한 반향 상쇄를 금지하는 출력(56)을 제공한다.

제1도 및 제2도에 보인 장치들이 종래기술에 있어서 상당한 장점들을 제공하지만, 검출될 주파수가 떨어졌을 때 지연소자수를 더 많이 필요로 한다. 일반적으로, 제1도의 장치는 시간 프레임당 예를들어 8개의 상관동작을 각각 실행하는 상관기 2개를 필요로 한다. 네가티브 부호와 언더플로우 출력값만을 사용하면, 600Hz의 정현 신호를 검출하는데 12개의 소자들이 필요하다. 50Hz의 주파수 험(hum)은 129개의 지연 소자를 필요로 하고, 이는 결국 검출하는데 필요한 하드웨어 수량을 늘린다.

제3도와 제3a도는 계수기(46)와 같은 계수기의 언더플로우 출력(제3도) 또는 언더플로우/오버플로우 출력(제3a도)이 취해진 경우 상관관계를 검출하는데 필요한 16KHz의 지연소자들의 번호를 나타낸 것이다.

언더플로우 표식(네가티브 부호와 크기)은 필요한 지연 소자수가 정현 주파수에 반비례함을 보여주는 것이다. 만약 언더플로우/오버플로우의 조합(네가티브 또는 포지티브값)이 취해졌으면, 1000Hz까지의 정현신호에 대해서는 지연소자가 적은수인 2개 사용될 수 있고, 0Hz에서 정현곡선이 문제를 야기시키는 최대 주파수 범위에 대해서는 6개(또는 단일 소자이거나 뱅크가 4개중 2개일 때는 8개가 바람직하다)가 사용될 수 있다.

제4도에 도시된 바와같이, 제2도와 관련해서 설명된 것보다 추가되는 회로수가 최소로 된다. 이 도면에서는 다른 도면에 사용된 부품과 유사한 것에 유사번호가 사용되었다.

제4도에서 상향/하향 계수기(46)는 오버플로우 출력(56)을 가지며, 이 출력은 OR 게이트(60)의 한 입력과, 계수기(46)로 부터 언더플로우(52)가 공급되는 또 다른 입력에 전달된다. OR게이트(60)의 출력(62)은 랫치(54)로 전달되어, 출력(56)을 제공하므로 전술한 바와 같이 동일하게 사용된다.

본 발명에 따른 상관기의 하드웨어는 반향 제어기를 갖춘 오디오프로세서에서 필요로 하는 칩 영역을 단지 약간 증가시킨 집적회로로 만들 수 있음을 알 수 있다. 일시시예에서는, 상관 회로에서 필요한 소자들을 지지하는데 단지 3%만 증가시켰다.

본 발명에 대한 전술한 설명은 단지 일실시예에 지나지 않으며, 뒤에 부착된 청구의 범위에서 정의된 바와같은 범주내에서 여러 수정이 이루어질 수도 있다.

Claims (10)

1. 디지탈적으로 복호화된 입력 신호를 처리하기 위한 오디오 신호프로세서 회로로서, 복호화된 신호를 샘플하기 위한 수단과, 이 샘플된 신호로 부터 특정시간 프레임중에 샘플된 또 다른 신호에 대한 상기 샘플 신호의 상관 함수값 즉, 적절한 반향 상쇄 알고리듬의 동작을 제어하는데 활용하는 상관 함수값을 산출해내는 수단을 구비하며, 각 신호의 연산 부호 비트만이 함수 계산에 이용되고 원치않은 효과를 없애기 위해 적절한 알고리듬의 제어가 달성될 수 있도록 상기 샘플된 신호중 일부가 버려지는 오디오 신호 프로세서 회로.
2. 제1항에 있어서, 디지탈적으로 복호화되고 샘플된 입력 신호와 또 다른 샘플 신호가 동일한 샘플 신호이므로 상기 회로가 자동상관기로서 기능하는 오디오 신호프로세서 회로.
3. 제1항에 있어서, 각 시간 프레임의 끝부분에서 새로운 함수 계산을 위해 상기 적절한 알고리듬의 동작을 제어하도록 동작하는 수단을 구비하는 오디오 신호 프로세서 회로.
4. 제1항에 있어서, 입력 신호 샘플으 입력 신호와 관련한 연산 부호를 결정하는 산출 블록에서 우선 처리되고, 그 처리된 부호 비트가 소정수의 상기 부호 비트를 기억하는 시프트 레지스터에 순차적으로 공급되는 오디오 신호 프로세서 회로.
5. 제4항에 있어서, 제어 논리 선택 회로에 따라, 시프트 레지스터내의 선택된 위치들의 출력을 제공하는 오디오 신호 프로세서 회로.
6. 제5항에 있어서, 상기 선택 회로의 출력은 승산기에서 또 다른 샘플 신호 경로에서 산출된 연산 부호 신호들과 결합되고, 승산기 출력신호는 상향/하향 계수기에 전달되는 오디오 신호 프로세서 회로.
7. 제6항에 있어서, 상기 상향/하향 계수기가 부호 출력과 크기 출력을 제공하는 언더플로우 및 오버플로의 출력들을 갖는 오디오 프로세서 회로.
8. 제1항에 있어서, D.C. 차단 필터를 추가로 포함하는 오디오 신호 프로세서 회로.
9. 제1항에 있어서, 적절한 반향 상쇄 알고리듬의 동작을 금지 또는 허용하는 연산 부호 및 계산값을 기억하기 위해 각 함수 계산의 끝부분에서 리셋되는 랫치 수단을 추가로 포함하는 오디오 신호 프로세서 회로.
10. 전술항에서 청구딘 바와같이 오이도 신호 프로세서 회로를 갖춘, 전화 교환 선로 인터페이스 회로.