JP2000357968A - Ａ／ｄ変換器およびｄ／ａ変換器 - Google Patents
Ａ／ｄ変換器およびｄ／ａ変換器Info
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- JP2000357968A JP2000357968A JP11169558A JP16955899A JP2000357968A JP 2000357968 A JP2000357968 A JP 2000357968A JP 11169558 A JP11169558 A JP 11169558A JP 16955899 A JP16955899 A JP 16955899A JP 2000357968 A JP2000357968 A JP 2000357968A
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Abstract
(57)【要約】
【課題】 誤動作を少なくして信頼性を向上させ、併せ
て高速化を図る。 【解決手段】 コンパレータ１０を両極性出力型のもの
として、アップ信号とダウン信号とを出力するように
し、これをアップダウンカウントするアップダウンカウ
ンタ１２と、その出力である変換データをパルス密度変
調（ＰＤＭ）信号に変換するＰＤＭ変換器１３とを設
け、このＰＤＭ信号を差動増幅器１にフィードバックす
ることにより、自動修正を可能としノイズの影響を受け
難くする。
て高速化を図る。 【解決手段】 コンパレータ１０を両極性出力型のもの
として、アップ信号とダウン信号とを出力するように
し、これをアップダウンカウントするアップダウンカウ
ンタ１２と、その出力である変換データをパルス密度変
調（ＰＤＭ）信号に変換するＰＤＭ変換器１３とを設
け、このＰＤＭ信号を差動増幅器１にフィードバックす
ることにより、自動修正を可能としノイズの影響を受け
難くする。
Description
【０００１】
【発明の属する技術分野】この発明は、Ａ／Ｄ変換器お
よびＤ／Ａ変換器に関する。
よびＤ／Ａ変換器に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器の従来例として、例えば図
５に示すように、アナログ入力信号とパルス密度変調
（Ｐｕｌｕｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｒａｔｉｏ
ｎ：単にＰＤＭとも略記する）信号との差を演算する誤
差増幅器１と、その誤差を積分する積分器２と、この積
分器２の出力から単極性のＰＤＭ信号を出力するコンパ
レータ３と、このＰＤＭ信号をアップ信号としてカウン
トするアップカウンタ４とを備え、このアップカウンタ
４のデータをＡ／Ｄ変換データとして出力するもの（Δ
Σ変調方式のＡ／Ｄ変換器とも呼ばれる）がある。な
お、アップカウンタを用いているので、アナログ入力信
号が変動した場合を考慮して、予め設定された時間ごと
にデータリフレッシュを行なうデータリフレッシュ回路
５を設け、アナログ入力信号が低下した場合でもＡ／Ｄ
変換できるようになっている。
５に示すように、アナログ入力信号とパルス密度変調
（Ｐｕｌｕｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｒａｔｉｏ
ｎ：単にＰＤＭとも略記する）信号との差を演算する誤
差増幅器１と、その誤差を積分する積分器２と、この積
分器２の出力から単極性のＰＤＭ信号を出力するコンパ
レータ３と、このＰＤＭ信号をアップ信号としてカウン
トするアップカウンタ４とを備え、このアップカウンタ
４のデータをＡ／Ｄ変換データとして出力するもの（Δ
Σ変調方式のＡ／Ｄ変換器とも呼ばれる）がある。な
お、アップカウンタを用いているので、アナログ入力信
号が変動した場合を考慮して、予め設定された時間ごと
にデータリフレッシュを行なうデータリフレッシュ回路
５を設け、アナログ入力信号が低下した場合でもＡ／Ｄ
変換できるようになっている。
【０００３】
【発明が解決しようとする課題】しかし、図５の構成で
は、次のような問題がある。 コンパレータから出力されるＰＤＭ信号にノイズが混
入すると、アップカウンタが誤カウントして、変換デー
タの信頼性が低下する。 データリフレッシュから変換完了までの時間が分から
ず、最大整定時間でリフレッシュするため、高速化でき
ない。 したがって、この発明の課題は変換データの信頼性を向
上させ、高速化を図ることにある。
は、次のような問題がある。 コンパレータから出力されるＰＤＭ信号にノイズが混
入すると、アップカウンタが誤カウントして、変換デー
タの信頼性が低下する。 データリフレッシュから変換完了までの時間が分から
ず、最大整定時間でリフレッシュするため、高速化でき
ない。 したがって、この発明の課題は変換データの信頼性を向
上させ、高速化を図ることにある。
【０００４】
【課題を解決するための手段】このような課題を解決す
るため、請求項１の発明では、アナログ入力信号と変換
値信号との差を演算する誤差増幅器と、この誤差を積分
する積分器と、この積分器の出力から両極性のパルス密
度変調（ＰＤＭ）信号を出力するコンパレータと、この
ＰＤＭ信号からアップ信号とダウン信号とに分離する信
号分離手段と、アップ信号とダウン信号をカウントする
アップダウンカウンタと、このアップダウンカウンタの
変換データをＰＤＭ信号に変換するＰＤＭ変換器とを備
え、このＰＤＭ信号を前記変換値信号としてフィードバ
ックすることを特徴とする。
るため、請求項１の発明では、アナログ入力信号と変換
値信号との差を演算する誤差増幅器と、この誤差を積分
する積分器と、この積分器の出力から両極性のパルス密
度変調（ＰＤＭ）信号を出力するコンパレータと、この
ＰＤＭ信号からアップ信号とダウン信号とに分離する信
号分離手段と、アップ信号とダウン信号をカウントする
アップダウンカウンタと、このアップダウンカウンタの
変換データをＰＤＭ信号に変換するＰＤＭ変換器とを備
え、このＰＤＭ信号を前記変換値信号としてフィードバ
ックすることを特徴とする。
【０００５】請求項２の発明では、アナログ入力信号と
変換値信号との差を演算する誤差増幅器と、この誤差を
積分する積分器と、この積分器の出力から両極性のパル
ス密度変調（ＰＤＭ）信号を出力するコンパレータと、
このＰＤＭ信号からアップ信号とダウン信号とに分離す
る信号分離手段と、アップ信号とダウン信号をカウント
するアップダウンカウンタと、このアップダウンカウン
タの変換データをＰＤＭ信号に変換するＰＤＭ変換器
と、このＰＤＭ変換器の出力端にフィルタおよびスイッ
チを介して接続される第１，第２サンプル／ホールド回
路とを備え、前記ＰＤＭ変換器からフィルタおよびスイ
ッチを介して接続される第１サンプル／ホールド回路の
出力を、前記変換値信号としてフィードバックしてＡ／
Ｄ変換を行ない、Ａ／Ｄ変換が終了したときは、前記第
１サンプル／ホールド回路をホールドしＰＤＭ変換器，
フィルタ，スイッチおよび第２サンプル／ホールド回路
を介してＤ／Ａ変換を行なうことを特徴とする。
変換値信号との差を演算する誤差増幅器と、この誤差を
積分する積分器と、この積分器の出力から両極性のパル
ス密度変調（ＰＤＭ）信号を出力するコンパレータと、
このＰＤＭ信号からアップ信号とダウン信号とに分離す
る信号分離手段と、アップ信号とダウン信号をカウント
するアップダウンカウンタと、このアップダウンカウン
タの変換データをＰＤＭ信号に変換するＰＤＭ変換器
と、このＰＤＭ変換器の出力端にフィルタおよびスイッ
チを介して接続される第１，第２サンプル／ホールド回
路とを備え、前記ＰＤＭ変換器からフィルタおよびスイ
ッチを介して接続される第１サンプル／ホールド回路の
出力を、前記変換値信号としてフィードバックしてＡ／
Ｄ変換を行ない、Ａ／Ｄ変換が終了したときは、前記第
１サンプル／ホールド回路をホールドしＰＤＭ変換器，
フィルタ，スイッチおよび第２サンプル／ホールド回路
を介してＤ／Ａ変換を行なうことを特徴とする。
【０００６】上記請求項１の発明においては、前記変換
データの今回値と前回値との差分が設定範囲内ならば、
Ａ／Ｄ変換完了信号を出力することができる（請求項３
の発明）。同様に、上記請求項２の発明においても、前
記変換データの今回値と前回値との差分が設定範囲内な
らば、Ａ／Ｄ変換完了信号を出力することができる（請
求項４の発明）。
データの今回値と前回値との差分が設定範囲内ならば、
Ａ／Ｄ変換完了信号を出力することができる（請求項３
の発明）。同様に、上記請求項２の発明においても、前
記変換データの今回値と前回値との差分が設定範囲内な
らば、Ａ／Ｄ変換完了信号を出力することができる（請
求項４の発明）。
【０００７】上記のようにすることにより、ＰＤＭ信号
にノイズが混入して誤カウントしても、ノイズがなくな
ればフィードバックされているＰＤＭ信号によって誤差
の修正が行なわれる。この場合、常にアナログ入力信号
をＡ／Ｄ変換しているので、アナログ入力信号の変化率
が小さい場合には追従誤差が小さく、変換時間も高速化
できる。そして、アナログ入力信号とフィードバックＰ
ＤＭ信号が釣り合う状態になると、変換データの変化率
が０となることに着目し、変換完了信号を出力すること
ができる。
にノイズが混入して誤カウントしても、ノイズがなくな
ればフィードバックされているＰＤＭ信号によって誤差
の修正が行なわれる。この場合、常にアナログ入力信号
をＡ／Ｄ変換しているので、アナログ入力信号の変化率
が小さい場合には追従誤差が小さく、変換時間も高速化
できる。そして、アナログ入力信号とフィードバックＰ
ＤＭ信号が釣り合う状態になると、変換データの変化率
が０となることに着目し、変換完了信号を出力すること
ができる。
【０００８】
【発明の実施の形態】図１はこの発明の第1の実施の形
態を示す構成図である。アナログ入力信号と変換値信号
との差を演算する誤差増幅器１と、その誤差を積分する
積分器２と、この積分器の出力から両極性のパルス密度
変調（ＰＤＭ）信号を出力するコンパレータ１０と、こ
のＰＤＭ信号をそのまま用いたアップ信号と、負極性信
号をノット（ＮＯＴ）回路１１で反転したダウン信号と
に分離する信号分離手段と、アップ信号とダウン信号を
カウントするアップダウンカウンタ１２と、このアップ
ダウンカウンタ１２の変換データをＰＤＭ信号に変換す
るＰＤＭ変換器１３とから構成し、このＰＤＭ信号を前
記変換値信号として誤差増幅器１にフィードバックする
ようにしている。
態を示す構成図である。アナログ入力信号と変換値信号
との差を演算する誤差増幅器１と、その誤差を積分する
積分器２と、この積分器の出力から両極性のパルス密度
変調（ＰＤＭ）信号を出力するコンパレータ１０と、こ
のＰＤＭ信号をそのまま用いたアップ信号と、負極性信
号をノット（ＮＯＴ）回路１１で反転したダウン信号と
に分離する信号分離手段と、アップ信号とダウン信号を
カウントするアップダウンカウンタ１２と、このアップ
ダウンカウンタ１２の変換データをＰＤＭ信号に変換す
るＰＤＭ変換器１３とから構成し、このＰＤＭ信号を前
記変換値信号として誤差増幅器１にフィードバックする
ようにしている。
【０００９】このようにすれば、このＰＤＭ信号にノイ
ズが混入して誤カウントしても、ノイズがなくなればＰ
ＤＭ信号のフィードバックにより、自動的に誤差を修正
するように動作する。この場合、常にアナログ入力信号
をＡ／Ｄ変換しているので、アナログ入力信号の変化率
が小さい場合には追従誤差が小さく、変換時間も短縮で
きる。
ズが混入して誤カウントしても、ノイズがなくなればＰ
ＤＭ信号のフィードバックにより、自動的に誤差を修正
するように動作する。この場合、常にアナログ入力信号
をＡ／Ｄ変換しているので、アナログ入力信号の変化率
が小さい場合には追従誤差が小さく、変換時間も短縮で
きる。
【００１０】図２はこの発明の第２の実施の形態を示す
構成図である。これは、図１に示すものに対し、セレク
タ２０、サンプル／ホールド回路（Ｓ／Ｈ）４０，４
３、フィルタ回路４１、スイッチ（ＳＷ）４２、ＮＯＴ
回路４４およびリセット−セットフリップフロップ（Ｒ
Ｓ−ＦＦ）４５等を付加して構成される。セレクタ２０
はアップダウンカウンタ１２の変換データと、Ｄ／Ａの
ための出力データとのいずれかを選択し、Ｓ／Ｈ４０，
４３は、ＳＷ４２およびフィルタ回路４１を介してＰＤ
Ｍ変換器１３と接続されており、Ａ／Ｄ変換完了信号と
外部クロック信号とによりセット，リセットされるＲＳ
−ＦＦ４５からの出力によって制御される。ＮＯＴ回路
４４はＲＳ−ＦＦ４５からの出力を反転するので、Ｓ／
Ｈ４０，４３におけるサンプル，ホールドの関係は互い
に逆となる。
構成図である。これは、図１に示すものに対し、セレク
タ２０、サンプル／ホールド回路（Ｓ／Ｈ）４０，４
３、フィルタ回路４１、スイッチ（ＳＷ）４２、ＮＯＴ
回路４４およびリセット−セットフリップフロップ（Ｒ
Ｓ−ＦＦ）４５等を付加して構成される。セレクタ２０
はアップダウンカウンタ１２の変換データと、Ｄ／Ａの
ための出力データとのいずれかを選択し、Ｓ／Ｈ４０，
４３は、ＳＷ４２およびフィルタ回路４１を介してＰＤ
Ｍ変換器１３と接続されており、Ａ／Ｄ変換完了信号と
外部クロック信号とによりセット，リセットされるＲＳ
−ＦＦ４５からの出力によって制御される。ＮＯＴ回路
４４はＲＳ−ＦＦ４５からの出力を反転するので、Ｓ／
Ｈ４０，４３におけるサンプル，ホールドの関係は互い
に逆となる。
【００１１】図２の動作について図３を参照して説明す
る。いま、誤差増幅器１のアナログ入力信号がＳ／Ｈ４
０の出力と一致すると、Ｓ／Ｈ４０はホールドされ、変
換完了信号が出力される一方、Ｓ／Ｈ４３はセレクタ２
０，ＰＤＭ変換器１３，フィルタ回路４１，ＳＷ４２等
を介して出力データをＤ／Ａ変換する。その後、外部ク
ロック信号によりＲＳ−ＦＦ４５がリセットされると、
Ｓ／Ｈ４０のホールドが解除される一方、Ｓ／Ｈ４３は
ホールドされるので、この間にＳ／Ｈ４０からの出力に
よりＡ／Ｄ変換が行なわれ、以後、同様の動作が繰り返
される。
る。いま、誤差増幅器１のアナログ入力信号がＳ／Ｈ４
０の出力と一致すると、Ｓ／Ｈ４０はホールドされ、変
換完了信号が出力される一方、Ｓ／Ｈ４３はセレクタ２
０，ＰＤＭ変換器１３，フィルタ回路４１，ＳＷ４２等
を介して出力データをＤ／Ａ変換する。その後、外部ク
ロック信号によりＲＳ−ＦＦ４５がリセットされると、
Ｓ／Ｈ４０のホールドが解除される一方、Ｓ／Ｈ４３は
ホールドされるので、この間にＳ／Ｈ４０からの出力に
よりＡ／Ｄ変換が行なわれ、以後、同様の動作が繰り返
される。
【００１２】ところで、図１でアナログ入力信号とフィ
ードバックのＰＤＭ信号とが釣り合うようになると、変
換データの変化率が０になるので、例えば図４のよう
に、Ｄラッチ３０を設けてＡ／Ｄ変換データの前回値を
記憶し、ＡＤＤＥＲ（加算器）３１で今回値との差分を
演算し、コンパレータ（ＣＭＰ）３２で設定範囲データ
と比較し、範囲内ならばＡ／Ｄ変換完了信号を出力する
構成とすることができる。なお、このような考え方は、
図１だけでなく図２についても同様に適用できるが、Ａ
／Ｄ変換完了信号を図４のようにではなく、別途適宜な
手段にて得られれば、それを利用することもできる。
ードバックのＰＤＭ信号とが釣り合うようになると、変
換データの変化率が０になるので、例えば図４のよう
に、Ｄラッチ３０を設けてＡ／Ｄ変換データの前回値を
記憶し、ＡＤＤＥＲ（加算器）３１で今回値との差分を
演算し、コンパレータ（ＣＭＰ）３２で設定範囲データ
と比較し、範囲内ならばＡ／Ｄ変換完了信号を出力する
構成とすることができる。なお、このような考え方は、
図１だけでなく図２についても同様に適用できるが、Ａ
／Ｄ変換完了信号を図４のようにではなく、別途適宜な
手段にて得られれば、それを利用することもできる。
【００１３】
【発明の効果】この発明によれば、従来のようなアップ
カウンタによる誤カウントを回避できるので、高精度の
Ａ／Ｄ変換器およびＤ／Ａ変換を得ることができる。ま
た、アップダウンカウンタ，ＰＤＭ変換器は論理回路で
ありＬＳＩ化が容易なため、低コスト化が可能である。
変換データの変化率に着目することで、変換完了を早く
知ることができる。
カウンタによる誤カウントを回避できるので、高精度の
Ａ／Ｄ変換器およびＤ／Ａ変換を得ることができる。ま
た、アップダウンカウンタ，ＰＤＭ変換器は論理回路で
ありＬＳＩ化が容易なため、低コスト化が可能である。
変換データの変化率に着目することで、変換完了を早く
知ることができる。
【図１】この発明の第１の実施の形態を示すブロック図
である。
である。
【図２】この発明の第２の実施の形態を示すブロック図
である。
である。
【図３】図２の動作説明図である。
【図４】この発明の第３の実施の形態を示すブロック図
である。
である。
【図５】従来例を示すブロック図である。
１…誤差増幅器、２…積分器、３，１０，３２…コンパ
レータ、４…アップカウンタ、５…データリフレッシュ
回路、１１，４４…ノット回路（ＮＯＴ）、１２…アッ
プダウンカウンタ、１３…ＰＤＭ変換器、２０…セレク
タ、２１，３１…ＡＤＤＥＲ（加算器）、２２，３０…
ラッチ（Ｌａｔｃｈ）、４０，４３…サンプル／ホール
ド回路（Ｓ／Ｈ）、４１…フィルタ回路、４２…スイッ
チ（ＳＷ）、４５…リセット−セットフリップフロップ
（ＲＳ−ＦＦ）。
レータ、４…アップカウンタ、５…データリフレッシュ
回路、１１，４４…ノット回路（ＮＯＴ）、１２…アッ
プダウンカウンタ、１３…ＰＤＭ変換器、２０…セレク
タ、２１，３１…ＡＤＤＥＲ（加算器）、２２，３０…
ラッチ（Ｌａｔｃｈ）、４０，４３…サンプル／ホール
ド回路（Ｓ／Ｈ）、４１…フィルタ回路、４２…スイッ
チ（ＳＷ）、４５…リセット−セットフリップフロップ
（ＲＳ−ＦＦ）。
Claims (4)
- 【請求項１】 アナログ入力信号と変換値信号との差を
演算する誤差増幅器と、この誤差を積分する積分器と、
この積分器の出力から両極性のパルス密度変調（ＰＤ
Ｍ）信号を出力するコンパレータと、このＰＤＭ信号か
らアップ信号とダウン信号とに分離する信号分離手段
と、アップ信号とダウン信号をカウントするアップダウ
ンカウンタと、このアップダウンカウンタの変換データ
をＰＤＭ信号に変換するＰＤＭ変換器とを備え、このＰ
ＤＭ信号を前記変換値信号としてフィードバックするこ
とを特徴とするＡ／Ｄ変換器。 - 【請求項２】 アナログ入力信号と変換値信号との差を
演算する誤差増幅器と、この誤差を積分する積分器と、
この積分器の出力から両極性のパルス密度変調（ＰＤ
Ｍ）信号を出力するコンパレータと、このＰＤＭ信号か
らアップ信号とダウン信号とに分離する信号分離手段
と、アップ信号とダウン信号をカウントするアップダウ
ンカウンタと、このアップダウンカウンタの変換データ
をＰＤＭ信号に変換するＰＤＭ変換器と、このＰＤＭ変
換器の出力端にフィルタおよびスイッチを介して接続さ
れる第１，第２サンプル／ホールド回路とを備え、 前記ＰＤＭ変換器からフィルタおよびスイッチを介して
接続される第１サンプル／ホールド回路の出力を、前記
変換値信号としてフィードバックしてＡ／Ｄ変換を行な
い、Ａ／Ｄ変換が終了したときは、前記第１サンプル／
ホールド回路をホールドしＰＤＭ変換器，フィルタ，ス
イッチおよび第２サンプル／ホールド回路を介してＤ／
Ａ変換を行なうことを特徴とするＡ／Ｄ変換器およびＤ
／Ａ変換器。 - 【請求項３】 前記変換データの今回値と前回値との差
分が設定範囲内ならば、Ａ／Ｄ変換完了信号を出力する
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。 - 【請求項４】 前記変換データの今回値と前回値との差
分が設定範囲内ならば、Ａ／Ｄ変換完了信号を出力する
ことを特徴とする請求項２に記載のＡ／Ｄ変換器および
Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169558A JP2000357968A (ja) | 1999-06-16 | 1999-06-16 | Ａ／ｄ変換器およびｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169558A JP2000357968A (ja) | 1999-06-16 | 1999-06-16 | Ａ／ｄ変換器およびｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357968A true JP2000357968A (ja) | 2000-12-26 |
Family
ID=15888700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11169558A Withdrawn JP2000357968A (ja) | 1999-06-16 | 1999-06-16 | Ａ／ｄ変換器およびｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062735A (ja) * | 2008-09-02 | 2010-03-18 | Asahi Kasei Electronics Co Ltd | Ａｄ変換装置 |
| JP2012120082A (ja) * | 2010-12-03 | 2012-06-21 | Toyota Central R&D Labs Inc | チョッパ増幅とデジタル変換の複合回路 |
| US8378873B2 (en) | 2010-12-09 | 2013-02-19 | Advantest Corporation | Analog to digital converter and digital to analog converter |
| JP2013055401A (ja) * | 2011-09-01 | 2013-03-21 | Mitsubishi Electric Corp | Δς変調器およびそれを用いたａ／ｄ変換器 |
-
1999
- 1999-06-16 JP JP11169558A patent/JP2000357968A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062735A (ja) * | 2008-09-02 | 2010-03-18 | Asahi Kasei Electronics Co Ltd | Ａｄ変換装置 |
| JP2012120082A (ja) * | 2010-12-03 | 2012-06-21 | Toyota Central R&D Labs Inc | チョッパ増幅とデジタル変換の複合回路 |
| US8378873B2 (en) | 2010-12-09 | 2013-02-19 | Advantest Corporation | Analog to digital converter and digital to analog converter |
| US8941521B2 (en) | 2010-12-09 | 2015-01-27 | Advantest Corporation | Analog to digital converter and digital to analog converter |
| JP2013055401A (ja) * | 2011-09-01 | 2013-03-21 | Mitsubishi Electric Corp | Δς変調器およびそれを用いたａ／ｄ変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040122 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040205 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040723 |