KR101466952B1 - 신경세포 신호전달 방식을 모사한 고효율 ａｄ 컨버터 - Google Patents

신경세포 신호전달 방식을 모사한 고효율 ａｄ 컨버터 Download PDF

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Abstract

본 발명은 시간 축에 정보를 담아 저전력으로 처리하는 ADC에 관한 것이다. 해상도에 따른 회로 복잡도의 증가가 없는 구성을 통해 저전력을 실현한 ADC를 제공하기 위하여, 상기 ADC는 시간 축에 정보를 담아 처리하도록 되어 있으며, 바이너리 검색(binary search) 알고리즘을 구현하기 위한 구성을 갖는다. 또한, 상술한 과제를 해결하기 위하여 본 발명의 일 관점에 의한 아날로그-디지털 변환회로가 제공된다.

Description

신경세포 신호전달 방식을 모사한 고효율 ＡＤ 컨버터{Energy-efficient AD digital converter based on signal transfer mechanism of neuron}
본 발명은 시간 축에 정보를 담아 저전력으로 처리하는 ADC(아날로그 디지털 컨버터)에 관한 것이다.
스마트폰과 같은 이동형 장치의 사용이 증가함으로써, 저전력 전자장치에 대한 연구가 많이 진행되고 있다. 특히, ADC는 상용되는 전자부품 중 하나로서 저전력화의 필요성이 강조되고 있다. 하지만 많은 종류의 ADC가 변환하고자 하는 비트(bit) 수에 따라 그 회로가 선형적 혹은 기하급수적으로 증가함에 따라 전력 소모량이 증가하는 현상을 보인다.
반도체 제조기술의 발전으로 인해 현재 사용 중인 전압/전류 도메인을 기반으로 하는 현 회로 설계는 물리적으로 회로 소형화의 한계에 봉착하였으며, 또한 공급전압이 작아짐으로 인해 정확도가 떨어져 고성능 회로 설계가 어려워졌다.
현재 ADC의 해상도(resolution)는 전압의 진폭에 의해 정해진다. 하지만 전압 스윙(swing)이 줄어들면서 고해상도의 ADC 설계가 어려워진다. 그러므로 제조기술에 구속받지 않으면서, 정확성이 보장되며 저전력으로 작동이 가능한 회로 설계 방법이 요구된다.
본 발명의 목적은, 해상도에 따른 회로 복잡도의 증가가 없는 구성을 제공하여 저전력을 실현한 ADC를 제공하는 것이다.
본 발명의 일 관점에 따라 상술한 과제를 해결하기 위하여, 상기 ADC는 시간 축에 정보를 담아 처리하도록 되어 있고, 회로구조의 변경 없이 회로의 파라미터만 변경함으로써 FOM(figure of merit)을 증가시킬 수 있으며, 바이너리 검색(binary search) 알고리즘을 구현하기 위한 구성을 갖는다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 일 관점에 의한 아날로그-디지털 변환회로가 제공된다. 이 회로는 연속된 n개의 시구간의 각 시구간에서 디지털 신호를 출력하는 아날로그-디지털 변환회로이다. 또한, 상기 아날로그-디지털 변환회로는 상기 각 시구간의 시작시점으로부터 미리 결정된 기준시간 후에 기준펄스를 출력하는 기준펄스 출력부; 입력전압 및 피드백펄스를 입력받고 비교펄스를 출력하는 비교펄스 출력부; 상기 기준펄스와 상기 비교펄스를 이용하여 상기 피드백펄스를 출력하는 피드백펄스 출력부; 및 상기 기준펄스와 상기 비교펄스를 이용하여 미리 결정된 규칙에 따라 상기 디지털 신호를 생성하는 디지털신호 생성부를 포함한다. 상기 기준시간의 길이는 상기 각 시구간의 길이의 절반이다. 상기 디지털신호 생성부는, 상기 비교펄스와 상기 기준펄스를 입력신호로서 받아들이고 상기 바이너리 신호를 출력신호로서 출력하는 D-플립플롭을 포함하여 구성되어 있다. 상기 미리 결정된 규칙은, 상기 비교펄스의 발생시점(rising edge)이 상기 기준펄스의 발생시점(rising edge)보다 앞서는 경우에는 상기 디지털신호 생성부가 바이너리 신호 ‘1’을 생성하고, 그렇지 않은 경우에는 상기 디지털신호 생성부가 바이너리 신호 ‘0’을 생성하는 것이다. 상기 바이너리 신호의 생성시점(rising edge)은 상기 기준펄스의 발생시점(rising edge)과 동일하도록 되어 있다. 그리고 상기 비교펄스 출력부는, 상기 n개의 시구간 중 1번째 시구간의 시작시점으로부터, 상기 입력전압의 크기에 대응하는 시간 후에, 제1 비교펄스를 출력하도록 되어 있고, 상기 n개의 시구간 중 k번째 시구간의 시작시점으로부터, 상기 피드백펄스의 길이의 두 배에 대응하는 시간 후에, k번째 비교펄스를 출력하도록 되어 있다(단, k는
Figure 112013027214273-pat00001
인 자연수). 이때, 상기 비교펄스 출력부는, 상기 제2 충전 커패시터; 상기 입력전압에 대응하는 전류를 생성하는 제2 전류원; 제2 충전 스위치; 방전 스위치; 제2 충전 제어부; 및 제2 전압비교부를 포함할 수 있다. 상기 제2 전류원, 상기 제2 충전 스위치, 및 상기 제2 충전 제어부는 상기 제2 충전 커패시터의 제2 일단부(V+,2)의 전위를 Vth ,2까지 충전하도록 되어 있을 수 있다. 또한 상기 방전 스위치는, 상기 방전 스위치가 상기 피드백펄스에 의해 온-상태(on-state)로 전환되면 상기 제2 충전 커패시터를 방전하도록 되어 있을 수 있다. 그리고 상기 제2 충전 제어부는, 상기 제2 충전 커패시터의 상기 제2 일단부(V+,2)가 Vth ,2까지 충전되면 상기 제2 충전 스위치를 오프-상태(off-state)로 전환하여 상기 충전을 중단하도록 되어 있고, 상기 방전이 끝나는 즉시 상기 제2 충전 스위치를 온-상태로 전환하여 상기 제2 충전 커패시터를 충전하도록 되어 있을 수 있다. 이때, 상기 충전하는 속도와 상기 방전하는 속도는 동일한 것을 특징으로 한다. 상기 피드백펄스 출력부는, 지연회로부를 포함하며, 제1 피드백펄스를 생성하도록 되어 있으며, 상기 피드백펄스는 상기 제1 피드백펄스가 상기 지연회로부에 의해 상기 시구간의 길이만큼 지연되어 생성된 것이다.
상기 n개의 시구간 중 p+1번째 시구간에 있어서 상기 피드백펄스의 지속시간은, p번째 시구간의 상기 비교펄스(21)의 발생시점(rising edge)이 p번째 시구간의 상기 기준펄스의 발생시점(rising edge)보다 앞서는 경우에는, 상기 p번째 시구간의 시작시점에서부터 상기 p번째 시구간의 상기 비교펄스의 발생시점(rising edge)까지의 시간간격과 동일할 수 있다(단, p는
Figure 112013027214273-pat00002
인 자연수). 또한, p번째 시구간의 상기 기준펄스의 발생시점(rising edge)이 p번째 시구간의 상기 비교펄스의 발생시점(rising edge)보다 앞서는 경우에는, 상기 p번째 시구간의 시작시점에서부터 상기 p번째 구간의 상기 비교펄스의 발생시점(rising edge)까지의 시간간격의 길이에서 상기 기준시간의 길이를 뺀 값과 동일할 수 있다(단, p는
Figure 112013027214273-pat00003
인 자연수).
본 발명과 같이 시간 도메인을 이용한 회로 설계는 제조기술의 발전으로 인한 많은 단점들, 예컨대 감소된 전압스윙과 같은 단점을 피할 수 있으며, VLSI 스케일링(scaling)을 통해 고속이라는 장점을 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 변환회로를 나타내는 도면이다.
도 2는 도 1의 아날로그-디지털 변환회로의 세부적인 구성을 나타내는 도면이다.
도 3은 도 1의 아날로그-디지털 변환회로의 기준펄스 출력부에 대한 구성을 나타내는 도면이다.
도 4는 도 1의 아날로그-디지털 변환회로의 비교펄스 출력부에 대한 구성을 나타내는 도면이다.
도 5는 도 1의 아날로그-디지털 변환회로의 피드백펄스 출력부에 대한 구성을 나타내는 도면이다.
도 6은 도 5의 제1 펄스생성부와 제2 펄스생성부의 세부적인 구성을 나타내는 도면이다.
도 7은 도 1의 아날로그-디지털 변환회로의 디지털신호 생성부에 대한 구성을 나타내는 도면이다.
도 8은 도 1 내지 도 7을 통해 설명한 본 발명의 일 실시예에 따른 아날로그-디지털 변환회로의 작동원리를 설명하기 위한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 변환회로를 나타내는 도면이고, 도 2는 도 1의 아날로그-디지털 변환회로의 세부적인 구성을 나타내는 도면이며, 그리고 도 8은 도 1에 따른 아날로그-디지털 변환회로의 작동원리를 설명하기 위한 것이다.
도 1, 도 2, 및 도 8을 함께 참조하여 설명하면, 아날로그-디지털 변환회로(1)는 기준펄스 출력부(100), 비교펄스 출력부(200), 피드백펄스 출력부(300), 및 디지털신호 생성부(400)를 포함할 수 있다. 기준펄스 출력부(100)는 기준전압(Vref)(820)과 피드백펄스(30)를 입력받아 각 시구간(50)의 시작시점(600)으로부터 미리 결정된 기준시간(700) 후에 기준펄스(10)를 출력한다. 비교펄스 출력부(200)는 입력전압(Vin)(810) 및 피드백펄스(30)를 입력받아 비교펄스(20)를 출력한다. 피드백펄스 출력부(300)는 기준펄스(10)와 비교펄스(20)를 입력받아 피드백펄스(30)를 출력한다. 디지털신호 생성부(400)는 기준펄스(10)와 비교펄스(20)를 입력받아 디지털신호(40)를 생성한다.
도 3은 도 2의 아날로그-디지털 변환회로의 기준펄스 출력부에 대한 구성을 나타내는 도면이다.
도 3을 참조하면, 기준펄스 출력부(100)는 제1 충전 커패시터(61), 제1 전류원(62), 제1 충전 스위치(63), 리셋 스위치(64), 제1 충전 제어부(65), 및 제1 전압비교부(66)를 포함할 수 있다. 기준전압(820)은 기준전압에 대응하는 전류를 생성하는 제1 전류원(62)에 입력된다. 제1 전류원(62), 제1 충전 스위치(63), 및 제1 충전 제어부(65)는 함께 제1 충전 커패시터(61)의 제1 일단부(V+,1)의 전위를 Vth ,1까지 충전하도록 되어 있다. 리셋 스위치(64)는, 리셋 스위치(64)가 피드백펄스(30)에 의해 온-상태(on-state)로 전환되면 제1 충전 커패시터(61)의 제1 일단부(V+,1)로부터 전류를 방출하여 제1 일단부(V+,1)의 전위를 초기화하도록 되어 있다. 제1 전압비교부(66)는 제1 일단부(V+,1)의 전위가 Vth ,1에 도달하면 기준펄스(10)의 온(1)/오프(0) 상태를 스위칭하도록 되어 있다.
도 4는 도 2의 아날로그-디지털 변환회로의 비교펄스 출력부에 대한 구성을 나타내는 도면이다.
도 4를 참조하면, 비교펄스 출력부(200)는 제2 충전 커패시터(71), 제2 전류원(72), 제2 충전 스위치(73), 방전 스위치(74), 제2 충전 제어부(75), 및 제2 전압비교부(76)를 포함할 수 있다. 제2 전류원(72)은 입력된 입력전압(810)에 대응하는 전류를 생성하도록 되어 있다. 제2 전류원(72), 제2 충전 스위치(73), 및 제2 충전 제어부(75)는 함께 제2 충전 커패시터(71)의 제2 일단부(V+,2)의 전위를 Vth ,2까지 충전하도록 되어 있다. 여기서 전위 Vth ,2는 전위 Vth , 1와 동일하거나 또는 다를 수 있다. 방전 스위치(74)에 입력된 피드백펄스(30)가 온-상태로 전환되면, 방전 스위치(74)는 제2 충전 커패시터(71)에 저장된 전류를 방전하도록 되어 있다. 제2 충전 제어부(75)는, 제2 충전 커패시터(71)의 제2 일단부(V+,2)가 Vth ,2까지 충전되면 제2 충전 스위치(73)를 오프-상태(off-state)로 전환하여 상기 충전을 중단하도록 되어 있고, 상기 방전이 끝나는 즉시 제2 충전 스위치(73)를 다시 온-상태로 전환하여 제2 충전 커패시터(71)를 충전하도록 되어 있다. 상기 충전되는 속도와 상기 방전하는 속도는 동일한 속도를 갖도록 되어 있다. 이를 위하여, 예컨대 방전 스위치(74)를 구성하는 반도체 소자의 파라미터가 특정값을 갖도록 할 수 있다. 제2 전압비교부(76)는 상기 제2 일단부(V+,2)의 전위가 Vth ,2에 도달하면 비교펄스(20)의 온(1)-오프(0) 상태를 스위칭하도록 되어 있다.
도 5는 도 1의 아날로그-디지털 변환회로의 피드백펄스 출력부에 대한 구성을 나타내는 도면이다.
도 5를 참조하면, 피드백펄스 출력부(300)는 지연회로부(820), 제1 펄스생성부(81), 제2 펄스생성부(82), 제1 스위치(83), 제2 스위치(84), 및 OR게이트(85)를 포함할 수 있다. 제1 펄스생성부(81)는 비교펄스(20)를 입력받아 Tin에 대응하는 제1 펄스(86)를 만들어 내며, 상기 생성된 제1 펄스(86)는 제1 스위치(83)를 거쳐 OR게이트(85)에 입력된다. 상기 제1 스위치(83)는 생성된 제1 펄스(86)의 값이 ‘1’일 때 온-상태로 전환되어 상기 OR게이트(85)에 입력되도록 되어 있다. 제2 펄스생성부(82)는 기준펄스(10)를 입력받아 Tin-Tref에 해당하는 펄스를 만들어 내며, 상기 생성된 제2 펄스(87)는 제2 스위치(84)를 거쳐 OR게이트(86)에 입력된다. 상기 제2 스위치(84)는 생성된 제2 펄스(87)의 값이 ‘0’일 때 온-상태로 전환되어 상기 OR게이트(85)에 입력되도록 되어 있다. 상기 OR게이트(85)는 상기 OR게이트(85)에 입력된 제1 펄스(86)와 제2 펄스(87)의 값 중 어느 하나라도 ‘1’의 값을 가지면 결과 값이 ‘1’이 되도록 되어 있으며, 제1 피드백펄스(88)를 출력한다. 지연회로부(820)는 상기 제1 피드백펄스(88)를 상기 시구간(50)의 길이만큼 지연시켜 피드백펄스(30)를 생성하도록 되어 있다.
도 6은 도 5의 제1 펄스생성부와 제2 펄스생성부의 세부적인 구성을 나타내는 도면이다.
도 6을 참조하면, 제1 펄스생성부(81)는 하강/상승에지 검출기(93), 상승에지 검출기(94), 및 SR-래치(95)를 포함할 수 있다. 하강/상승에지 검출기(93)는 각 시구간에 해당하는 클럭을 입력받으며, 상기 하강/상승에지 검출기(93)의 출력은 SR-래치(95)의 S입력단자에 입력되도록 되어 있다. 상승에지 검출기(94)는 비교펄스(20)를 입력받으며, 상기 상승에지 검출기(94)의 출력은 SR-래치(95)의 R입력단자에 입력되도록 되어 있다. 이를 통해, 상기 SR-래치(95)는 Tin에 해당하는 펄스를 생성할 수 있다.
제2 펄스생성부(82)는 XOR게이트(96)를 포함할 수 있다. XOR게이트(96)에 기준펄스(10)와 비교펄스(20)를 입력받아 Tin-Tref에 해당하는 펄스를 생성할 수 있다.
도 7은 도 1의 아날로그-디지털 변환회로의 디지털신호 생성부에 대한 구성을 나타내는 도면이다.
도 7을 참조하면, 디지털신호 생성부(400)는 D입력단자에 비교펄스(20)가 입력되고 Clk입력단자에 기준펄스(10)가 클럭펄스로 입력되어 바이너리 신호, 즉 디지털신호(40)를 출력하는 D-플립플롭(91)을 포함할 수 있다.
도 8은 도 1 내지 도 7을 통해 설명한 본 발명의 일 실시예에 따른 아날로그-디지털 변환회로의 작동원리를 설명하기 위한 것이다.
도 8을 참조하면, 그래프(2)는 시간에 따른 제1 충전 커패시터(61)의 전압(67) 및 제2 충전 커패시터(71)의 전압(77)을 나타내는 그래프이다. 가로축은 시간축을 나타내며 세로축은 각 충전 커패시터의 전압의 크기를 나타낸다. 그래프(3)는 시간에 따라 출력되는 기준펄스(10), 비교펄스(20), 피드백펄스(30), 및 디지털신호(40)를 나타내는 도면이다. 가로축은 시간축을 나타내며 세로축은 각 펄스의 크기를 나타낸다. 그래프(2)와 그래프(3)는 같은 시간축 상에서 설명되며 서로 상관관계에 있다.
도 8에 나타낸 연속된 n개의 시구간(500) 중 제1 시구간(51)은 도 1에 따른 ADC가 출력하는 디지털 신호의 첫 번째 비트, 즉 MSB에 해당하는 비트에 대응하고, 제2 시구간(52)은 두 번째 비트에 대응하고, 제3 시구간(53)은 세 번째 비트에 대응하며, 제4 시구간(54)은 네 번째 비트, 즉 LSB에 대응한다.
기준펄스 출력부(100)는 상기 n개의 시구간(500) 중 m번째 시구간(51~54)의 시작시점(600)으로부터 기준시간(700) 후에, 기준펄스(10)를 출력하도록 되어 있다(단, m는
Figure 112013027214273-pat00004
인 자연수). 이때, Tref는 기준시간(700)과 동일하다.
비교펄스 출력부(200)는 상기 n개의 시구간(500) 중 1번째 시구간(51)의 시작시점(600)으로부터, 상기 입력전압(810)의 크기에 대응하는 시간(210) 후에 제1 비교펄스(21)를 출력하도록 되어 있다. 이때, 상기 입력전압(810)의 크기는 이에 대응하는 시간(210)의 길이에 반비례할 수 있다.
또한, 비교펄스 출력부(200)는 상기 n개의 시구간(500) 중 k번째 시구간(52~54)의 시작시점(600)으로부터, 상기 피드백펄스(30)의 길이(31)의 두 배에 대응하는 시간(32) 후에, k번째 비교펄스(22~24)를 출력하도록 되어 있다(단, k는
Figure 112013027214273-pat00005
인 자연수). 이는 도 4에서 설명한 제2 충전제어부(75), 제2 충전 스위치(73), 및 방전 스위치(74)의 조합에 의해 실현될 수 있다는 점을 이해할 수 있다. 이때, 각 시구간(50)의 시작시점(600)으로부터 상기 비교펄스(20)의 발생시점(rising edge)까지의 시간(220)이 도 5에서 설명한 ‘Tin’에 해당한다.
피드백펄스 출력부(300)는 기준펄스(10)와 비교펄스(20)를 이용하여 피드백펄스(30)를 출력하도록 되어 있다. p번째 시구간(50)의 상기 비교펄스(20)의 발생시점(rising edge)이 p번째 시구간(50)의 상기 기준펄스(10)의 발생시점(rising edge)보다 앞서는 경우, 상기 n개의 시구간(500) 중 p+1번째 시구간(50)에 있어서의 피드백펄스(30)의 지속시간(duration)(31)은, 상기 p번째 시구간(50)의 시작시점(600)에서부터 상기 p번째 시구간(50)의 상기 비교펄스(20)의 발생시점(rising edge)까지의 시간간격과 동일하다(단, p는
Figure 112013027214273-pat00006
인 자연수). 예컨대, 도 8에서 3번째(p=3) 시구간(53)의 상기 비교펄스(23)의 발생시점(rising edge)이 3번째 시구간(53)의 상기 기준펄스(13)의 발생시점(rising edge)보다 앞서게 되며, 이 경우, 상기 n개의 시구간(500) 중 4번째 시구간(54)에 있어서 피드백펄스(326)의 지속시간(313)은, 상기 3번째 시구간(53)의 시작시점(600)에서부터 상기 3번째 시구간(53)의 상기 비교펄스(23)의 발생시점(rising edge)까지의 시간간격과 동일하다.
그리고 p번째 시구간(50)의 상기 기준펄스(10)의 발생시점(rising edge)이 p번째 시구간(50)의 상기 비교펄스(20)의 발생시점(rising edge)보다 앞서는 경우, 상기 n개의 시구간(500) 중 p+1번째 시구간(50)에 있어서 상기 피드백펄스(30)의 지속시간(duration)(31)은, 상기 p번째 시구간(50)의 시작시점(600)에서부터 상기 p번째 구간(50)의 상기 비교펄스(20)의 발생시점(rising edge)까지의 시간간격의 길이에서 상기 기준시간(700)의 길이를 뺀 값과 동일하다(단, p는
Figure 112013027214273-pat00007
인 자연수). 예컨대, 도 8에서 2번째(p=2) 시구간(52)에서의 상기 기준펄스(12)의 발생시점(rising edge)이 2번째 시구간(52)의 상기 비교펄스(22)의 발생시점(rising edge)보다 앞서게 되며, 이 경우, 상기 n개의 시구간(500) 중 3번째 시구간(53)에 있어서 상기 피드백펄스(325)의 지속시간(312)은, 상기 2번째 시구간(52)의 시작시점(600)에서부터 상기 2번째 구간(52)의 상기 비교펄스(22)의 발생시점(rising edge)까지의 시간간격의 길이에서 상기 기준시간(700)의 길이를 뺀 값과 동일하다.
디지털신호 생성부(400)는 비교펄스(20)의 발생시점(rising edge)이 기준펄스(10)의 발생시점(rising edge)보다 앞서는 경우, 바이너리 신호 ‘1’을 생성하며, 그렇지 않은 경우, 바이너리 신호 ‘0’을 생성하도록 되어 있다. 상기 바이너리 신호의 생성시점(rising edge)은 상기 기준펄스(10)의 발생시점(rising edge)과 동일하다.
이하, 본 발명의 다른 실시예에 따른 아날로그-디지털 변환회로를 설명한다. 이 회로는, 제1 시구간(51) 및 제1 시구간(51)을 뒤따르는 제2 시구간(52)에서 디지털 신호를 출력하는 아날로그-디지털 변환회로이다. 이 회로는 기준펄스(11)를 출력하는 기준펄스 출력부(100), 입력전압(810)을 입력받고 제1 비교펄스(21)와 제2 비교펄스(22)를 출력하는 비교펄스 출력부(200), 기준펄스(11)와 제1 비교펄스(21)를 이용하여 피드백펄스(311)를 출력하는 피드백펄스 출력부(300), 및 기준펄스(11)와 제1 비교펄스(21)를 이용하여 미리 결정된 규칙에 따라 제1 디지털 신호(40)를 생성하는 디지털신호 생성부(400)를 포함한다. 이때, 비교펄스 출력부(200)는, 제1 비교펄스(21)의 출력을 제1 시구간(51)의 시작시점(600)으로부터 상기 입력전압의 크기에 대응하는 시간 후(210)에 시작하고, 제2 비교펄스(22)의 출력을 제2 시구간(52)의 시작시점(600)으로부터 피드백펄스(311)의 길이의 두 배에 대응하는 시간 후(32)에 시작하도록 되어 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.

Claims (11)

  1. 연속된 n개의 시구간의 각 시구간에서 디지털 신호를 출력하는 아날로그-디지털 변환회로로서,
    상기 각 시구간의 시작시점으로부터 미리 결정된 기준시간 후에 기준펄스를 출력하는 기준펄스 출력부;
    아날로그 값을 갖는 입력전압 및 피드백펄스를 입력받아, 상기 입력전압의 크기에 해당하는 펄스의 길이와 상기 피드팩펄스의 길이에 따라 결정되는 비교펄스를 출력하는 비교펄스 출력부;
    상기 기준펄스와 상기 비교펄스를 이용하여 상기 피드백펄스를 출력하는 피드백펄스 출력부; 및
    상기 기준펄스와 상기 비교펄스를 이용하여 미리 결정된 규칙에 따라 상기 디지털 신호를 생성하는 디지털신호 생성부;
    를 포함하며,
    상기 디지털신호 생성부는 상기 기준펄스의 상태변환시점에서의 상기 비교펄스의 상태값을 기준으로 상기 디지털 신호를 생성하도록 되어 있고,
    상기 비교펄스 출력부는,
    상기 n개의 시구간 각각의 시작시점에서, 상기 비교펄스의 값을 제2 상태값으로 변경하도록 되어 있고,
    상기 n개의 시구간 중 1번째 시구간의 시작시점으로부터, 상기 입력전압의 크기에 대응하는 시간 후에, 상기 비교펄스의 값을 제1 상태값으로 변경하도록 되어 있으며,
    상기 n개의 시구간 중 k번째 시구간의 시작시점으로부터, 상기 피드백펄스의 길이의 두 배에 대응하는 시간 후에, 상기 비교펄스의 값을 상기 제1 상태값으로 변경하도록 되어 있는(단, k는
    Figure 112014080145210-pat00019
    인 자연수),
    아날로그-디지털 변환회로.
  2. 제1항에 있어서,
    상기 비교펄스 출력부는,
    상기 입력전압에 대응하는 전류를 생성하는 제2 전류원;
    제2 충전 스위치;
    상기 제2 충전 스위치를 통해 상기 제2 전류원에서 출력되는 상기 전류를 제공받는 제2 충전 커패시터;
    상기 제2 충전 스위치를 제어하여 상기 제2 충전 커패시터의 제2 일단부(V+,2)의 전위를 Vth,2까지 충전하도록 되어 있는 제2 충전 제어부;
    상기 피드백펄스에 의해 온-오프 상태가 전환될 수 있도록 되어 있으며, 상기 방전 스위치가 상기 피드백펄스에 의해 온-상태로 전환되면 상기 제2 충전 커패시터를 방전하도록 되어 있는 방전 스위치; 및
    상기 제2 일단부(V+,2)의 전위와 상기 Vth,2값을 서로 비교하여 1 또는 0의 값을 출력하는 제2 전압비교부
    를 포함하며,
    상기 제2 충전 제어부는, 상기 제2 충전 커패시터의 상기 제2 일단부(V+,2)가 Vth,2까지 충전되면 상기 제2 충전 스위치를 오프-상태로 전환하여 상기 충전을 중단하도록 되어 있고, 상기 방전이 끝나는 즉시 상기 제2 충전 스위치를 온-상태로 전환하여 상기 제2 충전 커패시터를 충전하도록 되어 있으며,
    상기 충전되는 속도와 상기 방전하는 속도는 동일한 것을 특징으로 하는,
    아날로그-디지털 변환회로.
  3. 제1항에 있어서,
    상기 피드백펄스 출력부는, 지연회로부를 포함하며, 제1 피드백펄스를 생성하도록 되어 있고,
    상기 연속된 n개의 시구간 각각은 동일한 시간 간격을 갖도록 되어 있고,
    상기 지연회로부는, 상기 지연회로부에 입력된 신호를 상기 시간 간격만큼 지연시켜 출력하도록 되어 있으며,
    상기 피드백펄스는, 상기 지연회로부가 상기 제1 피드백펄스를 입력받아 출력한 신호인,
    아날로그-디지털 변환회로.
  4. 제1항에 있어서,
    상기 n개의 시구간 중 p+1번째 시구간에 있어서 상기 피드백펄스의 지속시간은,
    p번째 시구간의 상기 비교펄스의 발생시점(rising edge)이 p번째 시구간의 상기 기준펄스의 발생시점(rising edge)보다 앞서는 경우에는, 상기 p번째 시구간의 시작시점에서부터 상기 p번째 시구간의 상기 비교펄스의 발생시점(rising edge)까지의 시간간격과 동일한(단, p는
    Figure 112013027214273-pat00009
    인 자연수),
    아날로그-디지털 변환회로.
  5. 제1항에 있어서,
    상기 n개의 시구간 중 p+1번째 시구간에 있어서 상기 피드백펄스의 지속시간은,
    p번째 시구간의 상기 기준펄스의 발생시점(rising edge)이 p번째 시구간의 상기 비교펄스의 발생시점(rising edge)보다 앞서는 경우에는, 상기 p번째 시구간의 시작시점에서부터 상기 p번째 시구간의 상기 비교펄스의 발생시점(rising edge)까지의 시간간격의 길이에서 상기 기준시간의 길이를 뺀 값과 동일한(단, p는
    Figure 112013027214273-pat00010
    인 자연수),
    아날로그-디지털 변환회로.
  6. 제1항에 있어서,
    상기 미리 결정된 규칙은,
    상기 비교펄스의 발생시점(rising edge)이 상기 기준펄스의 발생시점(rising edge)보다 앞서는 경우에는 상기 디지털신호 생성부가 상기 디지털 신호로서 ‘1’을 생성하고,
    그렇지 않은 경우에는 상기 디지털신호 생성부가 상기 디지털 신호로서 ‘0’을 생성하는 것인,
    아날로그-디지털 변환회로.
  7. 제6항에 있어서,
    상기 디지털 신호의 생성시점(rising edge)은 상기 기준펄스의 발생시점(rising edge)과 동일한,
    아날로그-디지털 변환회로.
  8. 제1항에 있어서,
    상기 디지털신호 생성부는,
    상기 비교펄스와 상기 기준펄스를 입력신호로서 받아들이고 상기 디지털 신호를 출력신호로서 출력하는 D-플립플롭을 포함하여 구성되는,
    아날로그-디지털 변환회로.
  9. 제1항에 있어서,
    상기 기준시간의 길이는 상기 각 시구간의 길이의 절반인,
    아날로그-디지털 변환회로.
  10. 제1 시구간 및 상기 제1 시구간을 뒤따르는 제2 시구간에서 디지털 신호를 출력하는 아날로그-디지털 변환회로로서,
    기준펄스를 출력하는 기준펄스 출력부;
    아날로그 값을 갖는 입력전압 및 피드백펄스를 입력받아, 상기 입력전압의 크기에 해당하는 펄스의 길이와 상기 피드팩펄스의 길이에 따라 결정되는 비교펄스를 출력하는 비교펄스 출력부;
    상기 기준펄스와 상기 비교펄스를 이용하여 상기 피드백펄스를 출력하는 피드백펄스 출력부; 및
    상기 기준펄스와 상기 비교펄스를 이용하여 미리 결정된 규칙에 따라 상기 디지털 신호를 생성하는 디지털신호 생성부;
    를 포함하며,
    상기 디지털신호 생성부는 상기 기준펄스의 상태변환시점에서의 상기 비교펄스의 상태값을 기준으로 상기 디지털 신호를 생성하도록 되어 있고,
    상기 기준펄스는, 상기 각 시구간의 시작시점으로부터 미리 결정된 기준시간 이후에 제1 상태값으로 변경되고, 상기 각 시구간의 시작시점에 제2 상태값으로 변경되며,
    상기 비교펄스는, 상기 제1 시구간에 속한 제1 시점 및 상기 제2 시구간에 속한 제2 시점에 상기 제1 상태값으로 변경되고, 상기 각 시구간의 시작시점에 상기 제2 상태값으로 변경되며,
    상기 제1 시점은, 상기 제1 시구간의 시작시점으로부터 상기 입력전압의 크기에 대응하는 시간 후의 시점이고,
    상기 제2 시점은, 상기 제2 시구간의 시작시점으로부터 상기 피드백펄스의 길이의 두 배에 대응하는 시간 후의 시점인,
    아날로그-디지털 변환회로.
  11. 삭제
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KR20100115603A (ko) * 2009-04-20 2010-10-28 삼성전자주식회사 아날로그-디지털 변환 방법, 아날로그-디지털 변환기, 및 이를 포함하는 이미지 센서
KR101168339B1 (ko) * 2007-04-13 2012-07-25 가부시키가이샤 어드밴티스트 Ａｄ 변환기

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