JP2015170863A - 固体撮像装置及びその制御方法、プログラム、記憶媒体 - Google Patents

固体撮像装置及びその制御方法、プログラム、記憶媒体 Download PDF

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Abstract

【課題】高速で低消費電力な列並列型AD変換方式の撮像素子を提供する。
【解決手段】複数のフォトダイオードが転送スイッチを介して共通に接続されたフローティングディフュージョン部を含む単位画素が行列状に配置された画素部と、フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すAD変換器とを備え、フローティングディフュージョン部は、画素部の複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が転送スイッチを介して転送された第1の信号を蓄積するとともに、第1の信号をリセットしない状態で複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が転送スイッチを介して転送された第2の信号を第1の信号に加えて蓄積し、AD変換器は第1の信号をAD変換する際には第1のモードで動作し、第2の信号をAD変換する際には第1のモードとは異なる第2のモードで動作する。
【選択図】図3

Description

本発明は、固体撮像装置及びその制御方法、プログラム、記憶媒体に関するものである。
従来からデジタルスチルカメラやデジタルビデオカメラなどの撮像装置に用いられる固体撮像素子には、駒速やフレームレートの向上のために高速駆動が求められている。高速駆動を実現させるための方法の一つとして、駆動電流を増加させることが考えられるが、その一方で発熱による画質への影響を鑑みて低消費電力化も同時に求められている昨今、駆動電流の増加は好ましくない。
特許文献1では、近接する2つのフォトダイオード(PD)が一つの増幅MOSを共有している構成において、第1画素の信号を読み出した後、リセットせずに第2画素の信号を加算して読み出す技術が開示されている。第2画素信号は、加算信号から第1画素信号を減算して求める。特許文献1によれば、第1画素と第2画素のリセットレベル信号を共通に使用できるので、リセットレベル信号の読み出しを1回分短縮することができる。上記の課題に対して、特許文献1に記載の駆動方法は、駆動電流を増加させることなく、読み出し時間を短縮できるため、非常に有効な手段である。
一方で、列並列型AD変換方式の固体撮像素子が広く普及している。列並列型AD変換方式の固体撮像素子は、撮像素子内部でAD変換を行えるので、高速信号出力が可能となる。
列並列型AD変換方式のひとつとして、シングルスロープ方式と呼ばれる方法が広く知られている。シングルスロープ方式は、比較器の一方の入力に画素信号に対応する電位を、他方の入力に参照信号として時刻とともにある傾きを持って電位が変化するランプ波形を入力し、カウンタは、比較開始から比較器が反転するまでの時間をカウントする。そして、そのカウント値をデジタル信号として出力する方式である。
このようなシングルスロープ型のAD変換において、カウンタは比較開始から比較器が反転するまでの間動作し続けるため、主な電力消費部の一つとなっている。
ところで特許文献2では、次のような技術が開示されている。すなわち、先のタイミングでAD変換を行った前のフレームの同一行や同一フレームの前の行の信号値から読出し行の信号値を予測する。そして、参照信号の開始電位をアナログ画素信号電位と近い電位に変更することで、カウンタの動作期間を短縮する。
特開2004−134867号公報 特開2010−56707号公報
ここで更なる高速読み出し駆動のために、画素信号を高速に読み出すことが可能な特許文献1に記載の技術と高速出力が可能な列並列型AD変換方式を組み合わせた駆動を考えてみる。このとき、第1画素と第2画素の加算信号をAD変換する際に、既にAD変換を行った第1画素の信号を含んだ信号を再度AD変換することになるため、無駄なカウンタ動作をさせることになり、消費電力の面で課題が残る。
また、特許文献2の技術では、例えば前のフレームの同一行の信号値から読出し行の信号値を予測する場合、読み出し行の信号値を時間的に異なる画素の信号値から予測することになる。そのため、高速な被写体などの場合、前のフレームの同一行と読み出し行では信号値が異なる可能性が高く、正確な予測が出来ずにかえってカウンタが動作する期間が長くなってしまう懸念がある。同一フレームの前の行の信号値から読出し行の信号値を予測する場合には、読み出し行の信号を空間的に異なる画素から予測することになるため、輝度が垂直方向に異なる被写体の場合には、同様に正確な予測が出来ない懸念がある。
本発明は上述した課題に鑑みてなされたものであり、その目的は、高速で低消費電力な列並列型AD変換方式の撮像素子を提供することである。
本発明に係わる固体撮像装置は、複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すAD変換器とを備え、前記AD変換器は時刻と共に所定の傾きをもって電位が変化する参照信号を生成する参照信号生成器と、前記参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較器とを有し、前記フローティングディフュージョン部は、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第1の信号を蓄積するとともに、前記第1の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第2の信号を前記第1の信号に加えて蓄積し、前記AD変換器は前記第1の信号をAD変換する際には第1のAD変換モードで動作し、前記第2の信号をAD変換する際には前記第1のAD変換モードとは異なる第2のAD変換モードで動作する、ことを特徴とする。
本発明によれば、高速で低消費電力な列並列型AD変換方式の撮像素子を提供することが可能となる。
第1の実施形態における固体撮像素子の第1の構成図。 第1の実施形態における単位画素の等価回路図。 第1の実施形態における第1の構成の読み出し動作のタイミングチャート。 第1の実施形態における撮像装置の構成図。 第1の実施形態における固体撮像素子の第2の構成図。 第1の実施形態における第2の構成の読み出し動作のタイミングチャート。 第1の実施形態における第1加算信号の飽和時のダイナミックレンジを示す図。 第2の実施形態における固体撮像素子の構成図。 第2の実施形態における読み出し動作のタイミングチャート。 第3の実施形態における固体撮像素子の構成図。 第4の実施形態における固体撮像素子の構成図。 第4の実施形態における固体撮像素子の駆動例を示す図。
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
(第1の実施形態)
1.固体撮像素子の構成
本発明の第1の実施形態に係る固体撮像素子の構成について説明する。図1は、第1の実施形態の固体撮像素子の構成を示すブロック図である。図1に示すように、複数の単位画素101が行列状に配置されて画素部を形成している。単位画素の構成については後述する。
垂直信号線102には、単位画素の信号に応じた電位が出力される。画素の信号を増幅するアンプ103は、低ノイズの観点からゲインをかけるゲインアンプであることが好ましいが、必ずしも必要ではなく、なくてもよい。比較器104は信号の比較を行い、カウンタ(RCNT)105はカウントを行い、デジタルアナログ変換器(DAC)106はデジタル信号をアナログ信号に変換する。nビットのカウンタ(RCNT)105には基準クロックCLKが入力され、基準クロックCLKを基にダウンカウントを行う。ここで、RCNT105のカウント値をCrampとする。DAC106にはカウント値Crampが入力され、アナログ信号に変換した後、図示しないローパスフィルタを介して、カウント値Crampに応じたアナログランプ信号Vrampを出力する。DAC106(参照信号生成器)で生成されたアナログランプ信号Vrampは、各列に配置されている比較器104の一端へ画素信号の参照信号として入力される。
また、比較器104の他端には、アンプ103を介して垂直信号線102が接続され、画素信号が入力される。比較器104は、画素信号とランプ信号Vrampの大小関係を比較し、画素信号とランプ信号Vrampが一致したタイミングで反転信号を出力する。nビットのカウンタ(CNT)107は、RCNT105と同様に基準クロックCLKを基にして、時間と共にアップカウントを行う。また、CNT107は、比較器104が画素信号とランプ信号Vrampの比較を開始したタイミングでカウント動作をスタートし、比較器出力が反転したところで、そのタイミングのカウント値を保持する構成となっている。
次いで、各列の比較器104の出力はNOR回路108に接続されている。すなわち、各列の比較器の内、少なくとも一つの比較器の出力が反転し、Lowレベルが入力されると、NOR回路108の出力がHiとなる構成となっている。デジタルメモリ(Mramp)109は、NOR回路108の出力端とRCNT105に接続されている。Mramp109には、メモリ動作の制御を行うパルスPSTが入力される。Mramp109は、パルスPSTとNOR回路108の出力に応じて、下記動作を行う。
Mramp109は、パルスPSTのHi期間において、NOR回路108のポジティブエッジをトリガとして、そのタイミングのカウント値Crampを保持する。また、パルスPSTのネガティブエッジをトリガとして、保持した値をカウンタの初期値としてRCNT105にセットする。
nビットのカウンタ(Mcnt)110は、NOR回路108の出力端と接続される。Mcnt110は、CNT108と同様にアップカウンタとしての動作を行うことが可能であり、CLKはRCNT105、CNT107に入力される基準クロックと同様のクロックが入力される。Mcnt110は、パルスPSTと基準クロックCLKとNOR回路109の出力に応じて、下記動作を行う。
Mcnt110は、パルスPSTのHi期間において、CNT107と同様に、画素信号とランプ信号Vrampの比較を開始したタイミングでカウント動作をスタートし、NOR回路108のポジティブエッジをトリガとして、そのタイミングのカウント値を保持する。
水平転送回路(HSR)111は、CNT107に保持したデジタル値を、水平転送パルスPHによって水平転送スイッチ112を制御することで順次、出力端子OUT1に出力する。また、HSR111は、Mcnt110に保持したカウント値を、メモリ転送パルスPHMによってメモリ転送スイッチ113を制御することで、出力端子OUT2に出力する。このとき、出力端子OUT2から出力されるカウント値をMとする。
以上が第1の実施形態における固体撮像素子の構成である。

2.単位画素構成
次に、単位画素の構成について説明する。図2は、単位画素の等価回路図を示しており、2個のPDと5個のMOSトランジスタと1個のフローティングディフュージョン部(FD)で構成される。PD1とPD2は光電変換素子であり、それぞれ転送スイッチ201、202を介して電荷を一時的に蓄積するメモリとしての役割を有するFDに接続されている。転送スイッチ201、202は転送パルスPTX1、PTX2によって制御され、PD1またはPD2で生じた電荷をFDに転送し、電圧へ変換する。FDは増幅MOS204のゲートに接続されている。増幅MOS204は垂直信号線102に接続され、図示しない定電流源と共にソースフォロワアンプを形成する。リセットスイッチ203はリセットパルスPRESによって制御され、FDを電源電圧VDDにリセットする。増幅MOS204はFDの電圧に応じた電圧を、セレクトスイッチ205を介して垂直信号線102へと出力する。セレクトスイッチ205は読み出す行を選択するためのスイッチであり、セレクトパルスPSELによって制御される。
ここで、リセット時の信号をリセット信号、PD1による画素信号を第1画素信号、PD2による画素信号を第2画素信号とする。
以上が第1の実施形態における固体撮像素子の単位画素構成である。

3.画素信号読み出し駆動
次に、上記で説明した近接する2つのPDが一つの増幅MOSを共有している単位画素構成で列並列AD変換が可能な固体撮像素子において、第1画素信号を読み出し、リセットせずに第2画素信号を加算して読み出しを行う際の駆動方法について説明する。
図3は、露光終了後、上記読出し動作を行う際のタイミングチャートを示している。また、図3で示すタイミングチャートは、第1画素信号をAD変換器でAD変換する際に、選択行の中で最も早く比較器が反転信号を出力した列の駆動を示すものである。
タイミングチャートにおけるVline、Pnorはそれぞれ垂直信号線電位、NOR回路108の出力パルスを示している。また、AcntはCNT107の駆動を表しており、Hiの期間にカウント動作を行っていることを示している。

3―1.リセット信号読み出し
露光期間が終了すると、まず時刻t301で任意の選択行のセレクトパルスPSELがHiとなり、任意の行の信号が各列の垂直信号線に伝達される。次いで、時刻t302からt305までの期間にリセット信号のAD変換を行う。時刻t302からt303の期間でリセットパルスPRESがHiとなり、FDのリセットが行われ、垂直信号線電位Vlineはリセット信号に応じた電位となる。
次いで、時刻t303からt305の期間にDAC106からランプ信号Vrampが出力され、AD変換が行われる。CNT107はAcntで示す通り、比較開始の時刻t303から垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t304までの期間、カウント動作を行う。
時刻t305でランプ信号Vrampが所定の電位になると、ランプ信号Vrampは初期値にリセットされる。また、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始される。

3―2.画素信号読み出し1
時刻t306からt309までの期間にパルスPSTはHiとなる。また、時刻t306からt307の期間に転送パルスPTX1がHiとなり、PD1の電荷をリセット信号電位が保持されているFDに加算されるようにして転送される。垂直信号線電位Vlineは、リセット信号と第1画素信号の加算信号に応じた電位となる。ここでは、リセット信号と第1画素信号の加算信号を第1加算信号とする。
次いで、時刻t307からt309の期間にDAC106からランプ信号Vrampが出力され、第1加算信号のAD変換(第1のAD変換モード)が行われる。CNT107とMcnt110は、時刻t307から垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t308までの期間、カウント動作を行う。また、垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t308で比較器が反転信号を出力する。これによりNOR回路出力Pnorが立ち上がり、そのエッジを検出してMramp109には時刻t308のCrampが保持され、Mcnt110には時刻t308のカウント値が保持される。
時刻t309でランプ信号Vrampが所定の電位になると同時にパルスPSTが立ち下ることで、Mramp109で保持した値がRCNT105の初期値となり、ランプ信号VrampはRCNT105の初期値に対応した電位となる。また、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値のOUT1への出力が開始されるとともに、メモリ転送パルスPHMによってMcnt110に保持されている値が出力端子OUT2へ出力される。

3―3.画素信号読み出し2
時刻t310からt311の期間に転送パルスPTX2がHiとなり、第1加算信号が保持されているFDをリセットせずに、第1加算信号に第2画素信号の電荷が加算されるように転送を行う。垂直信号線電位Vlineは、第1加算信号と第2画素信号の加算信号に応じた電位となる。ここでは第1加算信号と第2画素信号の加算信号を第2加算信号とする。
次いで、時刻t311からt313の期間に、DAC106から時刻t308でセットされたランプ信号Vrampを基準としたランプ波形が出力され、第2加算信号のAD変換(第2のAD変換モード)が行われる。このとき、ランプ信号Vrampの開始電位は第1加算信号に相当する電位となっているため、ランプ信号Vrampの開始電位と垂直信号線電位Vlineの差は第2画素信号分となる。この差分である第2画素信号分だけCNT107は動作することになる
CNT107は、時刻t311から垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t312までの期間、カウント動作を行う。時刻t313でランプ信号Vrampが所定の電位になると、ランプ信号Vrampは初期値にリセットされる。また、HSR111が出力する水平転送パルスPHによって、各列のCNT107に保持されたカウント値の出力端子OUT1への出力が開始され、出力が終了したところで、選択行の読み出しが終了となる。
以上が第1の実施形態における画素信号読み出し駆動である。

4.出力補正演算
次に、上記で説明した駆動で得られるデジタル値から各画素の第1画素信号と第2画素信号を算出する演算方法を説明する。演算方法を説明するにあたり、図4に基づいて、上記で説明した撮像素子の駆動方法を撮像装置に適用した場合の例について詳述する。
図4において、レンズ部401は、被写体の光学像を撮像素子405に結像させ、レンズ駆動装置402によってズーム制御、フォーカス制御、絞り制御などが行われる。メカニカルシャッタ403は、シャッター駆動装置404によって制御される。撮像素子405は、レンズ部401で結像された被写体を画像信号として取り込む。撮像信号処理回路406は、撮像素子405より出力される画像信号に対する各種の補正を行ったり、データを圧縮したりする処理を行う。撮像素子の出力端子OUT1、OUT2は、撮像信号処理回路へと接続される。タイミング発生部407は、撮像素子405、撮像信号処理回路406に各種タイミング信号を出力する。全体制御・演算部409は、各種演算と撮像装置全体を制御する。メモリ部408は、画像データを一時的に記憶する。記録媒体制御I/F部410は、記録媒体411に記録または読み出しを行うインターフェースである。記録媒体411は、画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。表示部412は、各種情報や撮影画像を表示する。測光装置413は、被写体の明るさを検出し、測距装置414は被写体距離を検出する。
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路406などの撮像系回路の電源がオンされる。それから、図示しないレリーズボタンが押されると、測距装置414から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部409で行う。その後、レンズ駆動装置402によりレンズ部401を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ部401を駆動して測距を行う。
そして、合焦が確認された後に撮影動作が開始される。撮影動作が終了すると、撮像素子405から出力された画像信号は撮像信号処理回路406で後述する補正演算や画像処理が施され、全体制御・演算部409によりメモリ部408に書き込まれる。メモリ部408に蓄積されたデータは、全体制御・演算部409の制御により記録媒体制御I/F部410を通り半導体メモリ等の着脱可能な記録媒体411に記録される。
また、図示しない外部I/F部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
上記の撮像装置における撮像信号処理回路406における補正演算について説明する。撮像素子405の出力端子OUT1を介して、撮像信号処理回路406には、AD変換後のリセット信号N、リセット信号Nと第1画素信号Saの第1加算信号、第1加算信号と第2画素信号Sbの加算信号である第2加算信号がそれぞれ入力される。また、撮像素子405の出力端子OUT2を介して、Mcnt110に保持されている第1加算信号をAD変換した際のカウント値Mが入力される。
選択行において、リセット信号N、第1画素信号Sa、第2画素信号Sbはそれぞれの列に対応する値であり、出力端子OUT2より出力されるカウント値Mは全列共通の値となる。
ここで、第1加算信号と第2画素信号を加算した第2加算信号をAD変換する際には、上記したようにリセット信号と第1画素信号を加算した第1加算信号をAD変換した際のカウント値Mからカウントが開始される。そのため、AD変換後の第2加算信号は、N+Sa+Sb−Mで表されることになる。
よって、撮像信号処理回路406は、第1加算信号N+Saからリセット信号Nを減算することで、第1画素信号Saを得る。また、第2加算信号N+Sa+Sb−Mに第1加算信号をAD変換した際のカウント値Mを加算し、さらに第1加算信号N+Saを減算することで第2画素信号Sbを得る。
以上が第1の実施形態に係わる出力の補正演算方法である。
本実施形態によれば、第2加算信号をAD変換する際に、RCNT105の初期値は第1加算信号に相当する値となっているため、ランプ信号Vrampの開始電位と第2加算信号の差は第2画素信号分となる。この差分である第2画素信号分だけCNT107は動作することになるので、既にAD変換を行った第1加算信号分のカウント動作を省略でき、低消費電力化が可能となる。また、第2加算信号をAD変換する際のランプ信号Vrampの開始電位は、第2加算信号に内包される第1加算信号から予測しているため、被写体に依って予測を誤ることなく、正確に低消費電力駆動を行うことが可能となる。
また、上記の実施形態では各信号を撮像信号処理回路406へ出力し、補正演算を撮像信号処理回路406で行うことで、画像に使用する信号を算出した。しかし、撮像素子内部に列毎に信号を保持可能なメモリと差分回路を有し、上記演算の一部を撮像素子内部で行う構成としてもよい。
以下に具体的な構成とタイミングについて説明する。図5は列毎に信号を保持可能なメモリと減算器を有し、演算の一部を撮像素子内部で行う撮像素子の回路図を示している。
図1で説明した構成に加えて、メモリであるCMa501、CMb502、CMc503とそれぞれ対応するスイッチ504,505,506を有する。CMa501、CMb502、CMc503は、それぞれリセット信号読み出し時、第1加算信号読み出し時、第2加算信号読み出し時において比較器104が反転信号を出力したタイミングでCNT107によるカウント値を保持する。
スイッチ504,505,506は、水平転送回路HSRから出力される水平転送パルスPH1,PH2,PH3によって制御される。CMa501とCMc503はスイッチ504,506を介して水平転送線508に接続され、CMb502はスイッチ505を介して、水平転送線507に接続される。水平転送線507,508は、差分回路である509の入力端に接続される。差分回路509は、入力された2つの信号の差分を出力端子OUT1に出力する。また、差分回路509は、水平転送線507の信号値から水平転送線508の信号値を減算した値を出力するか、水平転送線508の信号値から水平転送線507の信号値を減算した値を出力するか、を制御できる構成となっている。具体的には、転送パルスPTX1のポジティブエッジから転送パルスPTX2のポジティブエッジの間は水平転送線507の信号値から水平転送線508の信号値を減算した値を出力し、それ以外の期間は水平転送線508の信号値から水平転送線507の信号値を減算した値を出力する構成となっている。
次に、図5の構成による露光終了後、読出し動作を行う際のタイミングチャートを、図6を参照しながら説明する。また、図3と同様に図6で示すタイミングチャートは第1画素信号をAD変換する際に、選択行の中で最も早く比較器が反転信号を出力した列の駆動を示すものであり、図3と同様の駆動を行う箇所についての説明は省略する。
リセット信号読み出し期間である時刻t604において、垂直信号線電位Vlineとランプ信号Vrampが一致すると、比較器が反転信号を出力し、その際のCNT107によるカウント値がCMa501に保持される。また、上記の実施形態では時刻t605に対応する時刻で水平転送を行ったが、ここでは水平転送は行わない。
次いで、第1加算信号読み出し期間である時刻t608において、垂直信号線電位Vlineとランプ信号Vrampが一致すると、比較器が反転信号を出力し、その際のCNT107によるカウント値がCMb502に保持される。時刻t609でHSR111が出力する水平転送パルスPH1,PH2によって、各列のCMa501に保持されたリセット信号値とCMb501に保持された第1加算信号値が差分回路509に入力される。そして、CMb501に保持された第1加算信号値からCMa501に保持されたリセット信号値を減算した値が撮像信号処理回路へ出力される。ここで出力される差分信号は、第1加算信号N+Saからリセット信号Nを減じた第1画素信号Saであるので、撮像信号処理回路による演算は不要となる。
次いで、第2画素信号読み出し期間である時刻t612において、垂直信号線電位Vlineとランプ信号Vrampが一致すると、比較器が反転信号を出力し、その際のCNT107によるカウント値がCMc503に保持される。時刻t613でHSR111が出力する水平転送パルスPH2,PH3によって、各列のCMb502に保持された第1加算信号値とCMc503に保持された第2加算信号値が差分回路509に入力される。そして、CMc503に保持された第2加算信号値からCMb502に保持された第1加算信号値を減算した値が撮像信号処理回路へ出力される。
ここで出力される差分信号は第2加算信号値N+Sa+Sb−Mから第1加算信号値N+Saを減じた信号Sb−Mであるので、撮像信号処理回路による演算はここで出力される差分信号Sb−Mに出力端子OUT2から出力される第1加算信号をAD変換した際のカウント値Mを加算することのみで第2画素信号Sbが得られる。更に、カウント値Mの加算演算を内部で行い、外部での演算は行わない構成としてもよい。
上記構成及び駆動のように、撮像素子内部に列毎に信号を保持可能なメモリと差分回路を有し、撮像素子外部の演算の簡易化を行うことが出来る構成としてもよい。
また、本実施形態では近接する2つのPDが一つの増幅MOSを共有している構成において、第1加算信号を読み出し、リセットせずに第2画素信号を第1加算信号に加算して第2加算信号の読み出しを行う駆動を前提としている。
ここで、AD変換のレンジをFDのダイナミックレンジに対応させた構成とした場合を考える。このとき、例えば図7(a)のようにゲインアンプにおいて1倍のゲインをかけた場合は、第1加算信号が飽和していても、第2画素信号を重ねて読むだけのレンジは残っていることになる。
一方で、図7(b)のようにゲインアンプにおいて2倍のゲインをかけたときを考えると、第1加算信号が飽和している場合は2倍のゲインがかかった第1加算信号でAD変換のダイナミックレンジが埋まってしまう。そして、第1加算信号に加算して読み出す第2加算信号から第2画素信号の信号は読み出すことが出来ないため、第2加算信号はAD変換を行わなくてよいことになる。
本実施形態では2倍のゲインがかかっている状態で、且つ第1加算信号が飽和している場合は第2加算信号をAD変換する際に、カウンタは動作しないが、比較器やDAC回路は動作している。そこで、撮像信号処理回路で第1加算信号が飽和しているかどうかを判定し、第1加算画素が飽和していると検出された場合、且つゲインアンプにより2倍以上のゲインがかかっている場合は第2加算信号のAD変換を行わず、比較器104、RCNT105、DAC106、CNT107の内、少なくとも一つの構成要素、若しくは全ての構成要素をパワーセーブするようにしてもよい。
若しくは撮像信号処理回路ではなく、撮像素子内部に第1加算信号の飽和検出手段を設けて、第1加算信号が飽和しているかどうかを判定することとしてもよい。具体的には、アンプ103のアナログ出力とAD変換の飽和に対応する閾値電位とを比較することで検出してもよいし、CNT107のカウント値がAD変換の飽和に対応するカウント値と一致したかどうかで、検出するようにしてもよい。また、選択行の内、各第1加算信号全てが飽和している場合は選択行の第2加算信号のAD変換を行わず、比較器104、RCNT105、DAC106、CNT107の内、少なくとも一つ、若しくは全てをパワーセーブするとしてもよい。若しくは各列に比較器のパワーセーブを行える回路を設けて、選択行の内、第1加算信号が飽和している画素に対応する比較器のみを第2加算信号のAD変換時にパワーセーブするようにしてもよい。
また、本実施形態の駆動は、第1加算信号に対して第2加算信号の信号値が大きいことを前提として、第2加算信号をAD変換する際のランプ信号Vrampの開始電位を第1加算信号に相当する電位とする駆動となっている。しかし、ランダムノイズによって第1加算信号に対して第2加算信号の方が小さくなってしまい、AD変換が適切に行えない場合が考えられる。これに鑑みて、第2加算信号をAD変換する際に、RCNT105の初期値を第1加算信号に相当する値とするとき、ランダムノイズ分オフセットさせる構成としてもよい。また、アナログゲインに応じてランダムノイズも変化するため、アナログゲインに応じてオフセット量を変える構成としてもよい。

(第2の実施形態)
第1の実施形態では、第1加算信号をAD変換する際に、選択行の中で最も早く比較器出力が反転したタイミングのカウント値Crampを、第2加算信号をAD変換する際の初期値とすることで、第1加算信号相当の電位をVrampの開始電位とした。しかし、本発明は行毎にランプ信号Vrampの開始電位を決めることには制限されず、画素毎にランプ信号Vrampの開始電位を決めてもよい。
第2の実施形態では、画素毎に、第1加算信号に応じて第2加算信号をAD変換する際のVrampの開始電位を決める構成について説明する。

1.固体撮像素子の構成
本発明の第2の実施形態に係る固体撮像素子の構成について説明する。
図8は、第2の実施形態に係る固体撮像素子の構成を示すブロック図である。単位画素101、垂直信号線102、アンプ103、RCNT105、DAC106、HSR111、水平転送スイッチ112は図1で示した第1の実施形態の構成と同様のため、説明を省略する。また、単位画素101の構成についても図2で示した第1の実施形態の構成と同様である。
点線で示したブロックは列回路であり、各列に配置されている。列回路は比較器801、カウンタ(CNT)802、メモリ(MEM)803、加算器804で構成される。比較器801の入力の一端には、アンプ103を介して垂直信号線102が接続され、他端には、DAC107の出力Vrampに加算器804を介した電位であるランプ信号Vramp+が入力されている。比較器801は、垂直信号線電位Vlineとランプ信号Vramp+を比較し、垂直信号線電位Vlineとランプ信号Vramp+が一致したタイミングで反転信号を出力する。比較器801の出力はCNT802に入力され、CNT802は基準クロックCLKを基にして、時間と共にアップカウントを行う。そして、比較器801が垂直信号線電位Vlineとランプ信号Vramp+の比較を開始したタイミングでカウント動作をスタートし、比較器出力が反転したところで、そのときのカウント値を保持する構成となっている。
MEM803は各列に分岐した後のランプ信号Vrampと接続され、比較器801の出力と、メモリ動作の制御を行うパルスPSTが入力される。MEM803は比較器801の出力とパルスPSTによって制御されるタイミングでVrampを保持し、また、保持された電位はパルスPSTによって制御されるタイミングで加算器804に入力される。具体的には、パルスPSTがHiで、且つ比較器801の出力のネガティブエッジを検出した際にMEM803にランプ信号Vrampを保持し、パルスPSTのネガティブエッジを検出した際に保持された電位が加算器804に入力される。また、MEM803は、選択行の読み出しが開始するタイミングで保持した電位を初期化する構成となっている。
加算器804には各列に分岐した後のランプ信号Vrampも入力されており、DAC107から出力されるランプ信号VrampにMEM803に保持された電位分オフセットさせた電位であるランプ信号Vramp+を生成することが可能な構成となっている。
以上が第2の実施形態における固体撮像素子の構成である。

2.画素信号読み出し駆動
次に、第2の実施形態における近接する2つのPDが一つの増幅MOSを共有している単位画素構成で列並列AD変換が可能な固体撮像素子において、第1加算信号を読み出した後、リセットせずに第2画素信号を加算して読み出しを行うときの動作を説明する。図9は、露光終了後、上記読出し動作を行う際のタイミングチャートを示している。タイミングチャートにおけるPcompは比較器801の出力を示している。

2―1.リセット信号読み出し
選択行の読み出しが開始される時刻t901でMEM803に保持した電位は初期化される。また、その他のリセット信号を読み出す時刻t901からt906で行う動作は第1の実施形態で説明した時刻t301からt306と同様のためここでは説明を省略する。

2―2.画素信号読み出し1
次いで、時刻t906からt909までの期間に第1加算信号のAD変換を行う。この期間にパルスPSTはHiとなる。まず、時刻t906からt907の期間に転送パルスPTX1がHiとなり、PD1の電荷をリセット信号電位が保持されているFDに加算するようにして転送する。垂直信号線電位Vlineは第1加算信号に応じた電位となる。
次いで、時刻t907からt909の期間にDAC106からランプ信号Vrampが出力され、加算器804を介した電位であるランプ信号Vramp+が比較器801に入力され、第1加算信号のAD変換が行われる。このとき、時刻t901でMEM803は初期化されているため、ランプ信号Vrampとランプ信号Vramp+は同じ電位となる。CNT802は、時刻t907から垂直信号線電位Vlineとランプ信号Vramp+が一致する時刻t908までの期間、カウント動作を行う。また、垂直信号線電位Vlineとランプ信号Vramp+が一致する時刻t908で比較器801の出力PcompがLowとなり、MEM803には時刻t908のランプ信号Vrampが保持される。
時刻t909でランプ信号Vrampが所定の電位分のランプ信号Vrampを発生し終えたと同時にパルスPSTが立ち下り、ランプ信号Vrampは初期値にリセットされる。しかし、比較器405に入力されるランプ信号Vramp+は加算器804によって時刻t908でMEM803に保持された電位がランプ信号Vrampに対してオフセットされた電位となる。
また、HSR111が出力する水平転送パルスPHによって、各列のCNT802に保持されたカウント値の撮像素子外部への出力が開始される。

2―3.画素信号読み出し2
次いで、時刻t910から第2加算信号のAD変換を行う。まず、時刻t910からt911の期間に転送パルスPTX2がHiとなり、第1加算信号が保持されているFDに第2画素信号の電荷が加算されるように転送を行う。垂直信号線電位Vlineは、第2加算信号に応じた電位となる。次いで、時刻t911からt913の期間にDAC106からランプ信号Vrampが出力され、加算器804を介した電位であるランプ信号Vramp+が比較器801に入力され、第2加算信号のAD変換が行われる。このとき、ランプ信号Vramp+の開始電位は第1加算信号に相当する電位となっているため、ランプ信号Vramp+の開始電位と第2加算信号の差は第2画素信号分となる。この差分である第2画素信号分だけCNT802は動作することになる
CNT802は、時刻t911から垂直信号線電位Vlineとランプ信号Vramp+が一致する時刻t912までの期間、カウント動作を行う。時刻t913でランプ信号Vrampが所定の電位を発生し終えると、ランプ信号Vrampは初期値にリセットされる。また、HSR111が出力する水平転送パルスPHによって、各列のCNT802に保持されたカウント値の撮像素子外部への出力が開始され、選択行の読み出しが終了となる。
以上が第2の実施形態における画素信号読み出し駆動である。

3.出力補正演算
次に、上記で説明した駆動で得られるデジタル値から各画素の第1画素信号と第2画素信号を算出する演算方法について説明する。撮像素子の出力は第1の実施形態と同様、撮像信号処理回路406へと送られ、演算される。
本実施形態では、撮像信号処理回路406において、第1加算信号N+Saからリセット信号Nを減算することで、第1画素信号Saを得ることが出来る。また、第2加算信号のAD変換出力は第2画素信号Sbに相当するため、そのまま用いることで第2画素信号Sbを得ることが出来る。
以上が第2の実施形態における出力の補正演算方法である。
本実施形態によれば、第2加算信号をAD変換する際に、画素毎にランプ信号Vrampの開始電位を第1加算信号に相当する電位とすることが出来る。そのため、行毎にカウンタ動作の最適化を行う第1の実施形態に対して、画素毎にカウンタ動作の最適化を行うことが出来るため、更なる低消費電力化が可能となる。
また、第2の実施形態においても、撮像素子内部にメモリと差分回路を有し、撮像素子外部による演算を簡略化できる構成としてもよい。

(第3の実施形態)
第1の実施形態では、画素の区別なく、すべての画素に対して第1の実施形態の駆動を行う前提で説明した。一方で、一部の画素を画素配線等で覆い遮光することで黒レベルを得ることのできるオプティカルブラック画素(以下、OB画素)が存在する撮像素子の場合、OB画素は被写体に依らず常に黒レベルを出力する。第1の実施形態の駆動において選択行の中にOB画素が存在する場合、第2加算画素をAD変換する際の参照信号の初期値はOB画素の黒レベルで律速してしまい、通常画素における第1加算信号に応じた初期値とならない。そのため、低消費電力化を行うことが出来ない。この対策について、図10を用いて説明する。
図10における点線部1000はOB画素で構成される画素列である。OB画素1001は、フォトダイオード上部が遮光されていること以外は図2を用いて説明した構成と同様である。
また、OB画素列1000に対応するRCNT105と同様の回路であるRCNT1005と、DAC106と同様の回路であるDAC1006を第1の実施形態の構成にさらに加えた構成とする。
この構成において、OB画素については、第1加算信号のAD変換の結果を第2加算信号のAD変換にフィードバックをかけることはしない。その代わりに、RCNT1005とDAC1006を用いてリセット信号時のAD変換と同様に第1加算信号と第2加算信号のAD変換を行う。また、OB画素の出力については、第1加算信号読み出し時出力からリセット信号読み出し時出力を減算することで第1画素信号を得て、第2加算信号読み出し時出力から第1加算信号読み出し時出力を減算することで第2画素信号を得る。
上記の様にOB画素と通常の画素で別々のDACを用いてAD変換を行うことで、通常画素の第2加算信号をAD変換する際の参照信号の開始電位はOB画素で律速することなく、高速かつ低消費電力なAD変換が可能となる。

(第4の実施形態)
第1の実施形態では、RCNT105、CNT107、Mcnt110で扱うビット数を同じnビットとした。一方で、DAC106はアナログ信号に変換した後、ローパスフィルタで滑らかにしたアナログ信号を出力するので、必ずしもCNT107、Mcnt110で扱うビット数と同じにする必要はない。そして、RCNT105はCNT107、Mcnt110よりも扱うビット数を少なくする構成も考えられる。この構成を第1の実施形態に適用した場合、第1加算信号をAD変換した際にMcnt110に保持されるデジタル値とMramp109に保持されるデジタル値のビット精度に差が発生してしまう。そのため、第2加算信号をADする際に誤差が発生してしまう懸念がある。
そこで第4の実施形態では、上記課題の対策をした構成について、図11を用いて説明する。図11は、第4の実施形態における撮像素子の回路図である。ここではRCNT105で扱うビット数をmビットとし、CNT107、Mcnt110で扱うビット数をm+2ビットとする。
図11では図1で説明した第1の実施形態の回路図に加えて、Mcnt110の出力に接続され、Mcnt110に保持した値の下位2ビットを0に置き換える回路MSK1101が追加される。また、Mramp109とRCNT105の間に構成され、Mramp109で保持した値をRCNT105の初期値とするときに1を加算する回路1102が追加される。
次に上記構成による具体的な駆動例について、図12を用いて説明する。図12は、図3における時刻t307から時刻t309の期間に対応した本実施形態におけるタイミングチャートである。図12では、垂直信号線電位Vline、クランプ信号Vrampの電位と、RCNT105、Mcnt110のカウント値を示している。
時刻t307からt309の期間にDAC106からランプ信号Vrampが出力され、第1加算信号のAD変換が行われる。Mcnt110は時刻t307から垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t308までの期間、カウント動作を行う。垂直信号線電位Vlineとランプ信号Vrampが一致する時刻t308でMramp109には時刻t308のCramp(図上のA)が保持され、Mcnt110には時刻t308のカウント値が保持される。また、このときにMSK1101はMcnt110に保持されたカウント値(0111)の下位2ビットが0に置き換えられた値(0100)が保持される。
時刻t309で、Mramp109で保持した値に1を加算した値がRCNT105の初期値となる。次いで、第1の実施形態と同様の第2加算信号のAD変換が行われる。その他の駆動方法、及び補正演算は第2の実施形態と同様である。
上記の様に、回路1102でMramp109に保持したCrampに1を加算することで、下位2ビットを0に置き換えたMSK1101の出力に対応した値を、第2加算信号をAD変換する際の参照信号の初期値とすることが出来る。また、MSK1101で下位2ビットを0に置き換えることにより、Mcnt110で扱うビット精度をCrampと揃えることが出来、ビット精度の差による誤差はなくなる。
上記構成とすることで、RCNT105とCNT107、Mcnt110で扱うビット数が異なる場合にも本発明の効果を得ることが可能となる。
(その他の実施形態)
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。

Claims (12)

  1. 複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、
    前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すAD変換器とを備え、
    前記AD変換器は時刻と共に所定の傾きをもって電位が変化する参照信号を生成する参照信号生成器と、前記参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較器とを有し、
    前記フローティングディフュージョン部は、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第1の信号を蓄積するとともに、前記第1の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第2の信号を前記第1の信号に加えて蓄積し、
    前記AD変換器は前記第1の信号をAD変換する際には第1のAD変換モードで動作し、前記第2の信号をAD変換する際には前記第1のAD変換モードとは異なる第2のAD変換モードで動作する、
    ことを特徴とする固体撮像装置。
  2. 前記第2のAD変換モードにおける前記比較器に入力される前記参照信号の初期値は、先のタイミングで行われた前記第1のAD変換モードにおける比較器の出力が変化したタイミングの前記参照信号に応じた値である第1の値とすることを特徴とする請求項1に記載の固体撮像装置。
  3. 前記第2のAD変換モードにおける前記比較器に入力される前記参照信号の初期値は、先のタイミングで行われた前記第1のAD変換モードにおける選択行の中で最も早く比較器の出力が変化したタイミングの参照信号に応じた値である第1の値とすることを特徴とする請求項1に記載の固体撮像装置。
  4. 前記第2のAD変換モードの前記比較器に入力される前記参照信号の初期値は、前記第1の値に対して、さらに所定の電位分オフセットさせた値とすることを特徴とする請求項2または3に記載の固体撮像装置。
  5. 前記画素部による信号の飽和を検出する飽和検出手段をさらに備え、前記飽和検出手段により前記第1の信号が飽和していることが検出された場合、前記第2のAD変換モードでは、前記AD変換器の構成要素の内の少なくとも一つをパワーセーブすることを特徴とする請求項1に記載の固体撮像装置。
  6. 複数のフォトダイオードと、該複数のフォトダイオードごとに設けられた転送スイッチと、前記転送スイッチを介して共通に接続されたフローティングディフュージョン部と、該フローティングディフュージョン部をリセットするリセット手段とを含む単位画素が行列状に配置された画素部と、前記フローティングディフュージョン部のアナログ信号をデジタル信号に変換して読み出すAD変換器とを備える固体撮像装置を制御する方法であって、
    前記AD変換器が、時刻と共に所定の傾きをもって電位が変化する参照信号を生成し、該参照信号とアナログ信号を比較し、その大小関係によって出力を変化させる比較工程と、
    前記フローティングディフュージョン部が、前記画素部の前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第1の信号を蓄積するとともに、前記第1の信号をリセットしない状態で前記複数のフォトダイオードのうちの少なくとも一つのフォトダイオードの信号が前記転送スイッチを介して転送された第2の信号を前記第1の信号に加えて蓄積する蓄積工程と、
    前記AD変換器が、前記第1の信号をAD変換する際には第1のAD変換モードで動作し、前記第2の信号をAD変換する際には前記第1のAD変換モードとは異なる第2のAD変換モードで動作する動作工程と、
    を有することを特徴とする固体撮像装置の制御方法。
  7. 前記第2のAD変換モードにおける前記比較工程で用いられる前記参照信号の初期値は、先のタイミングで行われた前記第1のAD変換モードにおける比較工程の出力が変化したタイミングの前記参照信号に応じた値である第1の値とすることを特徴とする請求項6に記載の固体撮像装置の制御方法。
  8. 前記第2のAD変換モードにおける前記比較工程で用いられる前記参照信号の初期値は、先のタイミングで行われた前記第1のAD変換モードにおける選択行の中で最も早く比較工程の出力が変化したタイミングの参照信号に応じた値である第1の値とすることを特徴とする請求項6に記載の固体撮像装置の制御方法。
  9. 前記第2のAD変換モードでの前記比較工程で用いられる前記参照信号の初期値は、前記第1の値に対して、さらに所定の電位分オフセットさせた値とすることを特徴とする請求項7または8に記載の固体撮像装置の制御方法。
  10. 前記画素部による信号の飽和を検出する飽和検出工程をさらに備え、前記飽和検出工程により前記第1の信号が飽和していることが検出された場合、前記第2のAD変換モードでは、前記AD変換器の構成要素の内の少なくとも一つをパワーセーブすることを特徴とする請求項6に記載の固体撮像装置の制御方法。
  11. 請求項6乃至10のいずれか1項に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
  12. 請求項6乃至10のいずれか1項に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。
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