JP2008252605A - 固体撮像装置、固体撮像装置の信号処理方法および撮像装置 - Google Patents

Abstract

【課題】Ｐ相とＤ相との間で発生するゲイン誤差に起因する縦筋ノイズ成分を無くし、画質の向上を図る。
【解決手段】画素アレイ部３０の上部側の光学的黒画素領域（ＶＯＰＢ）の画素行３３Ａをゲイン１倍の補正用画素行として、画素行３３Ｂをゲイン８倍の補正用画素行としてそれぞれ用い、これら補正用画素行３３Ａ，３３Ｂの各画素から取得した画素信号を、カラム処理部５０を通すことによってＰ相とＤ相との間のゲイン誤差を補正するためのゲイン１倍の補正値とゲイン８倍の補正値として得る一方、これら補正値を用いてマルチプレクサ８１においてゲイン誤差の補正処理を行うようにする。
【選択図】図７

Description

本発明は、固体撮像装置、固体撮像装置の信号処理方法および撮像装置に関し、特に、いわゆるカラム方式の固体撮像装置、当該固体撮像装置の信号処理方法および当該固体撮像装置を用いた撮像装置に関する。

固体撮像装置の一方式として、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＣＭＯＳ型固体撮像装置において、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部に対して、画素列ごとに独立のカラム処理部を設け、画素アレイ部の各画素から信号（画素信号）を画素行ごとに順次読み出してカラム処理部に一旦保持し、所定のタイミングで１行分の画素信号を順次順次読み出すカラム方式と呼ばれる技術が知られている。

このカラム方式のＣＭＯＳ型固体撮像装置は、カラム処理部から読み出される１行分の画素信号を処理する信号処理回路として、例えば、画素信号を順次増幅して電圧信号として出力する出力アンプと、その電圧信号を細かいゲイン刻みの中のいずれかのゲインで電圧増幅する可変ゲイン増幅器と、この電圧増幅された画素信号をデジタル信号に変換するＡＤ（アナログ−デジタル）変換器などを有している。

この種の固体撮像装置において、ＡＤ変換器のビット精度は、一般的に、１２ビットや１４ビットといったものが開発され、使用されている。そして、このＡＤ変換器のビット数を大きくすると、消費電力が大きくなり、さらに回路自身が持つ雑音により、ビット精度を良くしていくことが格段に難しくなってしまう。このため、従来のカラム方式の固体撮像装置では、ビット精度を高くすることが困難であり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大することが難しかった。

これに対して、画素アレイ部の画素列ごとに画素信号増幅部を設け、画素信号の大きさを検出し、この信号の大きさに応じて画素信号増幅部に対してゲインを設定する一方、変換器でＡＤ変換したデジタル画素信号に対して、画素列ごとに画素信号増幅部に設定されたゲイン分を補正する処理を施すことにより、Ｓ／Ｎを良好に保ちながら、１画面分の信号のダイナミックレンジを拡大するようにしたカラム方式のＣＭＯＳ型固体撮像装置が提案されている（例えば、特許文献１参照）。

また、画素アレイ部の画素列ごとに設けられたカラム処理部において、画素信号をランプ（ＲＡＭＰ）波形の参照信号と比較器で比較することによって画素信号の大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、このパルス信号のパルス幅の期間において所定のクロックをカウンタでカウントし、そのカウント値を画素信号の大きさに応じたデジタル信号とすることによってＡＤ変換を行なうようにしたカラム方式のＣＭＯＳ型固体撮像装置も提案されている（例えば、特許文献２参照）。

このＣＭＯＳ型固体撮像装置ではさらに、カウンタとしてアップ／ダウンカウンタを用い、画素からリセットの直後に出力されるノイズ成分（以下、「Ｐ相信号」と記述する）についてダウンカウントを行ない、その後に画素から出力される受光光量に応じた真の信号成分（以下、「Ｄ相信号」と記述する）についてアップカウントを行なって、Ｐ相信号とＤ相信号との差分をとることにより、固定パターンノイズやリセットノイズなどのノイズ成分を取り除く、いわゆるデジタルＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理を行なうようにしている。

特開２００５−１７５５１７号公報 特開２００５−３０３６４８号公報

上述したようなデジタルＣＤＳ処理機能をカラム処理部に持つ固体撮像装置に対して、特許文献１記載の技術を適用する場合、比較器の入力側に可変ゲイン増幅器を設け、画素信号の大きさに応じて可変ゲイン増幅器のゲインを設定することになる。しかしながら、この場合、デジタルＣＤＳ処理を行なう際に、可変ゲイン増幅器のゲイン倍率を判別することができないために、Ｐ相とＤ相との間でゲインのずれが発生する（その詳細については後述する）。

このように、Ｐ相とＤ相との間で発生するゲインずれは、可変ゲイン増幅器に依存するばらつきを発生するために、画としては縦筋となって画質不良を招く。この縦筋による画質不良に加え、通常、固定ゲインにおいても黒状態で撮像した場合においても、画素アレイ部から比較器に至るまでの間の回路系や配線等のさまざまな要因により、Ｐ相とＤ相との間にゲインのミスマッチが発生し、オフセットが発生する。このオフセット成分は、縦筋の原因となる上記ゲインずれに重畳するので、縦筋が複雑化し、低照度では画質をさらに悪化させることになる。

そこで、本発明は、Ｐ相とＤ相との間で発生するゲインずれに起因する縦筋を無くし、画質の向上を可能にした固体撮像装置、固体撮像装置の信号処理方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、光電変換素子を含む単位画素が行列状に２次元配置されてなり、前記単位画素のリセット時の第１信号と前記光電変換素子で光電変換して得た電荷に応じた第２信号とを画素信号として信号線に出力する画素アレイ部と、前記単位画素から出力され、前記信号線を通して供給される前記画素信号の大きさに応じた複数のゲインで当該画素信号を増幅する可変ゲイン増幅器と、前記可変ゲイン増幅器で増幅された前記画素信号をデジタル信号に変換するＡＤ（アナログ−デジタル）変換器とを含む信号処理部とを備えた固体撮像装置において、前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記信号線に前記画素信号の基準となる基準信号を供給し、前記信号処理部を経た前記基準信号を前記複数のゲインに対応した複数の記憶部にそれぞれ保持し、前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記画素アレイ部の有効画素領域の各単位画素から前記信号線に出力され、前記信号処理部を経た画素信号から前記複数の記憶部にそれぞれ前記複数のゲインに対応して保持している前記基準信号を減算する構成を採っている。

ここでは、理解を容易にするために、可変ゲイン増幅器の複数のゲインを、例えば第１ゲインと第２ゲインの２つとする。可変ゲイン増幅器が第１，第２ゲインにそれぞれ設定されているときに、基準信号が信号処理部を通過することで、第１ゲインのときの基準信号と第２ゲインのときの基準信号には、信号処理部を通過することに伴うオフセット成分が乗る。そして、このオフセット成分を含む第１ゲインのときの基準信号と第２ゲインのときの基準信号をそれぞれ補正値として対応する記憶部に保持しておき、可変ゲイン増幅器が第１，第２ゲインにそれぞれ設定されているときに、画素アレイ部の有効画素領域の各単位画素から信号線に出力され、信号処理部を通過した画素信号から、記憶部にそれぞれ保持している補正値を減算することで、信号処理部を通過することに伴うオフセット成分が無くなる。

本発明によれば、可変ゲイン増幅器やＡＤ変換器を含む信号処理部を通過することに伴うオフセット成分を無くせることにより、当該オフセット成分に起因する縦筋ノイズ成分を除去することができるために、画質の向上を図ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る増幅型固体撮像装置の構成の概略を示すブロック図である。ここでは、増幅型固体撮像装置として、ＣＭＯＳ型固体撮像装置を例に挙げて説明するが、本発明は、ＣＭＯＳ型固体撮像装置への適用に限られるものではなく、ＭＯＳ型固体撮像装置など増幅型固体撮像装置全般に適用可能である。

図１に示すように、本実施形態に係るＣＭＯＳ型固体撮像装置１０は、光電変換素子を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されてなる画素アレイ部３０、垂直駆動部４０、カラム処理部５０、参照信号生成部６０、水平走査部７０、デジタル信号処理部８０およびシステムコントローラ９０等を有する構成となっている。

（単位画素）
単位画素２０は、光電変換素子、例えばフォトダイオード２１と、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する回路構成となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いた場合を例に挙げている。

フォトダイオード２１は、光電変換によって光を電荷（ここでは、電子）に変換し、転送トランジスタ２２によって転送されるまで電荷を蓄積する。

転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ（フローティングディフュージョン）部２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された電荷をＦＤ部２６に転送する。

リセットトランジスタ２３は、電源ＶＤＤにドレイン電極が、ＦＤ部２６にソース電極がそれぞれ接続され、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＦＤ部２６の電位を初期化（リセット）し、増幅トランジスタ２４にＰ相信号（画素２０の基準信号）を出力させる。リセットトランジスタ２３は、転送トランジスタ２２と同時にオン状態になることで、フォトダイオード２１の電荷を完全転送させ、フォトダイオード２１を初期化させる。

増幅トランジスタ２４は、ＦＤ部２６にゲート電極が、電源ＶＤＤにドレイン電極がそれぞれ接続され、ＦＤ部２６の電圧にしたがって、垂直信号線３１へ画素信号を電流として流す。このとき、増幅トランジスタ２４は、ＦＤ部２６の電荷を増幅する。

選択トランジスタ２５は、増幅トランジスタ２４のソース電極と、画素列ごとに配線された垂直信号線３１との間に接続され、垂直駆動部４０による垂直走査に同期して、増幅トランジスタ２４のソース電極と垂直信号線３１との間を電気的に接続する。

ＦＤ部２６は、増幅トランジスタ２４のゲート電極に接続された寄生容量であり、蓄積された電荷によって発生した電圧にしたがって増幅トランジスタ２４に流す電流を制御する。ＦＤ部２６の電位は、転送トランジスタ２２およびリセットトランジスタ２３のオン／オフによる電荷量の変動にしたがって変化する。

なお、単位画素２０としては、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する回路構成のものに限られるものではなく、例えば、選択トランジスタ２５を省略して、当該選択トランジスタ２５の機能を増幅トランジスタ２４に持たせた３トランジスタ構成のものなどを用いることも可能である。

（画素アレイ部）
画素アレイ部３０は、ｍ行×ｎ列の単位画素２０の集合体であり、ｍ行×ｎ列の画素配置に対して画素列ごとに垂直信号線３１が配線され、画素行ごとに単位画素２０を駆動する複数の駆動線３２が配線されている。

図１では、図面の簡略化のために、ある画素列の垂直信号線３１とある画素行の複数の駆動線３２のみを図示し、またそれらの交差部分に位置する１つの単位画素２０の回路構成のみを図示している。

複数の駆動線３２としては、例えば、転送トランジスタ２２を駆動する転送駆動線３２−１、リセットトランジスタ２３を駆動するリセット駆動線３２−２、選択トランジスタ２５を駆動する選択駆動線３２−３などが配線されている。

画素アレイ部３０は、一般的に、撮像信号として用いられる画素信号を出力する画素部分を有効画素領域とし、この有効画素領域の周辺に、外部光が入射しないように遮光されて画素信号の基準（例えば、黒レベル）となる基準信号を出力する光学的黒画素領域を有する構成となっている。

（垂直駆動部）
垂直駆動部４０は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部３０の各画素２０を行単位で選択走査しつつ、選択行の画素２０に対して、リセットトランジスタ２３のリセット駆動、転送トランジスタ２２の転送駆動および選択トランジスタ２５の選択駆動を行なう。

より具体的には、垂直駆動部４０は、転送トランジスタ２２を行ごとに転送パルスｔｒによって制御し、フォトダイオード２１に蓄積された電荷をＦＤ部２６に転送させる。また、垂直駆動部４０は、リセットトランジスタ２３を行ごとにリセットパルスｒｓｔによって制御し、ＦＤ部２６の電位を初期化させる。さらに、垂直駆動部４０は、選択トランジスタ２５を行ごとに選択パルスｓｅｌによって制御し、増幅トランジスタ２４からの画素信号を垂直信号線３１へ行単位で出力する。

なお、垂直駆動部４０は、リセットトランジスタ２３によってＦＤ部２６の電位を初期化させたときの基準信号（参照信号）であるＰ相信号と、フォトダイオード２１で光電変換されて蓄積された電荷によって変動するＤ相信号（真の信号成分）とを別々のタイミングで垂直信号線３１に出力するように選択行の各単位画素２０の駆動制御を行なう。

（カラム処理部）
カラム処理部５０は、画素アレイ部３０の画素列ごとに配された回路部分によって構成されている。

図２は、ある画素列ｉについての回路部分の具体的な構成の一例を示す回路図である。以下では、ある画素列ｉについての回路部分を「カラム処理部５０ｉ」と記述する。図２に示すように、カラム処理部５０ｉは、電流負荷回路部５１、比較回路部５２およびカウンタ／ラッチ回路部５３を有する構成となっている。

＜電流負荷回路部＞
電流負荷回路部５１は、電流源５１１、キャパシタ５１２および２つのＭＯＳトランジスタ５１３，５１４によって構成され、垂直駆動部４０によって選択された画素行の各単位画素２０から、Ｐ相信号およびＤ相信号を電流の形で取り出し、これらを画素信号として比較回路部５２に伝達する。

電流源５１１は、垂直信号線３１と基準電位ノード（例えば、接地ノード）との間に接続されることによって単位画素２０の増幅トランジスタ２４とソースフォロワを構成し、当該増幅トランジスタ２４に供給するバイアス電流を発生する。

キャパシタ５１２は、垂直信号線３１に対して直列に挿入され、単位画素２０の増幅トランジスタ２４から垂直信号線３１を通して供給される画素信号のうち、交流成分のみを抽出して比較回路部５２に伝達する。

ＭＯＳトランジスタ５１３は、電源ＶＤＤと垂直信号線３１との間に接続されてスイッチング動作を行うスイッチ素子であり、垂直信号線３１の電位を初期設定して常に同じ状態でＰ相期間が始まるようにする。

ＭＯＳトランジスタ５１４は、Ｐ相期間において垂直信号線３１の電位を固定するスイッチ素子であり、ブルーミング等によって単位画素２０のＦＤ部２６の電位が下がった場合に、Ｐ相信号レベルとＤ相信号レベルの差分が小さくなるのを防ぐための電位ＶＳＵＮを垂直信号線３１に与える。

電流源５１１および２つのＭＯＳトランジスタ５１３，５１４の各駆動は、システムコントローラ９０による制御の下に実行される。具体的には、システムコントローラ９０からは、電流源５１１に対して制御信号ｐ＿ｉｌｏａｄが供給され、ＭＯＳトランジスタ５１３，５１４に対して制御信号ｐ＿ｖｉｎｉ，ｐ＿ｖｓｕｎが供給される。

＜比較回路部＞
比較回路部５２は、プログラマブルゲインアンプ（ＰＧＡ;Programmable Gain Amplifier)等からなる可変ゲイン増幅器５２１、比較器５２２、キャパシタ５２３、ローパスフィルタ（ＬＰＦ）５２４、バッファ５２５、ゲイン検出器５２６およびゲインフラグ保持回路５２７を有する構成となっている。

可変ゲイン増幅器５２１は、ゲイン検出器５２６から与えられるゲイン設定信号（フラグ）ｇａｉｎ＿ｆｌａｇの設定に従い、垂直信号線３１からキャパシタ５１２を通して与えられる画素信号レベルＶｓｌを、ｍ倍またはｎ倍（ｍ，ｎは任意の整数）のゲインで増幅する。

比較器５２２は、可変ゲイン増幅器５２１から出力される画素信号レベルＶｓｌ′と、後述するＤＡＣ（デジタル−アナログ変換器）６３からキャパシタ５２３を介して与えられるランプ（ＲＡＭＰ）波形の参照信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）とを比較し、画素信号レベルＶｓｌ′と参照信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）が一致する時点でフラグ信号を立てる（出力する）。

ローパスフィルタ５２４は、比較器５２２の比較出力のチャタリングを除去する作用をなす。バッファ５２５は、後段のファンアウトに対して十分なドライブ能力を持たせる作用をなす。

ゲイン検出器５２６は、垂直信号線３１から与えられる画素信号レベル（画素信号の大きさ）Ｖｓｌを、ＤＡＣ６３から与えられる直流信号（または、数ステップの直流信号）の判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）と比較し、画素信号レベルＶｓｌが判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）とクロスしたときに、ゲインの切り替えを指示するゲイン設定信号ｇａｉｎ＿ｆｌａｇを可変ゲイン増幅器５２１に伝達する。

ゲインフラグ保持回路５２７は、ゲイン検出器５２６から出力されるゲイン設定信号ｇａｉｎ＿ｆｌａｇを一時的に保持するとともに、後述するデジタル信号処理部８０においてゲインの補正を行う際に、水平走査部７０からの信号に同期して（水平転送／水平走査に同期して）デジタル信号処理部８０に対して出力する。

＜カウンタ／ラッチ回路部＞
図３は、カウンタ／ラッチ回路部５３の具体的な構成の一例を示すブロック図である。カウンタ／ラッチ回路部５３は、後述するＰＬＬ(Phase Locked Loop)回路６１から供給される同期信号ｐｌｌ＿ｃｋをカウントし、比較回路部５２からフラグ信号が供給された時点で同期信号ｐｌｌ＿ｃｋによるカウント動作を停止し、画像信号レベルＶｓｌをデジタル値で確定させる。

図３に示すように、カウンタ／ラッチ回路部５３は、ラッチ回路５３１、アップ／ダウン選択回路群５３２、アップ／ダウンカウンタ群５３３および保持回路群５３４を有する構成となっている。

ラッチ回路５３１は、比較回路部５２から供給されるフラグ信号の状態（フラグ信号が立っているか否か）に合わせて、ＰＬＬ回路６１から供給される同期信号ｐｌｌ＿ｃｋをアップ／ダウンカウンタ５３３に渡す。

アップ／ダウン選択回路群５３２は、システムコントローラ９０から与えられる制御情報に基づいて、アップ／ダウンカウンタ群５３３をアップ（ＵＰ）カウントさせるか、ダウン（ＤＯＷＮ）カウントさせるかを選択する。

アップ／ダウンカウンタ群５３３は、ＰＬＬ回路６１からラッチ回路５３１を通して同期信号ｐｌｌ＿ｃｋが供給されている期間、当該同期信号ｐｌｌ＿ｃｋに同期してカウント動作を続ける。このアップ／ダウンカウンタ群５３３では、例えば、Ｐ相信号をダウンカウントし、Ｄ相信号をアップカウントしてＰ相信号とＤ相信号の引き算を行なうことによってデジタルＣＤＳ処理が実行される。

アップ／ダウンカウンタ群５３３としては、ＣＤＳの解像度と正負判別用のビット数だけアップ／ダウンカウンタ［ｉ］−［ｏ］が並べられている。このアップ／ダウンカウンタ群５３３は、非同期型Ａｄｄｅｒの構造になっており、（ｊ−１）桁の切り替わり信号が（ｊ）桁のカウンタのクロックとなる。

保持回路群５３４は、アップ／ダウンカウンタ群５３３の各カウンタがカウント動作を停止したときのカウント値、即ち画素信号レベルＶｓｌのデジタル値を保持（ラッチ）し、水平走査部７０の制御により、電流形式で次段のデジタル信号処理部８０へデジタル信号ｄｉｇｉｔ＿ｏｕｔを引き渡す。このように、電流形式でデジタル信号ｄｉｇｉｔ＿ｏｕｔを転送することにより、転送スピードの高速化と対ノイズ性の向上を図ることができる。

上述したことから明らかなように、水平走査部７０による制御の下に、保持回路群５３４に保持した画素信号レベルＶｓｌのデジタル値を次段のデジタル信号処理部８０へ電流形式で転送する際の駆動周波数を遅くするために、カウンタ／ラッチ回路部５３は、列ごとにいくつかのグループに分割し、デジタル値をパラレルに出力する構成となっている。

カラム処理部５０において、比較回路部５２とカウンタ／ラッチ回路部５２は、画素アレイ部３０から垂直信号線３１および電流負荷回路部５１を通して供給されるアナログ画素信号をデジタル画素データにＡＤ変換する機能を持っている。これにより、本実施形態に係るＣＭＯＳ型固体撮像装置１０は、カラムＡＤ変換方式のイメージセンサとなっている。

（参照信号生成部）
図１に説明を戻す。参照信号生成部６０は、ＰＬＬ回路６１、カウンタ６２およびＤＡＣ（デジタル−アナログ変換器）６３を有する構成となっている。

ＰＬＬ回路６１は、外部から与えられる基準クロックを逓倍させた周波数のクロック信号を発生し、当該クロック信号を同期信号として、カウンタ６２およびカウンタ／ラッチ回路部５３へ供給する。

カウンタ６２は、ＰＬＬ回路６１から同期信号に同期してカウント動作を行うことで、ＤＡＣ６３でランプ波形の参照信号を生成するためのデジタル信号を出力する。ＤＡＣ６３は、カウンタ６２から出力されるデジタル信号に基づいて、ランプ波形の参照信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）を生成し、比較回路部５２の比較器５２２に供給する。

ＤＡＣ６３は、ランプ波形の参照信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）のほかに、画素信号Ｖｓｌの信号レベルを判定するための判定基準信号ｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）を生成し、比較回路部５２のゲイン検出器５２６に供給する。

（水平走査部）
水平走査部７０は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部５０の特定の列のカウンタ／ラッチ回路部５３に保持されている画素信号レベルのデジタル値をデジタル信号処理部８０へ転送させる制御信号を、該当する列のカウンタ／ラッチ回路部５３に供給する。

（デジタル信号処理部）
デジタル信号処理部８０は、マルチプレクサ８１およびＤＳＰ(Digital Signal Processor;デジタル信号処理）回路８２を有する構成となっている。

このデジタル信号処理部８０において、マルチプレクサ８１は、カラム処理部５０から電流形式で受け取った画素信号レベルのデジタル値ｄｉｇｉｔ＿ｏｕｔを電圧に変換し、このデジタル画素データに対して種々のデジタル処理を行なう。

具体的には、マルチプレクサ８１は、水平方向の画素信号の加算や除算、加算時に可変のデジタルゲインをかける、オフセット加算、同期コードの挿入、測定用のデータ間引き出力処理、複数チャネル入力をまとめて出力端子を削減するためのデータの並び替え、各種クロックの生成などの処理を行なう。

ＤＳＰ回路８２は、マルチプレクサ８１から出力された画素信号のデジタル値から画素の欠陥補正、補間処理、システムコントローラ９０へ供給するフィードバック制御信号の出力、画像信号の任意の出力フォーマットへの変換などのデジタル処理を行なう。

（システムコントローラ）
システムコントローラ９０は、ＤＳＰ回路８２から供給されるフィードバック制御信号に従い、画素アレイ部３０の周辺の各回路部を制御する信号を発生する。具体的には、システムコントローラ９０は、垂直駆動部４０の駆動制御を行なうタイミング信号、電流負荷回路部５１の電流源５１１の制御を行なう制御信号ｐ＿ｉｌｏａｄ、２つのＭＯＳトランジスタ５１３，５１４の制御を行なう制御信号ｐ＿ｖｉｎｉ，ｐ＿ｖｓｕｎ、水平走査部７０の制御を行なう制御信号などを発生する。

［低照度の条件下でのノイズについて］
ところで、ＣＭＯＳ型固体撮像装置では、低照度、高照度に関係なく、単位画素２０から垂直信号線３１を通して供給されるアナログ画素信号Ｖｓｌをデジタル画素データに変換する際の量子ノイズは常に一定である。このため、低照度の光源下で撮像された物体では、カラム処理部５０内の比較器５２２自体のランダムノイズの影響も重畳されて、Ｓ／Ｎが悪くなり、画面のちらつきが顕著となる。

単位画素２０からの信号に含まれる光ショットノイズは、下記の式で表される。
Ｎｎ＝√Ｎs
但し、Ｎsは単位画素２０に入射した光子数、Ｎｎは光ショットノイズの原因となる光子数である。

例えば、比較器５２２直前での信号／光電変化した電子数の比（変換効率)を１００μＶ／ｅ-とすると、入力信号が１０００ｍＶの場合、相当する電子の個数は１０００個、光ショットノイズに相当する個数は１００個となり、比較器５２２直前での信号は１０ｍＶｒｍｓとなり、Ｓ／Ｎは４０ｄＢである。

ところが、入力信号が１０ｍＶまで小さくなると、相当する電子の個数は１００個、光ショットノイズに相当する個数は１０個、比較器５２２直前での信号は1ｍＶｒｍｓとなり、Ｓ／Ｎは２０ｄＢまで落ちてしまう。

入力信号が１０ｍＶの状態で、フルレンジ１Ｖ、１０ビットの分解能をもつＡＤ変換器を使った場合、1ＬＳＢはおおよそ1ｍＶ弱であり、最大２ＬＳＢがノイズ成分となってしまう。このため、Ｓ／Ｎは１４ｄＢまで悪化する。

ここで、入力信号をｎ倍、例えば８倍にするとどうなるかを検討する。図４は、入力信号を８倍にした場合のノイズ軽減効果を説明した概要図である。

入力信号のＳ／Ｎは光ショットノイズ成分も増幅されるので、ノイズは８Ｖｒｍｓとなる。この場合、１ＬＳＢはそのまま1ｍＶのままであるので、８ＬＳＢ分がノイズ成分となる。信号成分も増幅されているので、出力は８０ＬＳＢとなり、Ｓ／Ｎは２０ｄＢのままである。

この例をみてもわかるように、入力信号をｎ倍することにより、後段のＡＤ変換器の量子化ノイズに対して、低照度の領域での画素からの影響を小さくすることができ、最終的に、低照度の条件化でのノイズを軽減させることができる。

この点に鑑みてなされたのが、本実施形態に係るＣＭＯＳ型固体撮像装置１０である。すなわち、図２の説明でも述べたように、本実施形態に係るＣＭＯＳ型固体撮像装置１０は、カラム処理部５０の比較回路部５２において、比較器５２２の前段に可変ゲイン増幅器５２１を有するとともに、画素信号レベルＶｓｌに基づいて可変ゲイン増幅器５２１のゲインをｍ倍（例えば、１倍）にするか、ｎ倍（例えば、８倍）にするかを判断するゲイン検出器５２６を有する構成となっている。

図５に、上記構成の比較回路部５２を動作させたときの出力信号の例を低照度の場合と高照度の場合に分けて示している。

図２において、ゲイン検出器５２６の一方の入力端には垂直信号線３１から画素信号レベルＶｓｌが入力され、他方の入力端にはＤＡＣ６３から直流信号（または、数ステップの直流信号）が判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）として与えられる。ゲイン検出器５２６は、画素信号レベルＶｓｌが判定基準レベルｄａｃ＿ｒｅｆ（ｇａｉｎ）とクロスしたときに、ゲインの切り替えを指示するゲイン設定信号ｇａｉｎ＿ｆｌａｇを可変ゲイン増幅器５２１に伝達する。

可変ゲイン増幅器５２１は、ゲイン検出器５２６からのゲイン設定信号ｇａｉｎ＿ｆｌａｇの設定に従い、ｍ倍（例えば、１倍）またはｎ倍（例えば、８倍）のゲインで画素信号レベルＶｓｌを増幅する。そして、可変ゲイン増幅器５２１の増幅結果を基にして、比較器５２２において、ＤＡＣ６３から与えられるランプ波形の基準信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）と比較を行う。

ゲイン検出器５２６から出力されるゲイン設定信号ｇａｉｎ＿ｆｌａｇは、一旦ゲインフラグ保持回路５２７に保持される。そして、水平走査部７０の制御による水平転送に合わせて、デジタル信号処理部８０においてゲインの補正を行う際に、出力デジタル信号ｄｉｇｉｔ＿ｏｕｔと同期してデジタル信号処理部８０へと転送される。

数ステップのゲイン切り替えを行う場合は、それに対応した数の判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）と、各判定基準レベルとクロスしたときのゲインを指定する回路を追加する必要がある。以降では、簡単のために、図４および図５の例のように、ゲインの倍率設定は１倍と８倍の二段階切り替えとして説明する。

図５の例では、判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）は直流レベルでよい。ただし、プロセスのばらつきの補正、評価時における確認などの用途において、レベルを調整する必要があるので、レベル調整ができ、且つ、すべての列のゲイン検出器５２６を駆動させることができるドライブ能力のある回路から判定基準レベルｄａｃ＿ｒｅｆ（ｌｅｖｅｌ）を出力するようにするとよい。

比較器５２２から出力される信号については、カウンタ／ラッチ回路部５３において、デジタルＡＤ変換およびデジタルＣＤＳ処理が行われる。そして、水平走査部７０による制御の下に、画素信号レベルＶｓｌのデジタル値ｄｉｇｉｔ＿ｏｕｔについて電流形式での水平転送を実施する。この際、前述のゲイン設定信号ｇａｉｎ＿ｆｌａｇも水平走査に同期してデジタル信号処理部８０のマルチプレクサ８１へ供給される。

ゲイン設定信号ｇａｉｎ＿ｆｌａｇがゲイン８倍になっている場合は、カラム処理部５０から出力されるデジタル値ｄｉｇｉｔ＿ｏｕｔはそのままであるが、ゲイン１倍の場合は、ゲイン８倍になるようにデジタル値ｄｉｇｉｔ＿ｏｕｔを変更する。

この際、バイナリ信号は、かける数値が２のｎ乗の場合、下位ビットにｎ個の０を付け足すのみでよいので、デジタル値の変更処理が簡単である。図５の例では８倍なので、デジタル値のＬＳＢ側にさらに三桁分の０を追加することで容易に８倍に変更できる。

上述したように、低レベル信号（低照度の信号）を比較器５２２での比較時点でｎ倍、例えば８倍にゲインアップすることにより、低レベル信号の量子化ノイズに対するＳ／Ｎを向上させることができる。具体的には、低レベルでの画素信号レベルＶｓｌをゲインアップすると、ランダムノイズによって発生する量子化ノイズを軽減させることができる。

また、カラム処理部５０のカウンタ（５３３）のビット数を大きくさせることなく、ビット数を増やすことができるとともに、ＤＡＣ６３で生成するランプ波形の参照信号ｄａｃ＿ｒｅｆ（ｒａｍｐ）の傾き、レベルを調整することで、ダイナミックレンジをさらに拡大させることができる。

［デジタルＣＤＳ処理を行なう際の問題点］
ここで、デジタルＣＤＳ処理を行なう際の問題点について考える。比較回路部５２において、ゲインを１倍に設定するか８倍に設定するかはＤ相の時点でないと判断できない。このため、Ｐ相のゲインを何倍に設定するかが大きな問題となる。

ゲインを１倍に設定した場合と、８倍に設定した場合ではオフセットが発生するので、Ｐ相時にゲイン１倍固定で、ゲイン８倍の信号を比較した場合はゲイン１倍とゲイン８倍の分のオフセット成分が重畳してＰ相とＤ相との間でゲインのずれ（ゲイン誤差）が発生する。その様子を図６に示す。図６の例では、ゲインの切り替えは１倍と８倍、Ｐ相は８倍固定となっているものとして説明している。

低照度の場合、増幅前は、カラムＡＤＣの出力信号ｄｉｇｉｔ＿ｏｕｔには、Ｐ相とＤ相との間のミスマッチによるノイズ成分が重畳されているために、デジタルＣＤＳ処理ではこのノイズ成分を除去しきれない。ゲイン８倍に増幅後は、ノイズ成分を含む信号がゲイン８倍で増幅されることにより、当該ノイズ成分も８倍になる。一方、高照度の場合、Ｐ相とＤ相との間のミスマッチによるノイズ成分のほかに、可変ゲイン増幅器５２１のゲイン切り替えによるオフセット成分も重畳される。

このように、単位画素２０からのＤ相の出力ゲインが１倍になるような設定の場合、Ｐ相とＤ相との間でゲインのずれが発生し、このゲインずれは可変ゲイン増幅器５２１に依存するばらつきを発生するので、画としては縦筋となって画質不良を招く。

この縦筋による画質不良に加え、通常、固定ゲインにおいても黒状態で撮像した場合においても、画素アレイ部３０から比較器５２２に至るまでの間の回路系や配線等のさまざまな要因により、Ｐ相とＤ相との間にゲインのミスマッチが発生し、オフセットが発生する。このオフセット成分は、縦筋の原因となる上記ゲインずれに重畳するので、縦筋が複雑化し、低照度では画質をさらに悪化させることになる。

［本実施形態の特徴部分］
そこで、本実施形態では、デジタルＣＤＳ処理機能をカラム処理部５０に持たせるとともに、カラム処理部５０内の比較器５２２の入力側に可変ゲイン増幅器５２１を設け、画素信号の大きさ（レベル）に応じて可変ゲイン増幅器５２１のゲインを設定する構成を採るＣＭＯＳ型固体撮像装置１０において、以下のような構成およびその動作により、Ｐ相とＤ相との間で発生するゲインずれに起因する縦筋を無くし、画質の向上を図ることを特徴としている。

具体的には、垂直信号線３１に対して画素信号の基準となる基準信号を供給する一方、当該基準信号に対して可変ゲイン増幅器５２１のゲインを任意の倍率ｍ倍とｎ倍に切り替え、かつ、ＡＤ変換およびデジタルＣＤＳ処理を行なって得られるデジタル値を、カラム処理部５０を通過することに伴うオフセット成分（Ｐ相とＤ相との間のゲイン誤差）を補正する補正値としてメモリ（記憶部）に保持し、この保持した補正値を用いてカラム処理部５０を通過することに伴うオフセット成分を補正することで、当該オフセット成分に起因する縦筋ノイズ成分を無くようにする。

垂直信号線３１に対して画素信号の基準信号を供給するには、一例として、画素アレイ部３０の一部を遮光したとき、この遮光状態にある単位画素の画素信号を基準信号として垂直信号線３１に読み出すようにすればよい。遮光状態にある単位画素としては、一般的に、画素アレイ部３０の周縁部（有効画素領域の周辺部）に遮光されて設けられる光学的黒画素領域の画素を利用することができる。

この光学的黒画素領域の画素信号の読込みゲイン（可変ゲイン増幅器５２１のゲイン）を任意の倍率ｎ倍、それ以外のゲインをｍ倍としてカラム処理部５０でＡＤ変換およびデジタルＣＤＳ処理を行い、ゲインｎ倍とゲインｍ倍の情報をＰ相とＤ相との間のゲイン誤差を補正する補正値としてメモリに保持するようにする。

この補正値の取得は、光学的黒画素領域を含む画素アレイ部３０の各画素を、垂直駆動部４０によって選択走査する際に行なわれる。また、時間調整のために１フィールドごとにダミー信号を発生する駆動を行なう固体撮像装置の場合には、その時間を利用してダミー信号出力時に補正値を出力させることも考えられる。

Ｐ相とＤ相との間のゲイン誤差の補正値を取得する方法としては、以下の方法が挙げられる。

＜方法１＞
光学的黒画素領域の画素信号を用いてゲイン設定以外は通常の有効画素領域の画素と同じ条件で取り込む。この方法では、通常読み出しと同じ環境で読み出しができるので、比較器５２２の光学的黒画素領域の画素信号と有効画素領域の画素信号との間のミスマッチは起こりにくいと考えられる。

＜方法２＞
方法１で光学的黒画素領域の画素信号を読み出す際に、単位画素２０の転送トランジスタ２２、リセットトランジスタ２３および選択トランジスタ２５をオン状態に固定した状態でＰ相とＤ相との間のゲイン誤差を出力させることにより、単位画素２０によって発生する、画素によるばらつきや暗電流の影響を排除することもできる。

このとき、転送トランジスタ２２についてはオン状態にする必要がないが、フォトダイオード２１の内部の欠陥によって発生した暗電流がフォトダイオード２１に蓄積されている可能性もあり、場合によっては出力信号に影響を与える可能性があるので、転送トランジスタ２２をオン状態にすると、暗電流を排除できる効果がある。

＜方法３＞
方法１，２を用いて、特定のゲイン設定に対して光学的黒画素領域の複数行の画素から画素信号を取得し、これらの平均値を取って補正値とする。この方法３を用いることにより、画素に特有の誤差としてでてくる暗電流、増幅トランジスタ２４の特性ばらつき、コンタクト不良による黒点の影響を軽減させることが可能になる。

＜方法４＞
別途、垂直信号線３１に一定電圧を与えるスイッチ回路を接続し、このスイッチ回路から与えられる一定電圧を基にしてＰ相とＤ相との間のゲイン誤差の補正値を取得する。一定電圧としては、光学的黒画素領域の画素信号レベルに相当する電圧、即ち有効画素領域の画素信号レベルの基準となる電圧を与えるようにすればよい。

この方法４を使うことにより、方法２で補正値を取得するのに必要なトランジスタの点数が増幅トランジスタ２４を含めて４つなのに対して、1つで済むために、スイッチを大きくすることができる。また、構造も簡単なので、ばらつき、故障率を下げることが可能となり、補正値の精度と歩留り向上が見込める。

このようにして取得した補正値を保持するメモリは、図１において、カウンタ／ラッチ回路部５３、マルチプレクサ８１またはＤＳＰ回路８２の任意の回路部分に設けられる。また、当該メモリとしては、１Ｈ（Ｈは水平期間）ラインメモリが用いられる。この１Ｈラインメモリは、可変ゲイン増幅器５２１の切り替えゲインの数だけ設けられる。したがって、ゲイン切り替えが２通りの場合は１Ｈラインメモリが２個必要になり、ゲイン切り替えがＮ通りの場合は１ＨラインメモリがＮ個必要になる。

［具体的な実施例］
以下に、Ｐ相とＤ相との間のミスマッチによって発生するゲインずれに起因する縦筋ノイズ成分を無くための具体的な実施例について説明する。

以下に説明する各実施例では、可変ゲイン増幅器５２２でのゲインの切り替えは、一例として、１倍と８倍の切り替えとする。また、Ｐ相はゲイン８倍に固定されるとする。理由としては、Ｐ相をゲイン８倍として、同じく精度が必要になる低照度状態のＤ相（低照度のためにゲイン検出器５２３のゲイン設定が８倍になっている)とゲインを合わせることでＰ相とＤ相との間のミスマッチを極力小さくするためと、新たにＰ相をゲイン１倍に設定する回路を追加する手間を省くためである。

（実施例１）
図７は、実施例１に係るＣＭＯＳ型固体撮像装置１０の構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

実施例１では、画素アレイ部３０の例えば上部側の光学的黒画素領域（ＶＯＰＢ）の画素行３３Ａをゲイン１倍の補正値を得るための補正用画素行として、画素行３３Ｂをゲイン８倍の補正値を得るための補正用画素行としてそれぞれ用い、これら補正用画素行３３Ａ，３３Ｂの各画素から取得した画素信号を、カラム処理部５０を通すことによってＰ相とＤ相との間のゲイン誤差を補正するためのゲイン１倍の補正値とゲイン８倍の補正値を得る一方、これら補正値を用いて例えばマルチプレクサ８１においてゲイン誤差の補正処理を行単位で行うようにしている。

画素行３３Ａ，３３Ｂの各画素信号としては、それぞれ１行の画素から画素信号を取得することも可能であるが、先述した方法３で述べたように、複数行の画素から画素信号を取得し、これらの平均値を取って補正値とすることで、暗電流、増幅トランジスタ２４の特性ばらつき、コンタクト不良による黒点の影響を軽減できる利点がある。

＜マルチプレクサ＞
図８は、実施例１に係るマルチプレクサ８１Ａの具体的な構成の一例を示すブロック図である。図８に示すように、本例に係るマルチプレクサ８１Ａは、電流−電圧変換回路８１１、セレクタ８１２、可変ゲイン増幅器５２１の切り替えゲインの数に対応した２つのラインメモリ８１３Ａ，８１３Ｂ、２つの加算器８１４Ａ，８１４Ｂ、デジタルアンプ８１５、２つのクランプ回路８１６Ａ，８１６Ｂおよび出力回路８１７を有する構成となっている。

光学的黒画素領域（ＶＯＰＢ）の画素行３３Ａ，３３Ｂの各画素から取得された画素信号は、比較回路部５２の可変ゲイン増幅器５２１でゲイン１倍，８倍され、カウンタ／ラッチ回路部５３でデジタルＣＤＳ処理された後、電流形式のデジタル信号としてマルチプレクサ８１Ａに入力される。

このマルチプレクサ８１Ａにおいて、セレクタ８１２は、比較回路部５２のゲインフラグ保持回路５２７から水平走査部７０による水平走査に同期して供給されるゲイン設定信号（フラグ）ｇａｉｎ＿ｆｌａｇに基づいて、カウンタ／ラッチ回路部５３から入力される画素データを、画素行３３Ａ，３３Ｂの各画素から取得されたゲイン１倍、ゲイン８倍の各画素データと、有効画素領域の各画素から取得されたゲイン１倍、ゲイン８倍の各画素データの４系統に振り分けて出力する。

ここで、黒画面で撮像した場合には、比較回路部５２の比較器５２２以外の理由で発生したオフセット成分が発生しており、これらのオフセット成分が縦筋ノイズとして発生する。一方、白画面で撮像した場合には、比較器５２２以外の理由で発生したオフセット成分に加え、Ｐ相とＤ相との間のゲイン差に起因する成分も重畳するので、縦筋はゲイン８倍とは形が異なってしまう。

画素行３３Ａ，３３Ｂの各画素から取得され、カラム処理部５０を経由して入力されるデジタルデータは、上記オフセット成分に相当し、電流−電圧変換回路８１１で電流から電圧に変換された後、セレクタ８１２による振り分けによってラインメモリ８１３Ａ，８１３Ｂにそれぞれ補正値として保持される。

ここでは、図示を省略するが、複数行の画素信号の平均値をとって補正値とする場合には、ラインメモリ８１３Ａ，８１３Ｂの各入力側に複数行の画素信号の平均値を求める平均化回路が設けられることになる。

図９は、マルチプレクサ８１Ａにおける各部の処理の概念図である。図９において、（１）はセレクタ８１２の処理を示し、（２），（２）′は加算器８１４Ａ，８１４Ｂの各処理を示し、（３）はデジタルアンプ８１５の処理を示し、（４），（４）′はクランプ回路８１６Ａ，８１６Ｂの各処理を示している。

加算器８１４Ａは、セレクタ８１２による振り分けによって有効画素領域の各画素から取得されたゲイン１倍の画素データが入力されたときは、当該画素データに対してラインメモリ８１３Ａに保持した同じ列の補正値（カラム処理部５０を通過したことに伴うオフセット成分）を加算（実際には、減算）することで、Ｐ相とＤ相との間のミスマッチによって発生するゲインずれに起因する縦筋ノイズ成分を除去する。

同様にして、加算器８１４Ｂは、セレクタ８１２による振り分けによって有効画素領域の各画素から取得されたゲイン８倍の画素データが入力されたときは、当該画素データに対してラインメモリ８１３Ｂに保持した同じ列の補正値（カラム処理部５０を通過したことに伴うオフセット成分）を加算（実際には、減算）することで、Ｐ相とＤ相との間のミスマッチによって発生するゲインずれに起因する縦筋ノイズ成分を除去する。

デジタルアンプ８１５は、加算器８１４Ａから出力されるノイズ除去後のゲイン１倍の画素データを８倍することにより、加算器８１４Ｂから出力されるノイズ除去後のゲイン８倍の画素データとレベルを合わせる。

クランプ回路８１６Ａ，８１６Ｂは、ノイズ除去後のゲイン１倍、８倍の画素データに対してクランプレベルを加算し、合成回路８１７を介して次段のＤＳＰ回路８２に対して出力する。

上述したように、画素アレイ部３０の上部側の光学的黒画素領域（ＶＯＰＢ）の画素行３３Ａをゲイン１倍の補正用画素行として、画素行３３Ｂをゲイン８倍の補正用画素行としてそれぞれ用い、これら補正用画素行３３Ａ，３３Ｂの各画素から取得した画素信号を、カラム処理部５０を通すことによってＰ相とＤ相との間のゲイン誤差を補正するためのゲイン１倍の補正値とゲイン８倍の補正値として得る一方、これら補正値を用いて例えばマルチプレクサ８１においてゲイン誤差の補正処理を行単位で行うことにより、Ｐ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分を除去することができるために、画質の向上を図ることができる。

図１０に、実施例１に係るＰ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分の除去の様子を示す。図１０おいて、ＯＰＢ出力は、光学的黒画素領域（ＯＰＢ）の画素信号のことである。

また、光学的黒画素領域の画素信号を使ってＰ相とＤ相との間のゲイン誤差を補正するための補正値を得ることにより、固体撮像装置内部に余計な回路を追加することなく、縦筋補正をすることができるとともに、有効画素領域で余計な時間を使うことなく縦筋補正をすることができる。

特に、ゲイン誤差の補正処理をマルチプレクサ８１で行なうようにしたことで、処理が多いＤＳＰ回路８２に負担をかけることなく、しかも実設計上大きな障壁となるカラム処理部５０に大規模な回路を追加させることなく、画素のＳ／Ｎを大きく向上させることができる。

また、比較回路部５２における可変ゲイン増幅器５２２のゲイン切り替え数が３以上になったとしても、ゲイン切り替え数に対応してラインメモリを増やすことにより、ゲイン誤差の補正処理を適切に施すことができために、縦筋ノイズ成分を確実に除去することができる。

＜変形例１＞
上記実施例１では、ゲイン１倍、８倍を行単位で判断し、ゲイン誤差の補正処理を行単位で行うとしたが、ゲイン１倍、８倍を画素単位で判断し、ゲイン誤差の補正処理を画素単位で行うようにすることも可能である。

このように、ゲイン誤差の補正処理を画素単位で行うことにより、同一ライン（行）上に画素ごとに複数のゲイン設定がある場合でも、ゲイン誤差の補正処理を画素ごとに行なうことができるために、適切なゲイン補正を実現できる。図１１に、変形例１に係るＰ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分の除去の様子を示す。

＜変形例２＞
上記実施例１では、画素アレイ部３０の上部側の光学的黒画素領域の画素行３３Ａをゲイン１倍の補正値を得るための画素行として、画素行３３Ｂをゲイン８倍の補正値を得るための画素行としてそれぞれ用いるとしたが、図１２に示すように、画素アレイ部３０の下部側の光学的黒画素領域にも、ゲイン１倍の補正値を得るための画素行３３Ｃと、ゲイン８倍の補正値を得るための画素行３３Ｄを設けるようにすることも可能である。

この場合、補正値を設定するに際しては、画素アレイ部３０の上部側の画素行３３Ａ，３３Ｂの各画素信号と下部側の画素行３３Ｃ，３３Ｄの各画素信号との平均値を算出して補正値としたり、上部側の画素行３３Ａ，３３Ｂの各画素信号と下部側の画素行３３Ｃ，３３Ｄの各画素信号とに重み付けをして平均値を算出して補正値としたりすることが考えられる。

このように、ゲイン誤差の補正処理に用いる補正値を取得する補正用画素行を、画素アレイ部３０の上部側の光学的黒画素領域と下部側の光学的黒画素領域に設定して補正用画素行の位置を離し、これら位置の離れた補正用画素行の各画素の画素信号を用いて補正値を取得し、ゲイン誤差の補正処理を行なうことにより、片側の光学的黒画素領域にのみ補正用画素行を設定する場合に比べて、縦方向のばらつき（シェーディング）の影響を軽減できるために、画質のより向上を図ることができる。

（実施例２）
図１３は、実施例２に係るＣＭＯＳ型固体撮像装置１０の構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

実施例２では、画素アレイ部３０の上部側の光学的黒画素領域（ＶＯＰＢ）の画素行３３Ａをゲイン１倍の補正値を得るための画素行として、画素行３３Ｂをゲイン８倍の補正値を得るための画素行としてそれぞれ用いるのに加えて、画素アレイ部３０の例えば左側の光学的黒画素領域（ＨＯＰＢ）の画素列３４Ａをゲイン１倍の補正値を得るための画素行として、画素列３４Ｂをゲイン８倍の補正値を得るための画素行としてそれぞれ用い、これら画素行３３Ａ，３３Ｂおよび画素列３４Ａ，３４Ｂの各画素から取得した画素信号を、カラム処理部５０を通すことによってＰ相とＤ相との間のゲイン誤差を補正するためのゲイン１倍の補正値とゲイン８倍の補正値を得る一方、これら補正値を用いて例えばマルチプレクサ８１においてゲイン誤差の補正処理を行うようにしている。

この場合、撮像前の１フィールド期間を補正値取得期間とし、上部側の光学的黒画素領域の画素行３３Ａ，３３Ｂおよび左側の光学的黒画素領域の画素列３４Ａ，３４Ｂそれぞれについて、Ｐ相を共通、Ｄ相を個別のゲイン設定した上で、補正値を取得してマルチプレクサ８１に保持し、ゲイン誤差の補正処理を行うようにする。

画素列３４Ａ，３４Ｂの各画素信号としては、それぞれ１列の画素から画素信号を取得することも可能であるが、複数列の画素から画素信号を取得し、これらの平均値を取って補正値とすることで、暗電流、増幅トランジスタ２４の特性ばらつき、コンタクト不良による黒点の影響を軽減できる利点がある。

＜マルチプレクサ＞
図１４は、実施例２に係るマルチプレクサ８１Ｂの具体的な構成の一例を示すブロック図であり、図中、図８と同等部分には同一符号を付して示している。

図１４に示すように、本例に係るマルチプレクサ８１Ｂは、実施例１に係るマルチプレクサ８１Ａの構成要素、即ち電流−電圧変換回路８１１、セレクタ８１２、ラインメモリ８１３Ａ，８１３Ｂ、加算器８１４Ａ，８１４Ｂ、デジタルアンプ８１５、クランプ回路８１６Ａ，８１６Ｂおよび出力回路８１７に加えて、可変ゲイン増幅器５２１の切り替えゲインの数に対応した２つのラインメモリ８１８Ａ，８１８Ｂおよび２つの加算器８１９Ａ，８１９Ｂを有する構成となっている。

このマルチプレクサ８１Ｂにおいて、画素行３３Ａ，３３Ｂの各画素から取得され、カラム処理部５０を経由して入力されるデジタルデータがラインメモリ８１３Ａ，８１３Ｂに補正値として保持されるのに対して、画素列３４Ａ，３４Ｂの各画素から取得され、カラム処理部５０を経由して入力されるデジタルデータはラインメモリ８１８Ａ，８１８Ｂに補正値として保持される。

ここでは、図示を省略するが、複数行、複数列の画素信号のそれぞれの平均値をとって補正値とする場合には、ラインメモリ８１３Ａ，８１３Ｂの各入力側に複数行の画素信号の平均値を求める平均化回路が、ラインメモリ８１８Ａ，８１８Ｂの各入力側に複数列の画素信号の平均値を求める平均化回路がそれぞれ設けられることになる。

図１５は、マルチプレクサ８１Ｂにおける各部の処理の概念図である。図１５において、（１）はセレクタ８１２の処理を示し、（２），（２）′は加算器８１４Ａ，８１４Ｂの各処理を示し、（３），（３）′は加算器８１９Ａ，８１９Ｂの各処理を示し、（４）はデジタルアンプ８１５の処理を示し、（５），（５）′はクランプ回路８１６Ａ，８１６Ｂの各処理を示している。

上述したように、画素アレイ部３０の有効画素領域の各画素データに対して、ラインメモリ８１３Ａ，８１３Ｂに保持した縦方向のオフセット成分に相当する補正値を加算（実際には、減算）する処理を施した後、デジタルアンプ８１５によってデジタルゲイン処理を行う前に、ラインメモリ８１８Ａ，８１８Ｂに保持した横方向のオフセット成分に相当する補正値を加算（実際には、減算）する処理を施すことにより、縦筋ノイズ成分に加えて横筋ノイズ成分（横方向の線欠陥）をも除去することができるために、画質のさらなる向上を図ることができる。

＜変形例＞
上記実施例２では、画素アレイ部３０の左側の光学的黒画素領域の画素行３４Ａをゲイン１倍の補正値を得るための画素列として、画素列３４Ｂをゲイン８倍の補正値を得るための画素列としてそれぞれ用いるとしたが、図１６に示すように、画素アレイ部３０の右側の光学的黒画素領域にも、ゲイン１倍の補正値を得るための画素列３４Ｃと、ゲイン８倍の補正値を得るための画素列３４Ｄを設けるようにすることも可能である。

この場合、補正値を設定するに際しては、画素アレイ部３０の左側の画素列３４Ａ，３４Ｂの各画素信号と右側の画素列３４Ｃ，３４Ｄの各画素信号との平均値を算出して補正値としたり、左側の画素列３４Ａ，３４Ｂの各画素信号と右側の画素列３４Ｃ，３４Ｄの各画素信号とに重み付けをして平均値を算出して補正値としたりすることが考えられる。

このように、ゲイン誤差の補正処理に用いる補正値を取得する補正用画素列を、画素アレイ部３０の左側の光学的黒画素領域と右側の光学的黒画素領域に設定して補正用画素列の位置を離し、これら位置の離れた補正用画素列の各画素の画素信号を用いて補正値を取得し、ゲイン誤差の補正処理を行なうことにより、片側の光学的黒画素領域にのみ補正用画素列を設定する場合に比べて、横方向のばらつき（シェーディング）の影響を軽減できるために、画質のより向上を図ることができる。

図１６では、図３に示す固体撮像装置、即ち画素アレイ部３０の上部側の光学的黒画素領域にゲイン１倍の補正値を得るための画素行３３Ａと、ゲイン８倍の補正値を得るための画素行３３Ｂを設けた構成の固体撮像装置との組み合わせとしたが、図１２に示す固体撮像装置、即ち画素アレイ部３０の下部側の光学的黒画素領域にも、ゲイン１倍の補正値を得るための画素行３３Ｃと、ゲイン８倍の補正値を得るための画素行３３Ｄを設けた構成の固体撮像装置との組み合わせとすることも可能である。

なお、上記実施形態では、画素アレイ部３０の上下方向（縦方向）の片側にカラム処理部５０を配した構成の増幅型固体撮像装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、信号処理の高速化を目的として、図１７に示すように、画素アレイ部３０の上下両側にカラム処理部５０Ａ，５０Ｂを配し、例えば、画素アレイ部３０の奇数行の画素信号を下側のカラム処理部５０Ａに読み出して処理し、偶数行の画素信号を上側のカラム処理部５０Ｂに読み出して処理し、しかる後共通のデジタル信号処理部８０でデジタル処理する構成の増幅型固体撮像装置にも同様に適用可能である。

また、上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳ型固体撮像装置の場合を例に挙げて説明したが、本発明はＣＭＯＳ型固体撮像装置への適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１８は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１８に示すように、本発明に係る撮像装置１００は、レンズ群１０１を含む光学系、固体撮像装置１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有し、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで固体撮像装置１０２の撮像面上に結像する。固体撮像装置１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置１０２として、先述した実施形態に係る増幅型固体撮像装置１０が用いられる。

ただし、図１に示す増幅型固体撮像装置１０のうち、デジタル信号処理部８０を除いた部分が固体撮像装置１０２として用いられる。ＤＳＰ回路１０３は、図１に示すデジタル信号処理部８０に相当する。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置１０２で撮像された動画または静止画を表示する。記録装置１０６は、固体撮像装置１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置３２として先述した実施形態に係るＣＭＯＳ型固体撮像装置１０を用いることで、当該ＣＭＯＳ型固体撮像装置１０では、Ｐ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分を除去することができるために、撮像画像の画質をより向上できる利点が得られる。

本発明の一実施形態に係る増幅型固体撮像装置の構成の概略を示すブロック図である。 ある画素列についてのカラム処理部の具体的な構成の一例を示す回路図である。 カウンタ／ラッチ回路部の具体的な構成の一例を示すブロック図である。 入力信号を８倍にした場合のノイズ軽減効果を説明した概要図である。 比較回路部を動作させたときの出力信号の例を低照度の場合と高照度の場合に分けて示した波形図である。 Ｐ相とＤ相との間でゲインずれが発生する様子を示すレベルダイヤグラムである。 実施例１に係るＣＭＯＳ型固体撮像装置の構成の概略を示すブロック図である。 実施例１に係るマルチプレクサの具体的な構成の一例を示すブロック図である。 実施例１に係るマルチプレクサにおける各部の処理の概念図である。 実施例１に係るＰ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分の除去の様子を示すレベルダイヤグラムである。 実施例１の変形例１に係るＰ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分の除去の様子を示すレベルダイヤグラムである。 実施例１の変形例２に係るＣＭＯＳ型固体撮像装置の構成の概略を示すブロック図である。 実施例２に係るＣＭＯＳ型固体撮像装置の構成の概略を示すブロック図である。 実施例２に係るマルチプレクサの具体的な構成の一例を示すブロック図である。 実施例２に係るＰ相とＤ相との間のゲイン誤差に起因する縦筋ノイズ成分の除去の様子を示すレベルダイヤグラムである。 実施例２の変形例に係るＣＭＯＳ型固体撮像装置の構成の概略を示すブロック図である。 増幅型固体撮像装置の他の構成の概略を示すブロック図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…ＣＭＯＳ型固体撮像装置、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…ＦＤ（フローティングディフュージョン）部、３０…画素アレイ部、３１…垂直信号線、３２…駆動線、３２−１…転送駆動線、３２−２…リセット駆動線、３２−３…選択駆動線、３３Ａ〜３３Ｄ…光学的黒画素領域の補正用画素行、３４Ａ〜３４Ｄ…光学的黒画素領域の補正用画素列、４０…垂直駆動部、５０（５０Ａ，５０Ｂ）…カラム処理部、５１…電流負荷回路部、５２…比較回路部、５３…カウンタ／ラッチ回路部、６０…参照信号生成部、７０…水平走査部、８０…デジタル信号処理部、８１（８１Ａ，８１Ｂ）…マルチプレクサ、８２…ＤＳＰ（デジタル信号処理）回路、９０…システムコントローラ、８１３Ａ，８１３Ｂ，８１８Ａ，８１８Ｂ…ラインメモリ

Claims (14)

1. 光電変換素子を含む単位画素が行列状に２次元配置されてなり、前記単位画素のリセット時の第１信号と前記光電変換素子で光電変換して得た電荷に応じた第２信号とを画素信号として信号線に出力する画素アレイ部と、
   前記単位画素から出力され、前記信号線を通して供給される前記画素信号の大きさに応じた複数のゲインで当該画素信号を増幅する可変ゲイン増幅器と、前記可変ゲイン増幅器で増幅された前記画素信号をデジタル信号に変換するアナログ−デジタル変換器とを含む信号処理部と、
   前記信号線に対して前記画素信号の基準となる基準信号を供給する信号供給部と、
   前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記信号供給部から前記信号線に供給され、前記信号処理部を経た前記基準信号を前記複数のゲインに対応してそれぞれ保持する複数の記憶部と、
   前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記画素アレイ部の有効画素領域の各単位画素から前記信号線に出力され、前記信号処理部を経た画素信号から前記複数の記憶部にそれぞれ前記複数のゲインに対応して保持されている前記基準信号を減算する補正部と
   を備えることを特徴とする固体撮像装置。
2. 前記信号供給部は、前記信号線に接続され、当該信号線に対して前記基準信号を選択的に供給するスイッチ回路である
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記信号供給部は、前記画素アレイ部の一部を遮光したとき、この遮光状態にある単位画素である
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記信号供給部は、前記画素アレイ部の周縁部に遮光されて設けられる光学的黒画素領域の単位画素である
   ことを特徴とする請求項３記載の固体撮像装置。
5. 前記信号供給部は、前記画素アレイ部における前記信号線の配線方向の一方側の周縁部に設けられた前記光学的黒画素領域の単位画素である
   ことを特徴とする請求項４記載の固体撮像装置。
6. 前記信号供給部は、前記光学的黒画素領域の複数行の単位画素であり、
   前記複数の記憶部は、前記複数行の単位画素の各画素信号の平均値を保持する
   ことを特徴とする請求項５記載の固体撮像装置。
7. 前記信号供給部は、前記画素アレイ部における前記信号線の配線方向の両側の周縁部に設けられた前記光学的黒画素領域の単位画素である
   ことを特徴とする請求項４記載の固体撮像装置。
8. 前記信号供給部は、前記両側の周縁部の前記光学的黒画素領域について各々複数行の単位画素であり、
   前記複数の記憶部は、前記各々複数行の単位画素の各画素信号の平均値を保持する
   ことを特徴とする請求項７記載の固体撮像装置。
9. 前記信号供給部は、前記画素アレイ部における前記信号線の配線方向に直交する方向の一方側の周縁部に設けられた前記光学的黒画素領域の単位画素である
   ことを特徴とする請求項５または７記載の固体撮像装置。
10. 前記信号供給部は、前記光学的黒画素領域の複数列の単位画素であり、
    前記複数の記憶部は、前記複数列の単位画素の各画素信号の平均値を保持する
    ことを特徴とする請求項９記載の固体撮像装置。
11. 前記信号供給部は、前記画素アレイ部における前記信号線の配線方向に直交する方向の両側の周縁部に設けられた前記光学的黒画素領域の単位画素である
    ことを特徴とする請求項５または７記載の固体撮像装置。
12. 前記信号供給部は、前記両側の周縁部の前記光学的黒画素領域について各々複数列の単位画素であり、
    前記複数の記憶部は、前記各々複数列の単位画素の各画素信号の平均値を保持する
    ことを特徴とする請求項１１記載の固体撮像装置。
13. 光電変換素子を含む単位画素が行列状に２次元配置されてなり、前記単位画素のリセット時の第１信号と前記光電変換素子で光電変換して得た電荷に応じた第２信号とを画素信号として信号線に出力する画素アレイ部と、
    前記単位画素から出力され、前記信号線を通して供給される前記画素信号の大きさに応じた複数のゲインで当該画素信号を増幅する可変ゲイン増幅器と、前記可変ゲイン増幅器で増幅された前記画素信号をデジタル信号に変換するアナログ−デジタル変換器とを含む信号処理部とを備え、
    前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記信号線に前記画素信号の基準となる基準信号を供給し、前記信号処理部を経た前記基準信号を前記複数のゲインに対応した複数の記憶部にそれぞれ保持し、
    前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記画素アレイ部の有効画素領域の各単位画素から前記信号線に出力され、前記信号処理部を経た画素信号から前記複数の記憶部にそれぞれ前記複数のゲインに対応して保持している前記基準信号を減算する
    ことを特徴とする固体撮像装置の信号処理方法。
14. 光電変換素子を含む単位画素が行列状に２次元配置されてなり、前記単位画素のリセット時の第１信号と前記光電変換素子で光電変換して得た電荷に応じた第２信号とを画素信号として信号線に出力する画素アレイ部と、
    前記単位画素から出力され、前記信号線を通して供給される前記画素信号の大きさに応じた複数のゲインで当該画素信号を増幅する可変ゲイン増幅器と、前記可変ゲイン増幅器で増幅された前記画素信号をデジタル信号に変換するアナログ−デジタル変換器とを含む信号処理部と、
    前記信号線に対して前記画素信号の基準となる基準信号を供給する信号供給部と、
    前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記信号供給部から前記信号線に供給され、前記信号処理部を経た前記基準信号を前記複数のゲインに対応してそれぞれ保持する複数の記憶部と、
    前記可変ゲイン増幅器が前記複数のゲインにそれぞれ設定されているときに、前記画素アレイ部の有効画素領域の各単位画素から前記信号線に出力され、前記信号処理部を経た画素信号から前記複数の記憶部にそれぞれ前記複数のゲインに対応して保持されている前記基準信号を減算する補正部と
    を備えることを特徴とする撮像装置。

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