JP2010259051A - 電子機器、ａｄ変換装置、ａｄ変換方法 - Google Patents

Abstract

【課題】参照信号比較型ＡＤ変換を採用する固体撮像装置において、ゲインアップのＰ相処理時にリセットレベルがＡＤ変換レンジ外となる現象を防止する。
【解決手段】参照信号SLP_ADC の傾きをＡＤ変換ゲインに応じて次のように設定する。１倍時はＰ相の傾きΔSLP_P とＤ相の傾きΔSLP_D を同一にする。ゲインｋ倍時は、Ｄ相・Ｐ相とも、１クロック当たりの変化率ΔSLP を１／ｋにする。ゲインｋ倍時のＤ相は、傾きΔSLP_D が１倍時の１／ｋになり、カウンタ部を１倍時と同じ周波数で駆動してゲインｋ倍にする。ゲインｋ倍時のＰ相はＤＡ変換部をｋ倍の周波数で駆動してＰ相の傾きΔSLP_P を１倍時と同じにしてＰ相レンジを１時と同じに維持し、カウンタ部をｋ倍の周波数で駆動してゲインｋ倍にする。Ｐ相計数期間Ｔrmが同じでも各ゲインのＰ相レンジが大きくなりリセットレベルのレンジ外れに対して耐性が増す。
【選択図】図６

Description

本発明は、固体撮像装置や撮像装置などの電子機器、ＡＤ変換装置、およびＡＤ変換方法に関する。

電子機器においては、アナログ信号をデジタルデータに変換（ＡＤ変換と称する）することがある。２つのアナログ信号（電圧レベル）の差をデジタルデータに変換することもある。
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のＡＤ変換方式がある（特許文献１を参照）。参照信号比較型は、スロープ積分型やランプ信号比較型とも称される。

参照信号比較型のＡＤ変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化する参照信号を使用する。
そして、アナログの処理対象信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて処理対象信号のデジタルデータを取得する。

特許文献１では、固体撮像装置や撮像装置に、参照信号比較型のＡＤ変換方式を適用する例が示されている。画素信号電圧におけるリセットレベルと信号レベルの差を取ることでＣＤＳ処理を行なうに当たり、参照信号比較型のＡＤ変換時に、このＣＤＳ処理を同時に行なう。リセットレベルと信号レベルの差の結果のデジタルデータを取得することで、ノイズが除去された信号成分のデジタルデータを取得している。

その際、特許文献１では、リセットレベルと信号レベルの何れも参照信号の傾き（変化率）を同じにしつつ、信号レベルよりもリセットレベルの方の計数期間を短くとることで、トータルのＡＤ変換期間を短くしている（段落１７２〜１７４参照）。

特開２００５−３２３３３１号公報

しかしながら、特許文献１の方式では、リセットレベルの計数期間の参照信号の振幅（ＡＤ変換レンジ）は、信号レベルの計数期間の参照信号の振幅よりも狭くなってしまう。そのため、リセットレベルに含まれるノイズや比較処理の初期設定処理に伴う電圧変動などの要因とも関係して、リセットレベル処理時に、リセットレベルが参照信号の振幅範囲外となり、適正なＡＤ変換処理ができなくなるケースのあることが分かった。

本発明は、２つの信号レベル差のデジタルデータを参照信号比較型ＡＤ変換方式で取得するに当たり、処理対象信号レベルがＡＤ変換レンジ外となり、適正なＡＤ変換処理ができなくなる問題を解消できる仕組みを提供することにある。

本発明に係る第１の態様では、差分処理に供される基準側を対象とする処理期間における単位時間当たりの参照信号の傾きを、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの参照信号の傾きよりも大きく設定する。

基準側を対象とする処理期間は、計数期間が第１の態様を適用しない場合と同じでも、参照信号の傾きが第１の態様を適用しない場合よりも大きくなる。そのため、基準側を対象とする処理期間では、ＡＤ変換レンジが第１の態様を適用しない場合よりも拡大する。

本発明に係る第２の態様は、差分処理に供される基準側を対象とする処理期間をＡＤ変換ゲインの設定値に応じて変化させる。基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを使用する。基準側を対象とする処理期間における単位時間当たりの参照信号の傾きと差分を含む側を対象とする処理期間における単位時間当たりの参照信号の傾きはＡＤ変換ゲインの設定値に関わらず同じにする。

基準側を対象とする処理期間では、ＡＤ変換用のカウントクロックを第２の態様を適用しない場合と同じでも、計数期間がＡＤ変換ゲインの設定値に応じて第２の態様を適用しない場合よりも長くなる。そのため、基準側を対象とする処理期間では、ＡＤ変換レンジが第２の態様を適用しない場合よりも拡大する。

本発明によれば、第１・第２の態様を適用しない場合よりもＡＤ変換レンジが拡大されるので、処理対象信号レベルがＡＤ変換レンジ外となる問題を解消できる。

ＣＭＯＳ型の固体撮像装置の基本構成図である。 参照信号生成部のＤＡ変換部の構成例を示す図である。 比較部の入力段の構成と動作を説明する図である。 ＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置の簡易図である。 参照信号比較型ＡＤ変換の基本動作を説明する図である。 ビット分解能、参照信号の傾き、ＡＤクロックの関係を説明する図である。 ＡＤ変換ゲイン切替え（１倍時と２倍時）を説明する図である。 第１実施形態の動作を説明するタイミングチャートである。 第２実施形態の動作を説明するタイミングチャートである。 第２実施形態を実現するためのクロック供給手法を説明する図である。 第３実施形態の動作を説明するタイミングチャートである。 第４実施形態（撮像装置）を説明する図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。

説明は以下の順序で行なう。
１．固体撮像装置の基本構成と動作
２．第１実施形態（固体撮像装置：計数期間不変でＰ相レンジを拡大：常時）
３．第２実施形態（固体撮像装置：計数期間不変でＰ相レンジを拡大：ゲイン連動）
４．第３実施形態（固体撮像装置：計数期間変更でＰ相レンジを拡大：ゲイン連動）
５．第４実施形態（撮像装置への適用）

＜固体撮像装置：基本構成と動作＞
図１は、固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。

固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。

垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。信号レベルＳsig はリセットレベルＳrst に信号成分Ｖsig を加えたレベルであり、Ｓsig （＝Ｓrst ＋Ｖsig ）−Ｓrst で信号成分Ｖsig が得られる。

固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling）処理やデジタル変換をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。

固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。水平走査部１２は、データ転送動作時に読み出すべきデータのカラム位置を指示する。

水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０からの制御信号ＣＮ１，ＣＮ２に応答して行・列の走査を開始する。

通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。
さらに、通信・タイミング制御部２０は、通信インタフェースの機能ブロックを備える。この機能ブロックは、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して主制御部から供給される動作モードなどを指令するデータを受け取り、固体撮像装置１の情報を含むデータを外部の主制御部に出力する。

通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の一例であるクロック変換部２０ａと通信機能や各部をタイミング制御する機能を持つシステム制御部２０ｂを有する。クロック変換部２０ａは、端子５ａから入力されるマスタークロックCLK0に基づきマスタークロックCLK0よりも高周波数のパルスを生成する逓倍回路を内蔵しており、ＡＤクロックＣＫcnt やＤＡＣクロックＣＫdac などの内部クロックを生成する。

出力部２８は、信号増幅部４０２（Ｓ・Ａ）と、デジタルインタフェース部４０６（ＤＩＦ）を有する。後述するが、出力部２８は、スタンバイ時の電力消費低減機能を働かせるべく、その他の機能部も備える。信号増幅部４０２は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出する。

デジタルインタフェース部４０６は、信号増幅部４０２と外部回路の間に介在し外部回路とのインタフェース機能をなす。デジタルインタフェース部４０６の出力は出力端５ｃに接続されており、映像データが後段回路に出力される。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続される。行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間Ｔenを決定する（ここではその期間を示すカウントイネーブル信号ENとする）。そして、ＡＤ変換では、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。

参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。
そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のＡＤ変換部２５０が共通に使用する構成にする。

このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有する。ＤＡ変換部２７０は、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からＤＡＣクロックＣＫdac に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号比較型のＡＤ変換では、比較部２５２による参照信号SLP_ADC と画素信号電圧Ｖｘとの比較結果に基づきカウント動作有効期間Ｔen（その期間を示す信号はカウントイネーブル信号EN）を決定する。そして、ＡＤ変換では、カウントイネーブル信号ENがアクティブな期間のＡＤクロックＣＫcnt のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。

基準レベル（リセットレベルＳrst ）の処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理と称し、信号レベルＳsig の処理をデータ相（Ｄ相と省略して記すこともある）の処理と称する。Ｐ相処理後にＤ相処理を行なう場合、Ｄ相処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

カウント動作有効期間Ｔenをどうとるかや、ＡＤ変換部２５０内で差分処理（ＣＤＳ処理）を行なうかなど、本願出願人は、参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。

何れの処理例でも、電圧比較器に参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較する。カウント動作有効期間Ｔenに入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間Ｔenにおけるクロック数をカウントすることでＡＤ変換を行なう。

参照信号比較型のＡＤ変換を行なうため、ＡＤ変換部２５０は、比較部２５２（COMP）、カウント動作期間制御部２５３（ＥＮ生成）、カウンタ部２５４を備える。
カウンタ部２５４は、アップカウントモードとダウンカウントモードを切替可能なもの（アップダウンカウンタ）にする。アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化を達成できる。本例ではさらに、列ごとのカウンタ部２５４の後段に水平転送用のラッチ２５７（メモリ）を内蔵したデータ記憶部２５６を備える。

比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。比較部２５２は、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したとき比較パルスCo（コンパレート出力）を反転する。

通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、制御信号ＣＮ５が入力されている。
この制御部信号ＣＮ５は、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのか、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する。

比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力される。
比較部２５２の他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に通信・タイミング制御部２０からＡＤクロックＣＫcnt が入力される。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有し、制御線１２ｃからの制御パルスによる指示があるまでカウンタ値を保持する。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成される。そして、いわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。

固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよい。
図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態であってもよい。そして、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６を備える構成を採ることもできる。データ記憶部２５６は、決められたタイミングでカウンタ部２５４から出力されたカウントデータを保持・記憶する。

水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応した信号増幅部４０２を有する出力部２８に接続される。カウンタ部２５４、データ記憶部２５６、および水平信号線１８はそれぞれ、Ｎビットに対応した構成を採っている。

［参照信号生成部：基本構成］
図２は、参照信号生成部２７のＤＡ変換部２７０の構成例を示す図である。
ＤＡ変換部２７０は、定電流源の組合せで構成されている電流源部３０２、カウンタ部３１２、オフセット生成部３１４、電流源制御部３１６、規定電流Ｉ_0を設定する基準電流源部３３０を備え、電流出力型のＤＡ変換回路となっている。電流源部３０２の電流出力端には、抵抗値Ｒ_340の抵抗部３４０が電流電圧変換部として接続されている。電流源部３０２、電流源制御部３１６、抵抗部３４０で、電流電圧変換部３０１が構成され、電流源部３０２と抵抗部３４０との接続点の発生する電圧が参照信号SLP_ADC として利用される。

電流源部３０２は、決められた規定電流値を出力する定電流源３０４を有する。電流源部３０２の各定電流源３０４の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源３０４は、ビット分の定電流源３０４を有し、各定電流源３０４は基準電流源部３３０により設定された規定電流Ｉ_0に対してビットの重みを持つ電流を出力するものとする。

たとえば１２ビット対応とする場合であれば、“＾”をべき乗を示すものとしたとき、定電流源は次のような電力を出力する。
０ビット目の定電流源３０４_0は２＾０×Ｉ_0、１ビット目の定電流源３０４_1は２＾１×Ｉ_0、…、１０ビット目の定電流源３０４_10 は２＾１０×Ｉ_0、１１ビット目の定電流源３０４_11 は２＾１１×Ｉ_0を出力する。
定電流源３０４の各電流出力端は共通に接続され、さらに抵抗部３４０を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Ｖref に接続されている。基準電源Ｖref は制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Ｖref を設定するための回路構成はどのようなものであってもよい。

基準電流源部３３０は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源３３２と、定電流源３３２の負荷となるＰch型のトランジスタ３３４を有する。基準電流源部３３０は、Ｗゲイン変更部３３６と、ゲイン変更部３３６から出力された電流を電流源部３０２の各定電流源３０４に与えるＮch型のトランジスタ３３８を有する。トランジスタ３３４は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源３３２の出力端に接続され、かつゲイン変更部３３６の図示しないトランジスタとカレントミラー接続されている。

ゲイン変更部３３６は、図示を割愛するが、トランジスタ３３４からのミラー電流に倍率を掛けた規定電流Ｉ_0をトランジスタ３３８に供給する。トランジスタ３３８は、ソースが負電源や接地に接続され、ドレイン・ゲートが共通にゲイン変更部３３６の出力端に接続され、かつ電流源部３０２の各定電流源３０４とカレントミラー接続されている。

ゲイン変更部３３６は、制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、１クロック当たりの電圧変化分ΔSLP （＝Ｉ_0×Ｒ_340）を設定し、ＤＡＣクロックＣＫdac ごとに１ずつカウント値を変化させる。実際には、Ｐ相計数期間ＴrmやＤ相計数期間Ｔsmに対応するＤＡＣクロックＣＫdac の最大カウント数（Ｐ相最大カウント数Ｄrm、Ｐ相最大カウント数Ｄsm）に対しての最大電圧幅を設定するだけでよい。基準電流源部３３０の定電流源３３２の初期電流量Ｉini に対するゲインを変えることで、クロック当たりのΔSLP が調整され、結果的に参照信号SLP_ADC の傾き（変化率）が調整される。

Ｐ相処理時の参照信号SLP_ADC_P の傾きをΔSLP_P とすれば、Ｐ相計数期間Ｔrmにおける参照信号SLP_ADC_P の振幅（Ｐ相レンジRange_P ）はΔSLP_P ・Ｄrmである。Ｄ相処理時の参照信号SLP_ADC_D の傾きをΔSLP_D とすれば、Ｄ相計数期間Ｔsmにおける参照信号SLP_ADC_D の振幅（Ｄ相レンジRange_D）はΔSLP_D ・Ｄsmである。

カウンタ部３１２は、通信・タイミング制御部２０からのＤＡＣクロックＣＫdac に基づきカウント動作をし、カウント結果を電流源制御部３１６に供給する。オフセット生成部３１４は、カウンタ部３１２のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位（オフセット量）を与えるものであり、その情報を電流源制御部３１６に供給する。電流源制御部３１６は、カウンタ部３１２のカウント値と電流源制御部３１６からのオフセット量の情報に基づき、何れの定電流源３０４をオン／オフさせるかを判断し、その判断結果に基づき定電流源３０４をオン／オフする。

理解を容易にするため特段の断りのない限りオフセット量はゼロであるとする。
ＤＡ変換部２７０は、カウンタ部３１２のカウント値が進むごとに、制御データＣＮ４に含まれている初期値を示す電圧から、１つのＤＡＣクロックＣＫdac ごとにΔSLP ずつ電圧を変化させる。アップカウント動作にすればΔSLP ずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLP ずつ電圧が上昇するので正の傾きになる。

本構成例の場合、ＤＡ変換部２７０の規定電流Ｉ_0、電流電圧変換用の抵抗部３４０の抵抗値Ｒ_340、ＤＡ変換部２７０を構成するカウンタ部３１２が使用するＤＡＣクロックＣＫdac の何れかを変更することで、参照信号SLP_ADC の傾きを変更できる。それら何れかを変更した場合でも他の要素でそれとは逆方向に補正を加えると傾きを一定にできる。

参照信号SLP_ADC の傾きを変更するには、ＤＡ変換部２７０の規定電流Ｉ_0や電流電圧変換用の抵抗部３４０の抵抗値を変更せずにＤＡ変換部２７０を構成するカウンタ部３１２が使用するＤＡＣクロックＣＫdac を変更する手法が考えられる。この手法を、ＤＡ変換部２７０のカウンタ部３１２のクロック動作の変更で傾き変更を行なう手法と称する。

ＡＤ変換用の参照信号SLP_ADC の傾きを変更する他の手法として、ＤＡ変換部２７０の規定電流Ｉ_0やＤＡ変換部２７０を構成するカウンタ部３１２の動作速度を変更せずに、電流電圧変換用の抵抗部３４０の抵抗値を変更する手法も考えられる。この手法を、電流電圧変換の抵抗値切替えで傾き変更を行なう手法と称する。

ＤＡ変換部２７０を構成するカウンタ部３１２の動作速度や電流電圧変換用の抵抗部３４０の抵抗値を変更せずに、ＤＡ変換部２７０の規定電流Ｉ_0を変更することでカウンタ部３１２のカウント値に対応する重みを変更する手法を採ることもできる。この手法を、電流電圧変換の電流切替えで傾き変更を行なう手法と称する。一方、ＤＡＣクロックＣＫdac を１／Ｍにしたとき、抵抗部３４０の抵抗値Ｒ_340を１／Ｍにするか、規定電流Ｉ_0をＭ倍にすることで、参照信号SLP_ADC の傾きを不変にできる。

また、規定電流Ｉ_0、抵抗値Ｒ_340、ＤＡＣクロックＣＫdac の何れも変更せずに、ＤＡ変換部２７０の電流源部３０２に送るコードをゲインに応じてシフトさせることでＤＡ変換部２７０の動かし方を変えれば「２＾ｎ」単位でのゲイン変更に対応可能である。この手法を、コードシフト法と称する。

たとえば、８ビットで１ＬＳＢ電圧を１ｍＶ＠０ｄＢとした場合、電流源部３０２に送るコードを、
通常（１ｍＶ／ＬＳＢ）：（ビットシフトなし）
００００００００（０ｄ）→ ０ｍＶ
０００００００１（１ｄ）→ １ｍＶ
００００００１０（２ｄ）→ ２ｍＶ
００００００１１（３ｄ）→ ３ｍＶ
などとする。

ゲイン２倍（０．５ｍＶ／ＬＳＢ）：（ＬＳＢを１ビットシフト）
００００００００（０ｄ）→ ０ｍＶ
００００００１０（２ｄ）→ １ｍＶ
０００００１００（４ｄ）→ ２ｍＶ
０００００１１０（６ｄ）→ ３ｍＶ
などとする。

ゲイン４倍（０．２５ｍＶ／ＬＳＢ）：（ＬＳＢを２ビットシフト）
００００００００（０ｄ）→ ０ｍＶ
０００００１００（４ｄ）→ １ｍＶ
００００１０００（８ｄ）→ ２ｍＶ
００００１１００（１２ｄ）→３ｍＶ
などとする。

このように、ゲイン倍した分ＤＡ変換部２７０の電流源部３０２を動作させるコードをビットシフトさせることで、規定電流Ｉ_0、抵抗値Ｒ_340、ＤＡＣクロックＣＫdac を変えなくてもレンジが２倍，４倍，…に広がる。

ここで示した参照信号生成部２７の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データＣＮ４にα（初期値）と傾き（変化率）βを含め、ｙ＝α−β・ｘなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部３１２を使用せずに参照信号生成部２７を構成してもよい。ただし、カウンタ部３１２を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部２５４との動作の対応を採り易い利点がある。

たとえば、参照信号生成部２７に与えるＤＡＣクロックＣＫdac の周期を一定にしつつ、カウンタ出力値をｘとし、ｙ＝α−β・ｘによって算出される電位を出力する構成が考えられる。傾きβを指示する情報に基づく１つのＤＡＣクロックＣＫdac ごとの電圧変化分ΔSLP （つまり参照信号SLP_ADC の傾きβ）の調整は、たとえばＤＡＣクロックＣＫdac の周波数を変えることで実現される。
それ以外にも、前述の説明から分かるように電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLP を調整することができる。

［比較部の入力段］
図２Ａは、比較部２５２の入力段の構成と動作を説明する図である。比較部２５２は、回路構成を工夫することで、単位画素３ごとのリセット成分ΔＶのばらつきに左右されずに比較期間を設定できるようにする点に特徴を有する。

図２Ａ（１）に示すように、比較部２５２の基本構成は、一般に良く知られている差動アンプ構成を採用しており、差動トランジスタ対部３５２と、負荷トランジスタ対部３６０と、電流源部３７０と、動作点リセット部３８０を備えている。
差動トランジスタ対部３５２は、ＮＭＯＳ型のトランジスタ３５３，３５４で構成されている。負荷トランジスタ対部３６０は、差動トランジスタ対部３５２の出力負荷となるＰＭＯＳ型のトランジスタ３６２，３６４を有し、電源側に配されている。電流源部３７０は、差動トランジスタ対部３５２と負荷トランジスタ対部３６０に一定の動作電流を供給するもので、接地（ＧＮＤ）側に配されたＮＭＯＳ型の定電流源トランジスタ３７２を有する。

定電流源トランジスタ３７２のゲートには、ＤＣゲート電圧ＶＧ_ADCが入力される。差動トランジスタ対部３５２の出力（図示した例ではトランジスタ３５４のドレイン）は、図示しないアンプ機能を有したバッファ部（非反転型・反転型の何れでもよい）に接続され、十分な増幅がなされた後、比較パルスCoとして出力されるようになっている。

動作点リセット部３８０は、スイッチトランジスタ３８２，３８４で構成されている。スイッチトランジスタ３８２，３８４の各ゲートには共通にオートゼロ信号AZが比較器リセット信号として供給されるようになっている。

オートゼロ信号AZがアクティブ（本例ではＬレベル）となるタイミングは、単位画素３のリセットトランジスタのゲート端に供給されるリセット信号RST がアクティブからインアクティブに変化した後の画素信号電圧ＶｘがリセットレベルＳrst となる期間内とする。あるいは、単位画素３のリセットトランジスタ３６のゲート端に供給されるリセット信号RST がアクティブの期間内とする。これらの期間は、参照信号SLP_ADC はランプ状への変化開始レベルである初期値よりも少し低いリセットレベルにあるとする。

トランジスタ３５３のゲート（入力端子）には、容量素子３８６を介して画素信号Ｖｘが供給され、トランジスタ３５４のゲート（入力端子）には、図示しない参照信号生成部２７から参照信号SLP_ADC が容量素子３８８を介して供給されるようになっている。

動作点リセット部３８０は、容量素子３８６，３８８を介して入力される信号に対してサンプル／ホールド機能を発揮する。すなわち、画素信号Ｖｘと参照信号SLP_ADC との比較を開始する直前だけオートゼロ信号AZをアクティブＬにし、差動トランジスタ対部３５２の動作点をドレイン電圧（基準成分や信号成分を読み出す動作基準値）にリセットする。その後、容量素子３８６を介して画素信号Ｖｘをトランジスタ３５３へ、容量素子３８８を介して参照信号SLP_ADC を入力し、画素信号Ｖｘと参照信号SLP_ADC が同電位となるまで比較する。画素信号Ｖｘと参照信号SLP_ADC とが同電位となると出力が反転する。

比較処理開始の当初は、画素信号Ｖｘよりも参照信号SLP_ADC が高く、たとえば比較部
２５２の出力（比較パルスCo）はＬレベルにある。その後、画素信号Ｖｘと参照信号SLP_ADC の同電位時に比較部２５２の出力はＬレベルからＨレベルへ反転する。この比較パルスCoは、図示を割愛したカウント動作期間制御部２５３に供給される。

単位画素３のリセットトランジスタのゲート端にはリセット信号RST （のアクティブ状態）を供給してリセットする。このとき、画素信号電圧Ｖｘは、リセット信号RST がアクティブ状態の期間では比較的大きな電圧レベルのノイズパルスが生じ、その後、リセット信号RST がアクティブからインアクティブに変化するとリセットレベルＳrst に落ち着く。このリセットアクティブ時のノイズパルスのレベルとその後のリセットレベルＳrst は単位画素３ごとにばらつく。電荷生成部で検出された信号電荷に応じた信号レベルＳsig はリセットレベルＳrst に重畳され、画素信号電圧Ｖｘとしては信号レベルＳsig として現われる。よって、リセットレベルＳrst がばらつくと信号レベルＳsig もばらつく。このとき、信号レベルＳsig そのものにはばらつきの影響は存在しない。ＣＤＳ処理では、この点を勘案して、リセットレベルＳrst と信号レベルＳsig の差分をとることでばらつきの影響が存在しない信号レベルＳsig を取得する。

リセットレベルＳrstはばらつきを持ち、レベルが参照信号SLP_ADC の比較可能範囲を超えると正しい比較ができなくなることが起こり得る。これを避けるべく、Ｐ相処理時に、電圧比較部２５２をリセットレベルＳrst を読み出す動作基準値にリセットし、その後、比較部２５２に参照信号SLP_ADC を供給してから比較処理とカウント処理を開始する。すなわち、比較部２５２では、オートゼロ信号AZを供給して差動トランジスタ対部３５２のトランジスタ３５３，３５４のゲートとドレインを一時的に接続してダイオード接続とする。そして、単位画素３の増幅用トランジスタ４２の入力にトランジスタ３５４のオフセット成分を加えたものをトランジスタ３５４の入力端子（ゲート）に保持した後に参照信号SLP_ADC を入力して、画素信号Ｖｘと参照信号SLP_ADC との比較を開始する。こうすることで、単位画素３ごとに、画素信号の読出電位で電圧比較部２５２の動作点が設定されるようになるので、リセットレベルＳrstのばらつきの影響を受け難くなる。

ただし、比較部２５２を動作基準値にリセットするとｋＴＣ雑音の発生が懸念されるので、Ｄ相処理時には、比較部２５２のリセットを行なわない（オートゼロをしない）で、直ちに比較部２５２に参照信号SLP_ADC を供給して比較処理とカウント処理を開始する。

［固体撮像装置の基本動作例］
図３および図３Ａは、固体撮像装置１の基本動作を説明する図である。
図３は、ＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置１の簡易的な回路構成図である。図３Ａは参照信号比較型ＡＤ変換の基本動作を説明する図（タイミングチャート）である。

図３に示すように、単位画素３は、電荷生成部３２の他に、４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を画素信号生成部５を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ３４は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６は、リセット信号RST で駆動される。垂直選択用トランジスタ４０は、垂直選択信号VSELで駆動される。

電荷生成部３２は、フォトダイオードPDなどの受光素子DET で構成される検知部の一例である。電荷生成部３２は、受光素子DET のアノードが低電位側の基準電位Ｖssに接続され、カソード側が読出選択用トランジスタ３４のソースに接続されている。基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４（転送ゲート）は、ドレインがリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続される。垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。

垂直信号線１９は、一端がカラムＡＤ変換部２６側に延在するとともに、その経路において、読出電流源部２４が接続されている。
読出電流制御部２４は、詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源２４ａとして機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られる。

ＡＤ変換部２５０では、単位画素３から垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、ＡＤ変換部２５０の比較部２５２で参照信号SLP_ADC と比較する。
比較部２５２と同様に列ごとに配置されたカウンタ部２５４をカウントイネーブル信号ENで動作させ、参照信号SLP_ADC の各電位とカウンタ部２５４を１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。

そのとき、先ず、単位画素３をリセットしてリセット解除後、カラムＡＤ変換部２６では、比較部２５２内でオートゼロ動作を行ない、オートゼロ解除後にリセットレベルＳrst をＡＤ変換するための参照信号SLP_ADC_Pが発生する。
次に、単位画素３の読出選択用トランジスタ３４をオンさせて電荷生成部３２の信号電荷をフローティングディフュージョン３８に転送し、カラムＡＤ変換部２６では、信号レベルＳsig をＡＤ変換するための参照信号SLP_ADC_Dが発生する。

カウント動作有効期間は、ＡＤ変換部２５０でＣＤＳ処理を行なう場合には、たとえば、２回の処理の何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧が一致する時点とする。つまり、この処理例では、２回に亘る各回の処理時に何れも前半カウント動作を適用する。

図３Ａに示すように、Ｐ相処理期間では、カウンタ部２５４の各フリップフロップのカウント値をＰ相の最大ＡＤ変換階調の最小値ｍｉｎ、たとえば“０”にリセットする。カウンタ部２５４をダウンカウントモードに設定し、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのリセットレベルＳrst の比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、リセットレベルＳrst のＡＤ変換を行なう。

当初は、画素信号電圧ＶｘのリセットレベルＳrst よりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較パルスCoはＨレベルにあるとする。
比較開始後、リセットレベルＳrst と参照信号SLP_ADC が一致した時点で電圧比較部２５２の比較パルスCoがＨレベルからＬレベルへ変化し、カウンタ部２５４はリセットレベルＳrst の大きさに対応したデジタル値Ｄrst を示すカウント値を保持する。符号を加味すれば、カウント値は「−Ｄrst」 を示す。

Ｄ相処理期間には、リセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig を読み出し、Ｐ相の読出しと同様の動作を行なう。
カウンタ部２５４をアップカウントモードに設定し、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧Ｖｘの信号レベルＳsig の比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、信号レベルＳsig のＡＤ変換を行なう。

当初は、画素信号電圧Ｖｘの信号レベルＳsig よりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較パルスCoはＨレベルにあるとする。比較処理開始後、信号レベルＳsig と参照信号SLP_ADC とが一致した時点で電圧比較部２５２の比較パルスCoがＨレベルからＬレベルへ変化し、この時点でカウンタ部２５４には、信号レベルＳsig の大きさに対応したカウウント値を保持される。

このとき、リセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst＋Ｄsig”である。しかし、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際にカウンタ部２５４に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ）＝Ｄsig”となる。

つまり、カウント動作を、Ｐ相処理時にはダウンカウント、Ｄ相処理時にはアップカウントと、各カウントモードを異なるものとしているので、カウンタ部２５４内で自動的に差分処理（減算処理）が行なわれる。ＡＤ変換部２５０は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ処理機能部としても動作する。カウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じたデジタルデータを表すものとなる。

本構成例は、カウンタ部２５４では、ＡＤ変換処理だけでなくＣＤＳ処理も行なうように構成しているが、このことは必須ではない。Ｐ相処理結果とＤ相処理結果を後段へ独立に渡し、後段の処理部でＣＤＳ処理を実行するように構成してもよい。

［参照信号比較型ＡＤ変換の問題点］
図４および図４Ａは、参照信号比較型ＡＤ変換の問題点を説明する図である。
ここで、図４は、ビット分解能と参照信号SLP_ADC の傾きの大きさ並びにカウンタ部２５４が使用するＡＤクロックＣＫcnt の周波数の関係を説明する図である。図４Ａは、ＡＤクロックＣＫcnt の周波数は変更せずに参照信号SLP_ADC の傾きを変更する場合でのＡＤ変換ゲイン切替え（１倍時と２倍時）を説明する図である。

図４（１）に示すように、カウンタ部２５４がカウント動作で使用するＡＤクロックＣＫcnt が１つ当たりの参照信号SLP_ADC のステップ幅ΔSLP がビット分解能で、参照信号SLP_ADC の傾きとＡＤクロックＣＫcnt の周波数がビット分解能に影響を与える。
Ｎビット精度を取得するときのＡＤクロックＣＫcnt をＡＤクロックＣＫcnt1と記し、ＡＤクロックＣＫcnt1に対して周波数を１／Ｍ倍したときのＡＤクロックＣＫcnt をＡＤクロックＣＫcnt1/Mと記す。周波数をＭ倍したときのＡＤクロックＣＫcnt をＡＤクロックＣＫcntMと記す。
ＤＡＣクロックＣＫdac についても同様で、基準のＤＡＣクロックＣＫdac をＤＡＣクロックＣＫdac1と記し、ＤＡＣクロックＣＫdac1に対して周波数を１／Ｍ倍したときのＤＡＣクロックＣＫdac をＤＡＣクロックＣＫdac1/Mと記す。周波数をＭ倍したときのＤＡＣクロックＣＫdac をＤＡＣクロックＣＫdacMと記す。

たとえば、図４（２）に示すように、ＡＤクロックＣＫcnt の周波数が一定の場合であれば、参照信号SLP_ADC の傾きが急なときにはステップ幅ΔSLP が大きくビット分解能が粗になる。これに対して、参照信号SLP_ADC の傾きが緩やかなときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
一方、図４（３）に示すように、参照信号SLP_ADC の傾きが一定の場合であれば、ＡＤクロックＣＫcnt の周波数が低いときにはステップ幅ΔSLP が大きくビット分解能が粗になる。これに対して、ＡＤクロックＣＫcnt の周波数が高いときにはステップ幅ΔSLP が小さくビット分解能が精密になる。

ＡＤクロックＣＫcnt とＤＡＣクロックＣＫdac は異なる周波数としてもよい。その場合、周波数のズレによる分解性能への影響を排除するべく、ＤＡ変換部２７０は、参照信号SLP_ADC が、階段波状ではなく、直線状に変化するような対処を採るのがよい。たとえば、キャパシタに電荷を溜めておいて、定電流源で電荷を抜いて生成する手法を採るとよい。また、階段状の波形にフィルタをかけて平滑化してもよい。

一方、参照信号比較型ＡＤ変換では、処理対象信号のＡＤ変換レンジが参照信号レンジ（参照信号SLP_ADC の振幅）で制約されるし、ＡＤ変換期間が参照信号レンジ分の変化に要する期間となり、ＡＤ変換期間が長くなる難点がある。
この対策として、特許文献１では、Ｐ相処理時とＤ相処理時の何れも参照信号SLP_ADC の傾きを同じにしつつ、信号レベルＳsig よりもリセットレベルＳrst の方のＡＤ変換期間を短くとることで、全ＡＤ変換期間が短くなるようにしている。

しかしながら、これでは、Ｄ相処理時よりもＰ相処理時のＡＤ変換レンジが狭くなってしまい、リセットレベルＳrst がそのＡＤ変換レンジ外となってしまい、「ＡＤ変換＋ＣＤＳ処理」ができなくなるケースが起こる。
どのようなケースでこの現象が起こるかについて、図４Ａを参照して説明する。

図４Ａは、参照信号SLP_ADC の傾き変更によりＡＤ変換ゲイン調整を行なう場合を示している。図４Ａでは、具体例として１倍時と２倍時を示している。
参照信号SLP_ADC の傾き変更によりＡＤ変換ゲイン調整を行なう場合、図４での説明から推測されるように、１倍時に対してｋ倍時には傾きを１／ｋにする。つまりＡＤ変換ゲインの調整時には、Ｐ相計数期間ＴrmやＤ相計数期間Ｔsmでの参照信号SLP_ADC の振幅を狭めて傾きを緩やかにし、ＡＤ変換部２５０としての分解能を上げる。たとえば、ゲインが２倍・４倍・８倍となった場合、参照信号SLP_ADC の振幅は１／２，１／４，１／８となり、同一の画素信号電圧ＶｘのリセットレベルＳrst や信号レベルＳsig をＡ／Ｄ変換した場合、ＡＤ変換結果であるカウント値は２倍・４倍・８倍となる。

一方、ＡＤ変換ゲインを上げ過ぎると参照信号SLP_ADC のダイナミックレンジ（いわゆるＡＤ変換レンジ）が狭くなる。特に、Ｐ相処理時の参照信号SLP_ADC_P はＤ相処理時の参照信号SLP_ADC_D に比べてレンジを狭くしており、ＡＤ変換ゲインを上げるにつれてＰ相処理時のレンジは狭まり、たとえばゲイン８倍以上ではＰ相処理時のレンジが数ｍＶから十数ｍＶになってしまう。なお、ＡＤ変換ゲインを下げる場合は参照信号SLP_ADC の傾きを大きくしてＰ相レンジRange_P が大きくする方向であり問題ない。

たとえば、Ｐ相７ビット、Ｄ相１０ビット、１ＬＳＢ＝１ｍＶで仮定すると、１倍時はＰ相１２８ｍＶ、Ｄ相１０２４ｍＶで、８倍時はＰ相１６ｍＶ、Ｄ相１２８ｍＶになる。さらに言うと、画素の飽和信号量が２００００ｅ−、変換効率が５０ｕＶ／ｅ−と仮定すると、垂直信号線レベルが１０００ｍＶになる。これをＡＤ変換するにはＤ相が１０００ｍＶ必要となる。この場合において、Ｐ相７ビット、Ｄ相１０ビットの場合、ゲイン８倍時にはＰ相＝約１６ｍＶ、ゲイン１６倍時にはＰ相＝約８ｍＶとなる。

したがって、高ゲイン時には、画素のランダムノイズの影響が相対的に大きくなる。たとえ比較部２５２にてオートゼロ機能を働かせていても、リセットレベルＳrst は参照信号SLP_ADC のレンジ外になってしまう可能性がある。

加えて、図２Ａ（２）に示すように、比較部２５２におけるオートゼロ機能では、その解除時のフィードスルーやチャージインジェクションのばらつきのため解除後の画素信号電圧ＶｘのリセットレベルＳrst がばらつく。参照信号SLP_ADC のレンジが広ければ問題ないが、高ゲイン時には参照信号SLP_ADC のレンジが狭く、そのレンジから外れることも考えられる。その対処として、ばらつく方向に合わせて参照信号SLP_ADC の初期値を設定することも考えられるが、図２Ａ（２）に示すように、実際にはそのばらつきの方向は一定しておらず、その手法を採ることはできない。

結果的にはこれらの現象が起きると、Ｐ相処理時のリセットレベルＳrst が参照信号SLP_ADC のレンジ（Ｐ相レンジRange_P ）に収まらずＣＤＳ処理ができない問題が生じる。

本実施形態では、参照信号比較型ＡＤ変換の特質を利用して、Ｄ相よりもＰ相処理期間を短くとり全ＡＤ変換期間が短くなるようにしつつ、Ｐ相処理期間の参照信号レンジが狭くなる問題を解決する仕組みを採る。その基本的な考え方は、少なくとも、ゲインアップ時には、Ｐ相処理時の参照信号SLP_ADC_P のレンジを従来よりも広くとる点にある。

＜第１実施形態＞
図５は、第１実施形態を説明する図（その動作を説明するタイミングチャート）である。ここでは、ゲイン設定が１倍と２倍の場合について示している。

第１実施形態では、ゲイン設定値に関わらず、常に、Ｐ相とＤ相で参照信号SLP_ADC の傾きを独立に設定する。特に、Ｐ相処理時の方がＤ相処理時よりも傾きが大きくなるようにする。
ゲイン調整時には、Ｄ相処理時の参照信号SLP_ADC_D の傾きΔSLP_D をゲイン設定に応じて変化させ、Ｐ相処理時の参照信号SLP_ADC_P の傾きΔSLP_P もゲイン設定に応じて変化させるが、何れのゲインでも常にΔSLP_P はΔSLP_D よりも大きい状態に設定される。

計数をｘ（＞１）とし、ゲイン設定に関わらず常にΔSLP_P ＝ｘ・ΔSLP_D を満たすようにする。第１実施形態を適用しない場合は、何れのゲインでもΔSLP_P ＝ΔSLP_D であり、Ｐ相レンジRange_P0＝ΔSLP_P ・Ｄrmである。
これに対して、第１実施形態を適用すると、何れのゲインでもＰ相レンジRange_P1＝ｘ・ΔSLP_P ・Ｄrm＞Ｐ相レンジRange_P0となる。この場合、本実施形態を適用しない場合と同じＰ相計数期間Ｔrmでも、各ゲインにおけるＰ相レンジRange_P は、本実施形態を適用しない場合よりも確実に大きくなる。参照信号SLP_ADC の傾きを変化させてゲインアップする場合でも、その関係が常に満たされるので、ゲインアップ時におけるリセットレベルＳrst のレンジ外れの問題に対して耐性が増す。

好ましくは、Ｐ相レンジRange_P をｘ倍に拡大したことに伴う１／ｘ倍へのＡＤ変換ゲインの低下を補うように、Ｐ相処理時にはＡＤクロックＣＫcnt をｘ倍にするのがよい。ＣＤＳ処理をカウンタ部２５４で行なうことができるからである。
Ｐ相処理時にＡＤクロックＣＫcnt をｘ倍にしないでＡＤ変換を行なうと、カウンタ部２５４でＣＤＳ処理を同時に行なうことはできず、Ｐ相処理結果とＤ相処理結果を後段の処理部へ渡し、後段の処理部でｋ倍のゲイン補正とＣＤＳ処理をする必要がある。

この場合、Ｐ相処理では、カウンタ部２５４とＤＡ変換部２７０には、Ｄ相処理時のＡＤクロックＣＫcnt1，ＤＡＣクロックＣＫdac1に対して、ｘ倍の周波数のＡＤクロックＣＫcntx，ＤＡＣクロックＣＫdacxが供給される。そのため、ＡＤ変換ゲインに関わらず、Ｐ相処理では、Ｄ相処理時に対してｘ倍で動作するため、レイアウトの仕方によってはクロックの高周波ノイズの影響を受けることが懸念される。しかし、Ｐ相レンジRange_P を従来よりも拡大しているので、レイアウトの仕方に関わらず、参照信号SLP_ADC_P は、このノイズに対する耐性を強くできる。

つまり、Ｐ相処理時のＡＤクロックＣＫcnt の周波数が高くなるが、第１実施形態を適用しない場合と比較して、同じＰ相計数期間Ｔrmでも参照信号SLP_ADC_P の振幅（Ｐ相レンジRange_P1）をより広げられる。同じＰ相計数期間Ｔrmでも、Ｐ相レンジRange_P をリセットレベルＳrst が外れてしまう問題に対して耐性が増す。

カウンタ部２５４とＤＡ変換部２７０の駆動周波数を上げるのがＰ相処理時のみであり、Ｐ相・Ｄ相ともに周波数を上げて使用する場合に比べてカウンタ部２５４のＤ相処理時の瞬時消費電流が少なくノイズの影響が第１実施形態を適用しない場合よりも低くなる。後述の第２実施形態とは異なり、ゲイン連動させるロジックの機能が不要なため、内部に制御回路が不要になる利点もある。

＜第２実施形態＞
図６および図６Ａは、第２実施形態を説明する図である。図６は、第２実施形態の動作を説明するタイミングチャートである。図６Ａは、第２実施形態を実現するためのクロック供給手法を説明する図である。何れも、ゲイン設定が１倍と２倍の場合について示す。

第２実施形態は、通常ゲイン（ゲイン設定値＝１）時は従来と同じにし、ゲイン設定値ｋを１を超える値に設定したとき（ゲインアップするとき）に限って、Ｐ相とＤ相で参照信号SLP_ADC の傾きを独立に設定して、ΔSLP_P ＝ｋ・ΔSLP_D を満たすようにする。ゲインアップするときに限って第１実施形態の手法を適用するという考え方である。

好ましくは、Ｐ相処理時には、ゲイン設定値に関わらず、参照信号SLP_ADC の傾きΔSLP_P をΔSLP_0 で固定し、Ｐ相レンジRange_P2＝ΔSLP_0 ・Ｄrmを維持する。
第２実施形態を適用しないとゲイン設定値ｋに応じて参照信号SLP_ADC の傾きΔSLP_P をΔSLP_0 ／ｋとするが、それをしないのでゲインアップ時のＰ相レンジRange_P2がｋ倍され、リセットレベルＳrst のレンジ外れの問題に対して耐性が増す。
一方、Ｄ相については、ゲイン設定値ｋに応じて、参照信号SLP_ADC の傾きΔSLP_D をΔSLP_0／ｋとする。

好ましくは、ゲインアップ時にＰ相レンジRange_P2をｋ倍に拡大したことに伴う１／ｋ倍へのＡＤ変換ゲインの低下を補うように、ＡＤクロックＣＫcnt をｋ倍にするのがよい。ＣＤＳ処理をカウンタ部２５４で行なうことができるからである。
ＡＤクロックＣＫcntをｋ倍にしないままＡＤ変換を行なう場合、カウンタ部２５４でＣＤＳ処理を同時に行なうことはできず、Ｐ相処理結果とＤ相処理結果を後段のデジタル演算部へ渡し、デジタル演算部でｋ倍のゲイン補正とＣＤＳ処理をする必要がある。

たとえば、Ｄ相処理時にＡＤクロックＣＫcnt の周波数を変更せずにゲインを２倍にするため、ＤＡ変換部２７０の基準電流値や電圧変換抵抗値を変更して１クロック当たりの電圧変化分ΔSLP を１／２にすることで参照信号SLP_ADC_D の傾きを１／２にする。

Ｐ相処理時には、Ｄ相処理時の基準電流値や電圧変換抵抗値で、ゲイン１倍時と同じＰ相計数期間Ｔrmにてゲイン１倍時と同じＰ相レンジRange_P を維持するため、ＤＡ変換部２７０用のＤＡＣクロックＣＫdac の周波数を２倍にする。つまり、ＤＡＣクロックＣＫdac1からＤＡＣクロックＣＫdac2に切り替える。
ＤＡＣクロックＣＫdac の１クロック当たりの電圧変化分ΔSLP はＰ相・Ｄ相ともに同じであるが、ＤＡＣクロックＣＫdac の周波数が２倍になる。このことで、単位時間当たりの傾きはＤ相処理時に対して２倍になり、ゲイン２倍時の従来例に対してＰ相レンジRange_Pを２倍にできる。

このままでは、Ｐ相処理時のＡＤ変換ゲインがＤ相処理時（ゲイン２倍）に対して１／２（ゲイン２倍）になってしまうため、カウンタ部２５４用のＡＤクロックＣＫcnt の周波数を２倍にする。つまり、ＡＤクロックＣＫcnt1からＡＤクロックＣＫcnt2に切り替える。このため、Ｐ相処理時にも、Ｄ相処理時と同じようにＡＤ変換ゲインは２倍になる。

結果的には、Ｐ相処理時とＤ相処理時のそれぞれについて、ゲイン１倍時とゲイン２倍時の何れも、ＡＤクロックＣＫcnt とＤＡＣクロックＣＫdac は、同じ周波数でよい。

この例では、ＡＤ変換ゲインを２倍にする例であるが、さらに４倍・８倍にした場合でも、そのゲイン設定に応じた処理をすればよい。結果的には、Ｄ相処理時の参照信号SLP_ADC_D の傾きΔSLP_D は、ゲイン設定に応じて変化させるが、Ｐ相処理時の参照信号SLP_ADC_Pの傾きΔSLP_P は、ゲイン設定に関わらず一定に維持される。

また、この例では、ゲイン２倍時のＰ相レンジRange_P2を、従来例に対して２倍にしているが、これは一例に過ぎず、従来よりも拡大するものであればよい。たとえば、ゲイン２倍時に、Ｐ相レンジRange_P を従来よりも３倍や４倍にしてもよい。つまり、ゲインアップ時には、Ｐ相処理時の参照信号SLP_ADC_P の単位時間当たりの傾き（ΔSLP_P ）を、Ｄ相処理時の参照信号SLP_ADC_D の単位時間当たりの傾き（ΔSLP_D ）よりも大きく設定するものであればよいと言うことである。

これにより、ゲイン設定値に関わらず、画素信号電圧Ｖｘの読み出しからＡＤ変換するまでの時間は変わらず、Ｐ相レンジRange_P のみ従来例に対してｋ倍にすることができ、ＡＤ変換ゲインをさらに高ゲインで使用することができる。

ゲインｋ倍時のＰ相処理では、カウンタ部２５４とＤＡ変換部２７０には、ＡＤクロックＣＫcntk，ＤＡＣクロックＣＫdackが供給される。ゲインｋ倍時のＰ相処理では、ゲイ ン１倍時に対してｋ倍で動作するため、レイアウトの仕方によってはクロックの高周波ノイズの影響を受けることが懸念される。しかしながら、第２実施形態では、ＡＤ変換ゲインに連動させて、Ｐ相処理でのカウンタ部２５４とＤＡ変換部２７０の駆動周波数を切り替えているので、レイアウトの仕方に関わらず、ノイズの影響を最小限に抑えられる。

カウンタ部２５４とＤＡ変換部２７０の駆動周波数を上げるのがゲインアップ時のＰ相処理時のみであり、ノイズの影響が第１実施形態よりも低減される。ゲインアップ時には、Ｐ相処理時のＡＤクロックＣＫcnt の周波数が高くなるが、第１実施形態と同様に、Ｐ相計数期間Ｔrmを変更することなく、Ｐ相レンジRange_P を拡大できる利点がある。

第２実施形態におけるＡＤクロックＣＫcnt とＤＡＣクロックＣＫdac の供給方法を図６Ａに示す。
図６では、Ｐ相処理時とＤ相処理時のそれぞれについて、ゲイン１倍時とゲイン２倍時の何れも、ＡＤクロックＣＫcnt とＤＡＣクロックＣＫdac は同じ周波数になる。この点に着目して、本構成例では、クロック変換部２０ａは、ＡＤクロックＣＫcnt とＤＡＣクロックＣＫdac の元となるクロックを供給する位相同期部５０２（ＰＬＬ）、分周部５０４、セレクタ５０６を有する。位相同期部５０２と分周部５０４には、システム制御部２０ｂからＡＤ変換ゲインの設定情報が通知される。セレクタ５０６には、システム制御部２０ｂから、ＡＤ変換ゲインの設定情報と、Ｐ相処理時とＤ相処理時を区別するＰ−Ｄ相切替パルスが供給される。

位相同期部５０２は、ＡＤ変換ゲインの設定情報に従った周波数のクロックCLK を生成し、分周部５０４とセレクタ５０６の一方の入力端に供給する。たとえば、位相同期部５０２は、ＡＤ変換ゲインが１倍時には通常の周波数のクロックCLK1を生成し、ＡＤ変換ゲインがｋ倍時には通常時に対してｋ倍の周波数のクロックCLKk（２倍時にはクロックCLK2）を生成する。分周部５０４は、ＡＤ変換ゲインの設定情報に従ってクロックCLK を１／ｋに分周してセレクタ５０６の他方の入力端に供給する。セレクタ５０６は、ＡＤ変換ゲインの設定情報とＰ−Ｄ相切替パルスに従って、２つの入力端の何れかのクロックを選択して、これをＡＤクロックＣＫcnt やＤＡＣクロックＣＫdac として出力する。

たとえば、ＡＤ変換ゲインを１倍にする場合、Ｐ相・Ｄ相の何れでも、位相同期部５０２で通常の周波数のクロックCLK1を生成し、このクロックCLK1をセレクタ５０６で選択して、ＡＤクロックＣＫcnt1やＤＡＣクロックＣＫdac1として使う。因みに、この場合、セレクタ５０６は、どちらの入力端のクロックCLK を選択してもよい。

一方、ＡＤ変換ゲインをｋ倍にする場合、先ず、位相同期部５０２で通常時に対してｋ倍の周波数のクロックCLKkを生成する。
Ｐ相処理時にはクロックCLKkをセレクタ５０６で選択してＡＤクロックＣＫcntkやＤＡＣクロックＣＫdackとして使用する。Ｄ相処理時には分周部５０４で分周したクロックCLK1をセレクタ５０６で選択して、ＡＤクロックＣＫcnt1やＤＡＣクロックＣＫdac1として使用する。

本構成例では、カウンタ部２５４とＤＡ変換部２７０は、ゲインｋ（＞１）倍のＰ相処理時のみ駆動周波数がｋ倍で動作する。従来方式に対して、分周部５０４とセレクタ５０６を追加する構成で対処が可能なため、回路規模に殆ど影響がなく実現できる。

＜第３実施形態＞
図７は、第３実施形態を説明する図（その動作を説明するタイミングチャート）である。ここでは、ゲイン設定が１倍と２倍の場合について示している。

第３実施形態は、ゲイン設定に関わらず、Ｐ相とＤ相で参照信号SLP_ADC の傾きを同じ（ΔSLP_P ＝ΔSLP_D ）にする。また、ＡＤ変換ゲインの設定値に連動させて、Ｐ相処理期間（Ｐ相計数期間Ｔrm）を変化させる。

たとえば、ゲインをｋ倍にするときには、Ｐ相とＤ相で参照信号SLP_ADC の傾きを同じようにΔSLP_P ／ｋ＝ΔSLP_D ／ｋにし、かつ、Ｐ相計数期間Ｔrmをｋ倍にする。
第３実施形態を適用しないと、ゲイン設定値ｋに関わらずＰ相計数期間Ｔrmは一定でありＰ相レンジRange_P0が１／ｋ倍となりゲイン設定値ｋに応じて狭くなる。

これに対して、第３実施形態を適用すると、傾きがΔSLP_P ／ｋになるがＰ相計数期間Ｔrmがｋ倍されるので、Ｐ相レンジRange_P3が一定に維持される。ゲインアップ時のＰ相レンジRange_P3がｋ倍され、ゲインアップ時におけるリセットレベルＳrst のレンジ外れの問題に対して耐性が増す。

ＡＤ変換時間に余裕がある場合に、Ｐ相処理時のカウンタ部２５４（好ましくはＤＡ変換部２７０も）の駆動周波数を変えずに、ＡＤ変換ゲイン設定に連動させてＰ相計数期間Ｔrmを延長させることでＰ相レンジRange_P を拡大する方法である。ＡＤ変換ゲイン設定に連動させてＰ相レンジRange_P を変更する点では第２実施形態と同じであるが、その実現の仕組みが異なる。

第３実施形態では、ゲインアップ時には、第１および第２実施形態（従来も）よりもＰ相計数期間Ｔrmが長くなるが、第１および第２実施形態とは異なり、ＡＤクロックＣＫcnt の周波数を変更することなく、Ｐ相レンジRange_Pを拡大できる利点がある。

［第１〜第３実施形態とその他の変形例との対比］
他の手法としては、Ｐ相・Ｄ相とも、ゲインアップ時に参照信号SLP_ADC の傾きを変化させずに通常ゲイン時と参照信号レンジを同じにしつつ、ＡＤクロックＣＫcnt の周波数を高くすることが考えられる。
しかしながら、この手法では、カラムＡＤ変換部２６の各カウンタ部２５４が、Ｐ相・Ｄ相の何れでも通常時よりも高速動作をすることになり消費電力増加やノイズの問題が起こる。
本実施形態の仕組みは、第１〜第３の各手法にもよるが、カウンタ部２５４の駆動周波数を上げる場合であってもＰ相処理時に限られるので、Ｐ相・Ｄ相ともに周波数を上げて使用する場合に比べてカウンタのＤ相時の瞬時消費電流が少なく、ノイズの影響も少ない。

＜撮像装置：第４実施形態＞
図８は、第４実施形態を説明する図である。
第４実施形態は、前述の固体撮像装置１の各実施形態に採用していたＡＤ変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図８は、その撮像装置８の概略構成図である。主要な構成要素について説明すると次の通りである（主要なもの以外は説明を割愛する）。

撮像装置８は、光学系としての撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。
図中に破線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。
カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。

本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ（Random Access Memory）９０６、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。ＲＡＭ９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer）とも称する。

カメラ制御部９００は、システム全体を制御するものであり、本実施形態の２回ＡＤ変換処理との関係においては、カウントクロックＣＫcnt1，ＣＫdac1の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、参照信号の傾き変更でゲイン変更を行なう参照信号比較型のＡＤ変換処理を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）を登録するなどのために利用される。特に、本実施形態では、参照信号の傾き変更でゲイン変更を行なうための各種の制御情報の設定値などの様々なデータを登録するためにも利用される。メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものを利用してもよい。図は、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で撮像装置８を示している。この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８も、Ｐ相レンジRange_P を拡大する前記実施形態の仕組みを適用することで、リセットレベルＳrst がＰ相レンジRange_P 外となってしまう問題を解決できる。この際、ＡＤ変換ゲイン設定やカウントクロックＣＫcnt の周波数設定や参照信号SLP_ADC の傾き設定などの制御は、外部の主制御部（カメラ制御部９００）において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で指定する。

本発明の技術的範囲は前記実施形態に記載の範囲には限定されず、発明の要旨を逸脱しない範囲で実施形態に多様な変更・改良を加えてよく、そのような変更・改良を加えた形態も本発明の技術的範囲に含まれる。前記実施形態は、請求項に係る発明を限定するものではなく、また実施形態中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明が抽出される。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本発明が得ようとする効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も発明として抽出され得る。

第１・第２実施形態では、Ｐ相計数期間Ｔrmを従来と同じに維持し、少なくともゲインアップ時にΔSLP_P ＞ΔSLP_D とする際に、ΔSLP はＰ相とＤ相で同じにし、Ｐ相のＤＡＣクロックＣＫdac の周波数をゲイン連動で高くしたが、これは一例に過ぎない。
ΔSLP ＝Ｉ_0×Ｒ_340であるから、ＤＡＣクロックＣＫdac の周波数はＰ相とＤ相で同じにし、規定電流Ｉ_0や抵抗値Ｒ_340の切替えでＰ相のΔSLP をゲイン連動で大きくしてもよい。

また、Ｐ相計数期間Ｔrmを従来と同じに維持しつつΔSLP_P ＞ΔSLP_D とする第１・第２実施形態の仕組みと、ΔSLP_P ＝ΔSLP_D としつつＰ相計数期間Ｔrmをゲイン連動で変化させる第３実施形態の仕組みを組み合わせてもよい。
また、ゲイン１倍以下では第２実施形態を適用してΔSLP_P ＝ΔSLP_D にし、１倍を超えたら第１実施形態を適用してΔSLP_P ＞ΔSLP_D とすることが考えられる。装置構成としては、参照信号生成部２７を固体撮像装置１の外部に設けた構成でもよい。

第１〜第４実施形態では、参照信号比較型のＡＤ変換処理を採用した固体撮像装置１や撮像装置８におけるＰ相レンジRange_P の問題点を解決する例で説明したが、その適用範囲は、固体撮像装置などに限らない。
参照信号比較型のＡＤ変換処理を採用する一般的な電子機器に適用可能である。相対的にレベルの小さい方の電圧レベルと相対的にレベルの大きい方の電圧レベルとの差のデジタルデータを取得するものが適用対象となり得る。

ここで、「相対的にレベルの小さい方の電圧レベル」は基準側であり、「相対的にレベルの大きい方の電圧レベル」は求めようとする差分の成分を含む側である。
参照信号比較型のＡＤ変換処理を適用して２つのアナログ信号レベルの差をデジタルデータに変換する際に、次のような問題があれば、その対処として前記実施形態の仕組みを適用可能である。
すなわち、ノイズの影響や比較部２５２におけるオートゼロ機能の弊害などで基準側の電圧レベルが参照信号SLP_ADC の変換レンジ外となってしまう問題があれば、その対処として前記実施形態の仕組みを適用可能である。

１…固体撮像装置、３…単位画素、７…駆動制御部、８…撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、２０…通信・タイミング制御部、２６…カラムＡＤ変換部、２７…参照信号生成部、２５０…ＡＤ変換部、２５２…比較部、２５３…カウント動作期間制御部、２５４…カウンタ部、２５６…データ記憶部、２７０…ＤＡ変換部、９００…カメラ制御部。

Claims (13)

1. レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
   前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
   前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
   を備え、
   前記駆動制御部は、
   差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
   電子機器。
2. 前記駆動制御部は、
   前記差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを用いるように前記ＡＤ変換部を制御し、
   前記基準側の前記参照信号の傾きと前記差分を含む側の前記参照信号の傾きをＡＤ変換ゲインの設定値に応じて変化させるとともに、ＡＤ変換ゲインの設定値に関わらず前記基準側の前記参照信号の傾きが前記差分を含む側の前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
   請求項１に記載の電子機器。
3. 前記駆動制御部は、
   前記差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを用いるように前記ＡＤ変換部を制御し、
   前記参照信号生成部を制御して、前記参照信号の傾きの変更によりＡＤ変換ゲインを変更し、
   ＡＤ変換ゲインが１倍のときには、前記基準側の前記参照信号の傾きと前記差分を含む側の前記参照信号の傾きが同じになるように前記参照信号生成部を制御し、
   ＡＤ変換ゲインが１倍を超えるときには、前記基準側の前記参照信号の傾きが前記差分を含む側の前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
   請求項１に記載の電子機器。
4. 前記駆動制御部は、
   前記差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを用いるように前記ＡＤ変換部を制御し、
   前記差分を含む側の前記参照信号の傾きをＡＤ変換ゲインの設定値に応じて変化させるとともに、前記基準側の前記参照信号の傾きをＡＤ変換ゲインの設定値に関わらず一定値に維持するように前記参照信号生成部を制御する
   請求項１に記載の電子機器。
5. 前記駆動制御部は、
   前記基準側を対象とする処理期間時のＡＤ変換用のカウントクロックはＡＤ変換ゲインの設定値に応じた周波数のものを用いるように前記ＡＤ変換部を制御する
   請求項２〜４の内の何れか一項に記載の電子機器。
6. レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
   前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
   前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
   を備え、
   前記駆動制御部は、
   差分処理に供される基準側を対象とする処理期間をＡＤ変換ゲインの設定値に応じて変化させるとともに、
   前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを用いるように前記ＡＤ変換部を制御し、
   前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きがＡＤ変換ゲインの設定値に関わらず同じになるように前記参照信号生成部を制御する
   電子機器。
7. 電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部をさらに備えている
   請求項１〜６の内の何れか一項に記載の電子機器。
8. 前記電荷生成部は、光電変換機能を有し、
   前記画像アイレ部に対して入射光を導く光学系と、
   前記ＡＤ変換された信号に所定の処理を施す信号処部と、をさらに含む
   請求項７記載の電子機器。
9. 前記駆動制御部を制御する主制御部をさらに備えている
   請求項７または８に記載の電子機器。
10. レベルが漸次変化する参照信号を生成する参照信号生成部と、
    アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
    ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
    前記参照信号生成部および前記カウンタ部を制御する制御部と、
    を備え、
    前記制御部は、
    差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きくなるように前記参照信号生成部を制御する
    ＡＤ変換装置。
11. レベルが漸次変化する参照信号を生成する参照信号生成部と、
    アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
    ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記比較部の比較結果に基づき各処理期間における前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
    前記参照信号生成部および前記カウンタ部を制御する制御部と、
    を備え、
    前記制御部は、
    差分処理に供される基準側を対象とする処理期間をＡＤ変換ゲインの設定値に応じて変化させるとともに、
    前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを用いるように前記カウンタ部を制御し、
    前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きがＡＤ変換ゲインの設定値に関わらず同じになるように前記参照信号生成部を制御する
    ＡＤ変換装置。
12. レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、
    差分処理に供される基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きが、差分処理で取得される差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きよりも大きく設定する
    ＡＤ変換方法。
13. レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、
    差分処理に供される基準側を対象とする処理期間をＡＤ変換ゲインの設定値に応じて変化させるとともに、
    前記基準側を対象とする処理期間と差分処理で取得される差分を含む側を対象とする処理期間時のＡＤ変換用のカウントクロックの周波数はＡＤ変換ゲインの設定値に関わらず同じものを使用し、
    前記基準側を対象とする処理期間における単位時間当たりの前記参照信号の傾きと前記差分を含む側を対象とする処理期間における単位時間当たりの前記参照信号の傾きは、ＡＤ変換ゲインの設定値に関わらず同じにする
    ＡＤ変換方法。

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