KR101453015B1 - 확장형 다중 계수 분주 회로 - Google Patents

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Abstract

본 발명은 확장형 다중 계수 분주 회로에 관한 것으로서, 직렬로 연결된 복수의 제1 분주기, 상기 복수의 제1 분주기와 연결되어 있는 제2 분주기, 그리고 상기 복수의 제1 분주기 중 마지막에 위치한 제1 분주기와 상기 제2 분주기에 연결되어 있는 클럭 발생기를 포함한다. 상기 제2 분주기는 세 개의 논리곱 게이트, 셋트 단자를 구비한 두 개의 D 래치 그리고 클리어 단자를 구비한 두 개의 D 래치를 포함한다.

Description

확장형 다중 계수 분주 회로{EXTENDED MULT-MODULUS DIVIDER}
본 발명은 확장형 다중 계수 분주 회로에 관한 것이다.
일반적으로 주파수 합성 장치는 낮은 기준 주파수와 수백 MHz에서 수십 GHz까지의 높은 주파수를 이용해서 다양한 크기의 주파수를 합성하게 된다.
이때, 다양한 주파수 출력을 만들기 위해서 기준 주파수를 2분주 또는 3분주와 같이 n 분주하는 n-분주 회로를 사용하고, 입력 기준 주파수보다 작은 간격의 주파수를 생성하기 위해 SDM(Sigma Delta Modulator)을 사용하여 분주 회로의 분주비를 정하게 된다.
주파수 합성 장치에 사용하는 n-분주 회로는 예전에는 펄스-스왈로우 형태(pulse swallow divider)를 사용하지만, 설계 시간이 단축되고 확장성이 용이한 다중 계수 n-분주 회로도 많이 사용되고 있다.
도 1은 일반적인 다중 계수 n-분주 회로의 한 예를 나타낸 것이다.
도 1에 도시한 것처럼, 다중 계수 n-분주 회로는 전단의 구동신호 출력단자(FO)가 후단의 구동신호 입력 단자(FI)와 연결되어 있고 후단의 모드신호 출력단자(MO)가 전단의 모드신호 입력단자(MI)와 연결되어 있는 복수의 2 또는 3분주기(이하, '2/3분주기'로 지칭함)(11-17)와 마지막 단에 위치한 2/3 분주기(17)의 모드신호 출력단자(MO)에 입력 단자가 연결되어 있고 출력단자로 분주 신호(DS)를 출력하는 하나의 인버터(INV11)를 구비한다.
이때, 복수의 2/3 분주기(11-17) 각각은 모드신호 입력단자(MI)로 인가되는 신호의 상태('0' 또는 '1')에 따라 2분주기로 기능하거나 3분주기로 기능하며, 인버터(INV11)에서 출력되는 주파수가 n-분주 회로의 최종 출력 주파수가 된다. 따라서, 최종 출력 주파수는 주파수 합성 장치의 위상 주파수 검출기(phase frequency detector)로 입력되고, 위상 주파수 검출기는 기준 주파수와 이 최종 출력 주파수를 이용하여 원하는 크기의 주파수를 합성하게 된다.
이때, 각 2/3 분주기(11-17)는 적어도 한 비트의 분주비 입력 신호가 인가되는 분주비 입력단자(P)를 구비하고 있고, 2/3 분주기(11-17)로 인가되는 분주비 입력 신호의 값에 따라 기준 주파수에 곱해지는 분주비가 정해진다.
이와 같이, 7비트의 분주비 입력 신호가 복수의 2/3 분주기(11-17)로 인가될 때, 도 1의 2/3 분주기(11-17)는 2분주기 또는 3분주기로 동작하게 되며, 이때, n-분주 회로에서 출력되는 주파수와 입력되는 기준 주파수를 비교했을 때 다중 계수 n-분주 회로의 주파수 분주 비율 범위는 128부터 255까지 이다. 즉, 도 1과 같은 일반적인 다중 계수 n-분주 회로에서 사용 가능한 주파수 분주 비율 범위는 2N ~2(N+1)-1이다(여기서, N은 분주비 입력신호의 비트수이다).
이러한 다중 계수 n-분주 회로는, 이미 기재한 것처럼, 설계 시간이 줄어들고 출력값의 확장성이 용이하다는 장점을 갖고 있지만, 펄스-스왈로우 형태의 n-분주 회로보다 출력값 범위가 좁다는 단점을 가지고 있고, 출력값 범위 축소는 사용 가능한 주파수 합성 장치의 출력 주파수의 범위를 제한하게 된다.
이러한 주파수 합성 장치의 출력 주파수 범위 제한을 개선하기 위해 다중 계수 n-분주 회로 대신 확장형 다중 계수 n-분주 회로(extended multi-modulus n-divider)가 사용된다.
확장형 다중 계수 n-분주 회로에 도 1과 같이 총 7비트의 분주비 입력 신호가 인가될 때, 확장형 다중 계수 n-분주 회로의 주파수 분주 비율 범위는 128 내지 255의 범위에 64 내지 127의 범위가 더해져 64부터 255까지 이다.
따라서, 종래의 확장형 다중 계수 n-분주 회로의 주파수 분주 비율 범위에서, 최대값은 다중 계수 N-분주 회로와 동일한 2(N+1)-1이지만, 최소값은 다중 계수 N-분주 회로보다 작은 값인 2(N-1)이므로, 확장형 다중 계수 N-분주 회로의 주파수 분주 비율의 범위는 2(N-1) ~ 2(N+1)-1이다.
하지만, 종래의 확장형 다중 계수 n-분주 회로가 정수형 주파수 합성기에 사용될 경우에는 문제가 발생하지 않지만 분수형 주파수 합성 장치에 사용될 때, 특정한 N값을 기준으로 분수값을 발생시킬 때 오동작이 발생하는 문제가 있다. 이때, 분수형 주파수 합성 장치는 합성된 주파수의 크기가 입력 기준 주파수로 나눠질 때 정수값으로 떨어지지 않고 소수점 값을 가지는 장치를 일컫는다.
분수형 주파수 합성 장치에서 SDM과 함께 사용 될 때, 도 2와 같이, 분주비를 제어하는 분주비 입력 신호의 값이 수시로 변하게 되어서 전체적인 평균값이 분수 주파수 분주비를 만드는데, 일반 다중 계수 n-분주 회로나 확장형 다중 계수 n-분주 회로와 같은 다중 계수 n-분주 회로의 출력값 분주비도 분주비 입력 신호의 값 변화와 동일한 경향으로 변해야 원하는 분주비로 분주된 분수형 주파수를 얻게 된다.
하지만, 분수형 주파수 합성 장치에 SDM과 확장형 다중 계수 n-분주 회로를 사용할 경우, 도 3과 같이 분주비 입력 신호의 값에 따라 확장형 다중 계수 n-분주 회로의 출력값 분주비가 정상적으로 출력되지 않아 원하는 크기의 분수형 주파수를 얻지 못하는 문제가 발생한다.
예를 들어, 총 7비트의 분주비 입력 신호가 확장형 다중 계수 n-분주 회로로 입력될 경우, 분주비 입력 신호의 최상위 비트(MSB, most significant bit)의 값이 0에서 1로 또는 1에서 0으로 바뀌는 부분(예, 분주비 입력 신호가 7비트일 경우, N=128)에서 분주비 입력 신호의 값 변화에 따라 확장형 다중 계수 n-분주 회로의 출력값 분주비가 정상적으로 출력되지 않는다.
따라서, 이러한 확장형 다중 계수 n-분주 회로의 오동작으로 인해, 분수형 주파수 합성 장치의 위상 주파수 검출기로 인가되는 신호(즉, 확장형 다중 계수 n-분주 회로의 출력 신호)가 비정상 상태이므로, 최종적으로 분수형 주파수 합성 장치는 원하는 크기와 다른 크기의 주파수를 출력하게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 확장형 다중 계수 분주 회로를 분수형 주파수 합성 장치에 사용할 때 오동작을 방지하기 위한 것이다.
본 발명의 한 특징에 따른 확장형 다중 계수 분주 회로는 직렬로 연결된 복수의 제1 분주기, 상기 복수의 제1 분주기와 연결되어 있는 제2 분주기, 그리고 상기 복수의 제1 분주기 중 마지막에 위치한 제1 분주기와 상기 제2 분주기에 연결되어 있는 클럭 발생기를 포함하고 있고, 상기 복수의 제1 분주기는 전단에 위치한 제1 분주기의 구동신호 출력단자와 후단에 위치한 제1 분주기의 구동 입력단자가 서로 연결되어 있고, 전단에 위치한 제1 분주기의 모드신호 입력단자와 후단에 위치한 제1 분주기의 모드신호 출력단자가 연결되어 있으며, 분주비 입력신호에 분주비 입력 단자가 연결되어 있으며, 상기 제2 분주기는 구동신호 출력단자에 일측 입력단자가 연결되어 있는 제1 논리곱 게이트, 상기 제1 논리곱 게이트의 출력 단자에 입력단자가 연결되어 있고, 전단에 위치하는 제1 분주기의 구동신호 출력단자와 연결된 구동신호 출력단자에 인에이블 단자가 연결되어 있으며, 제2 분주비 입력단자의 반전 신호에 클리어 단자가 연결되어 있는 제1 래치, 상기 제1 래치의 출력 단자에 입력단자가 연결되어 있고 구동신호 입력단자의 반전 신호에 인에이블 단자가 연결되어 있고, 제2 분주비 입력단자의 반전 신호에 셋트 단자가 연결되어 있으며, 반전 출력단자에 상기 구동신호 출력단자가 연결되어 있는 제2 래치, 상기 제2 래치의 출력단자에 일측 입력 단자가 연결되어 있고 전원이 인가되는 모드신호 입력단자에 타측 입력 단자가 연결되어 있는 제2 논리곱 게이트, 상기 제2 논리곱 게이트의 출력 단자에 입력단자 연결되어 있고 구동신호 입력단자에 인에이블 단자가 연결되어 있고 상기 제2 분주비 입력단자의 반전 신호에 셋트단자가 연결되어 있으며 바로 전단에 위치한 제1 분주기의 모드 입력단자와 연결된 모드신호 출력단자에 출력단자가 연결되어 있는 제3 래치, 상기 제3 래치의 출력단자에 일측 입력단자가 연결되어 있고, 제1 분주비 입력단자에 타측 입력 단자가 연결되어 있는 제3 논리곱 게이트, 그리고 상기 제3 논리곱 게이트의 출력단자에 입력 단자가 연결되어 있고, 상기 구동신호 입력단자의 반전 신호에 인에이블 단자가 연결되어 있으며, 상기 제1 논리곱 게이트의 타측 입력단자에 반전 출력단자가 연결되어 있고, 상기 제2 분주비 입력단자의 반전신호에 클리어 단자가 연결되어 있는 제4 래치를 포함한다.
상기 클럭 발생기는 상기 제2 분주기의 모드신호 출력단자에 일측 입력 단자가 연결되어 있고 제2 분주기 바로 전단에 위치한 제1 분주기의 모드신호 출력단자에 타측 입력 단자가 연결되어 있고 시그마 델타 모듈레이터의 구동 클럭신호에 연결되어 있는 출력단자를 구비한 부정 논리곱 게이트, 그리고 바로 전단에 위치한 상기 제1 분주기의 모드신호 출력단자에 입력 단자가 연결되어 있고 위상 주파수 검출기에 출력단자가 연결된 인버터를 포함한다.
상기 복수의 제1 분주기와 상기 제2 분주기는 2/3분주기인 것이 좋다.
이러한 특징에 따르면, 셋트 단자와 클리어 단자를 구비하고 있는 제1 내지 제4 래치와 부정 논리곱 게이트에 의해 분기점에서 원치 않은 상태로 분기되는 것이 방지되고 또한 원치 않은 상태로 분기될 경우 정해진 값을 출력된다. 이로 인해, 확장형 다중 계수 분주 회로가 분수형 주파수 합성 장치에 사용될 때 발생하는 문제점이 제거되어 분수형 주파수 합성 장치의 신뢰성이 향상된다.
도 1은 일반 다중 계수 n-분주 회로의 한 예를 도시한 블록도이다.
도 2는 시그마 델타 모듈레이터에서 출력되는 분주비 입력 신호의 값에 따른 일반 또는 확장형 다중 계수 n-분주 회로의 출력값 분주비가 정상적으로 출력될 때를 개략적으로 도시한 그래프이다.
도 3은 시그마 델타 모듈레이터에서 출력되는 분주비 입력 신호의 값에 따른 일반 또는 확장형 다중 계수 n-분주 회로의 출력값 분주비가 비정상적으로 출력될 때를 개략적으로 도시한 그래프이다.
도 4는 본 발명의 한 실시예에 따른 분수형 주파수 합성 장치의 개략적인 블록도이다.
도 5는 도 4에 도시한 분수형 주파수 합성 장치에 사용된 확장형 다중 계수 n-분주 회로의 블록도이다.
도 6은 도 5에 도시한 제1 분주기의 회로도이다.
도 7은 도 6에 도시한 제1 분주기의 동작 타이밍도이다.
도 8은 도 5에 도시한 제2 분주기의 회로도이다.
도 9는 도 8에 도시한 제2 분주기의 동작을 설명하기 위한 동작 상태도이다.
도 10 및 도 11은 각각 두 개의 2/3 분주기를 직렬 연결할 때 다중 계수 분주 회로의 동작 상태도의 예를 도시한다.
도 12는 비교예에 따른 확장형 다중 계수 n-분주 회로의 블록도이다.
도 13은 본 발명의 한 실시예에 따른 확장형 다중 계수 n-분주 회로의 동작 상태도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 확장형 다중 계수 n-분주 회로에 대하여 설명한다.
먼저, 본 실시예에 따른 확장형 다중 계수 n-분주 회로가 사용되는 분수형 주파수 합성 장치에 대하여 도 4를 참고로 하여 설명한다.
도 4에 도시한 것처럼, 분수형 주파수 합성 장치의 한 예는 기준 주파수로 기능하는 기준 클럭 신호(reference clock signal)가 인가되는 위상 주파수 검출기(phase frequency detector, 100), 위상 주파수 검출기(100)에 연결되어 있는 차지 펌프부(charge pump unit)(200), 차지 펌프부(200)에 연결되어 있는 루프 필터(loop filter)(300), 그리고 루프 필터(300)에 연결되어 있는 전압 제어 발진기(voltage controlled oscillator, VCO)(400), 위상 주파수 검출기(100)와 전압 제어 발진기(400)에 연결되어 있는 확장형 다중 계수 n-분주 회로(500), 그리고 확장형 다중 계수 n-분주 회로(500)에 연결되어 있는 시그마 델타 모듈레이터(sigma delta modulator)(600)를 구비한다.
위상 주파수 검출기(100)는 기준 클럭 신호와 확장형 다중 계수 n-분주 회로(500)에서 원하는 크기로 분주되어 해당 주파수를 갖는 분주 신호(DS)를 이용하여 원하는 크기의 펄스폭을 갖는 펄스 신호, 즉 주파수를 출력하다.
이때, 기준 클럭 신호는 온도 보상 수정 발진기(temperature compensated X-tal oscillator) 등에서 출력될 수 있고, 펄스 신호는 기준 클럭 신호와 분주 신호(DS)의 위상 차이에 따라 펄스폭이 정해진다. 이 경우, 펄스 신호의 펄스의 크기는 위상 차이에 무관하게 일정하다.
차지 펌프부(200)는 위상 주파수 검출기(100)에서 출력되는 펄스 신호에 따라 해당하는 크기의 전압을 출력하여 전압 제어 발진기(400)로, 즉 전압 제어 발진기(400)의 전압 조절 단자로 인가한다. 따라서 차지 펌프부(200)는 위상 주파수 검출기(100)에서 출력되는 펄스 신호를 해당하는 크기의 전압값으로 변환하는 기능을 수행한다.
전압 제어 발진기(400)는 차지 펌프부(200)에서 출력되는 전압값에 따라 해당하는 크기의 출력 주파수를 출력하여 확장형 다중 계수 n-분주 회로(500)의 구동 신호(IN)로 출력한다.
이때, 차지 펌프부(200)에서 출력되어 전압 제어 발진기(400)로 출력되는 전압값은 루프 필터(300)에 의해 노이즈 성분이 제거되고 또한 불필요한 발진 동작이 방지되어, 차지 펌프부(200)에서 출력되는 신호의 펄스폭이 변경되는 것이 방지된다.
확장형 다중 계수 n-분주 회로(500)는 복수의 2/3 분주기를 구비하고 있고, 전압 제어 발진기(400)에서 출력되는 신호를 구동신호(IN)로 수신하고 또한 시그마 델타 모듈레이터(600)로부터 정해진 비트수의 분주비 입력신호(N<0>~N<7>)를 인가 받는다.
따라서, 전압 제어 발진기(400)에서 확장형 다중 계수 n-분주 회로(500)로 구동 신호(IN)를 출력하면, 확장형 다중 계수 n-분주 회로(500)는 구동 신호(IN)의 펄스 상태와 시그마 델타 모듈레이터(600)에서 출력되는 분주비 입력신호(N<0>~N<7>)의 값에 따라 해당하는 동작을 수행하여 범위값 이내의 값을 출력하는 분주기로서 동작한다.
이러한 본 실시예에 따른 확장형 다중 계수 n-분주 회로(500)에 대해서는 이후에 좀더 상세히 설명한다.
시그마 델타 모듈레이터(600)는 확장형 다중 계수 n-분주 회로(500)에서 출력되는 구동 클럭신호(SDM CLK)에 따라 동작하여 확장형 다중 계수 n-분주 회로(500)로 해당 값을 갖는 분주비 입력신호(N<0>~N<7>)를 구동 클럭신호(SDM CLK)의 매 클럭마다 출력한다.
이때, 시그마 델타 모듈레이터(600)에서 출력되는 분주비 입력신호(N<0>~N<7>)의 값은 위상 주파수 검출기(100)에서 출력되는 분수형 주파수의 크기에 따라 정해진다.
다음, 도 5를 참고로 하여 본 발명의 실시예에 따른 확장형 다중 계수 n-분주 회로(500)의 구조에 대하여 설명한다.
도 5를 참고로 하면, 본 실시예에 따른 확장형 다중 계수 n-분주 회로(500)는 각각 구동신호 입력단자(FI) 및 모드신호 입력단자(MI), 구동신호 출력단자(FO) 및 모드신호 출력단자(MO), 그리고 하나의 분주비 입력단자(P)를 구비하고 있는 복수의 제1 분주기(101-106), 구동신호 입력단자(FI) 및 모드신호 입력단자(MI), 구동신호 출력단자(FO), 모드신호 출력단자(MO) 및 두 개의 분주비 입력단자(P1, P2)를 갖고 있고 복수의 제1 분주기(101-106)와 다른 구조를 갖는 제2 분주기(107), 복수의 제1 및 제2 분주기(101-107)에 연결되어 있고 분수형 주파수 합성 장치의 시그마 델타 모듈레이터(600)와 위상 주파수 검출기(100)로 구동 클럭신호(SDM CLK)와 분주 신호(DS)를 각각 출력하는 클럭 발생기(201)를 구비한다.
이때, 복수의 제1 및 제2 분주기(101-107) 각각은 모드신호 입력단자(MI)로 인가되는 신호의 상태에 따라 2분주기 또는 3분주기로 기능하는 2/3 분주기이다.
이러한 복수의 제1 및 제2 분주기(101-107)는 직렬로 연결되어 있고, 복수의 제1 및 제2 분주기(101-107) 중에서, 맨 첫 번째와 맨 마지막에 위치하는 제1 및 제2 분주기(101, 107)를 제외하며 모두 동일한 연결 구조를 갖고 있다.
즉, 직렬로 연결된 복수의 제1 및 제2 분주기(101-107) 중에서 첫 번째와 맨 마지막에 위치하는 분주기(101, 107) 사이에 존재하는 복수의 제1 분주기(102-106) 각각에서, 구동신호 입력단자(FI)는 바로 전단에 위치한 2/3 분주기의 구동신호 출력단자(FO)에 연결되어 있으므로 구동신호 출력단자(FO)는 바로 후단에 위치하는 2/3 분주기의 구동신호 입력단자(FI)에 연결되어 있고, 모드신호 입력단자(MI)는 바로 후단에 위치하는 2/3 분주기의 제2 모드신호 출력단자(MO)에 연결되어 있어 모드신호 출력 단자(MO)는 바로 전단에 위치한 2/3 분주기의 모드신호 입력단자(MI)에 연결되어 있다.
반면, 복수의 분주기(101-107) 중에서 첫 번째에 위치한 제1 분주기(101)에서, 구동신호 입력단자(FI)는 전압 제어 발진기(400)에서 출력되는 구동 신호(IN)에 연결되어 있고, 구동신호 출력단자(FO)는 바로 후단에 위치한 두 번째 분주기인 분주기(102)의 구동신호 입력단자(FI)와 연결되어 있으며, 모드신호 입력단자(MI)는 분주기(102)의 모드신호 출력단자(MO)와 연결되어 있다. 이때, 분주기(101)의 모드신호 출력단자(MO)는 어느 곳에도 연결되어 있지 않다(no connection, N.C).
또한, 복수의 분주기(101-107) 중에서 맨 마지막에 위치하는 제2 분주기(107)에서, 구동신호 입력단자(FI)는 바로 전단에 위치하는 제1 분주기(106)의 구동신호 출력단자(FO)와 연결되어 있고, 모드신호 출력단자(MO)는 제1 분주기(106)의 모드신호 입력단자(MI)에 연결되어 있다. 이때, 제2 분주기(107)의 구동신호 출력단자(FO)는 어느 곳에도 연결되어 있지 않고(N.C), 모드신호 입력단자(MI)는 논리값 '1'을 갖는 전원(VDD)과 연결되어 있다.
또한, 복수의 제1 분주기(101-106) 각각에서, 분주비 입력단자(P)는 시그마 델타 모듈레이터(600)에서 출력되는 분주비 입력신호(N<0>~N<5>) 중 하나의 신호를 인가 받는다.
이때, 제2 분주기(107)는 다른 제1 분주기(101-106)와 달리 분주비 입력단자를 추가로 하나 더 구비하고 있으므로, 제2 분주기(107)는 시그마 델타 모듈레이터(600)에서 인가되는 서로 다른 분주비 입력신호(N<6>, N<7>)를 각각 입력 받는 제1 및 제2 분주비 입력단자(P1, P2)를 구비한다.
시그마 델타 모듈레이터(600)에서 출력되는 각각 정해진 비트수를 갖는 분주비 입력신호(N<0>~N<7> 중 최하위 비트(N<0>)는 제1 분주기(101)로 인가되며 최상위 비트(N<7>)는 제2 분주기(107)의 제2 분주비 입력단자(P2)로 인가된다. 최하위 비트(N<0>)와 최상위 비트(N<7>) 사이에 위치하는 비트(N<1>~N<6>)는 복수의 분주기(101-107) 중에서 중간 부분에 위치한 복수의 제1 분주기(102-106) 및 제2 분주기(107)의 제1 분주비 입력단자(P2)에 각각 인가된다.
본 예에서, 복수의 제1 분주기(101-106)의 내부 회로 구조는 모두 동일하며, 다음 도 6를 참고로 하여 제1 분주기(101-106) 각각의 회로도를 설명한다.
도 6에 도시한 것처럼, 각 제1 분주기(101-106)는 세 개의 논리곱 게이트인 제1 내지 제3 논리곱 게이트(AND11-AND13)와 네 개의 D 래치(DL11-DL14)를 구비하고 있다.
즉, 도 6에 도시한 것처럼, 각 제1 분주기(101-106)는 두 개의 입력 단자를 갖고 있는 제1 논리곱 게이트(AND11), 제1 논리곱 게이트(AND11)의 출력단자에 입력 단자(D)가 연결되어 있고 구동신호 입력 단자(FI)에 클럭 단자(CK)가 연결되어 있는 제1 래치(DL11), 제1 래치(DL11)의 출력 단자(Q)에 입력 단자(D)가 연결되어 있고 구동신호 입력단자(FI)의 반전 신호에 클럭 단자(CK)가 연결되어 있으며 구동신호 출력단자(FO)에 연결된 반전 출력 단자(-Q)에 제1 논리곱 게이트(AND11)의 일측 입력 단자에 연결되어 있는 제2 래치(DL12), 제2 래치(DL12)의 출력 단자(Q)에 일측 입력 단자가 연결되어 있고 모드신호 입력단자(MI)에 타측 입력 단자가 연결되어 있는 제2 논리곱 게이트(AND12), 제2 논리곱 게이트(AND12)의 출력 단자에 입력 단자(D)가 연결되어 있고 구동신호 입력 단자(FI)에 클럭단자(CK)가 연결되어 있는 제3 래치(DL13), 모드신호 출력단자(MO)와 연결된 제3 래치(DL13)의 출력 단자(Q)에 일측 입력 단자가 연결되어 있고 분주비 입력 단자(P)에 타측 입력 단자가 연결되어 있는 제3 논리곱 게이트(AND13), 그리고 제3 논리곱 게이트(AND13)의 출력 단자에 입력 단자(D)가 연결되어 있고, 구동신호 입력단자(FI)의 반전 신호에 클럭단자(CK)가 연결되어 있고 제1 논리곱 게이트(AND11)의 타측 입력 단자에 반전 출력 단자(-Q)가 연결되어 있는 제4 래치(DL14)를 구비한다.
이때, 도 6에 도시한 래치(DL11-DL14)는 E-TSPC 플립플럽(expanded true single phase clock flip-flop)과 TSPC 플립플럽(true single phase clock flip-flop) 중 적어도 하나를 사용할 수 있고, 예를 들어, 복수의 제1 분주기(101-106) 중 일부인 제1 분주기(102-105)에 사용된 래치(DL11-DL14)는 E-TSPC 플립플럽일 수 있고, 나머지 제1 분주기(106)의 래치(DL11-DL14)는 TSPC 플립플럽일 수 있다.
이러한 구조를 갖는 각 제1 분주기(101-106)의 동작 파형도는 도 7과 같다.
이때, 복수의 제1 분주기(101-106)의 각 분주비는 모드신호 입력단자(MI)로 인가되는 모드입력신호와 분주비 입력단자(P)로 인가되는 분주비 입력신호의 상태에 따라 정해진다.
다음, 도 8을 참고로 하여 제2 분주기(107)의 구조를 설명한다.
도 8에 도시한 것처럼, 제2 분주기(107)는 구동신호 출력단자(FO)에 일측 입력단자가 연결되어 있는 제1 논리곱 게이트(AND21), 제1 논리곱 게이트(AND21)의 출력 단자에 입력단자(D)가 연결되어 있고, 구동신호 출력단자(FI)에 인에이블 단자(E)가 연결되어 있으며, 제2 분주비 입력단자(P2)의 반전 신호에 클리어 단자(CLR)가 연결되어 있는 제1 래치(DL21), 제1 래치(DL21)의 출력 단자(Q)에 입력단자(D)가 연결되어 있고 구동신호 입력단자(FI)의 반전 신호에 인에이블 단자(E)가 연결되어 있고, 제2 분주비 입력단자(P2)의 반전 신호에 셋트 단자(SET)가 연결되어 있으며, 반전 출력단자(-Q)에 구동신호 출력단자(FO)가 연결되어 있는 제2 래치(DL22), 제2 래치(DL22)의 출력단자(Q)에 일측 입력 단자가 연결되어 있고 전원(VDD)이 인가되는 모드신호 입력단자(MI)에 타측 입력 단자가 연결되어 있는 제2 논리곱 게이트(AND22), 제2 논리곱 게이트(AND22)의 출력 단자에 입력단자(D)가 연결되어 있고 구동신호 입력단자(FI)에 인에이블 단자(E)가 연결되어 있고 제2 분주비 입력단자(P2)의 반전 신호에 셋트단자(SET)가 연결되어 있으며 모드신호 출력단자(MO)에 출력단자(Q)가 연결되어 있는 제3 래치(DL23), 제3 래치(DL23)의 출력단자(Q)에 일측 입력단자가 연결되어 있고, 제1 분주비 입력단자(P1)에 타측 입력 단자가 연결되어 있는 제3 논리곱 게이트(AND23), 그리고 제3 논리곱 게이트(AND23)의 출력단자에 입력 단자(D)가 연결되어 있고, 구동신호 입력단자(FI)의 반전 신호에 인에이블 단자(E)가 연결되어 있으며, 제1 논리곱 게이트(AND21)의 타측 입력단자에 반전 출력단자(-Q)가 연결되어 있고, 제2 분주비 입력단자(P2)의 반전신호에 클리어 단자(CLR)가 연결되어 있는 제4 래치(DL24)를 구비한다.
클럭 발생기(201)는, 도 4에 도시한 것처럼, 제2 분주기(107)의 모드신호 출력단자(MO)에 일측 입력 단자가 연결되어 있고 제2 분주기(107) 바로 전단에 위치한 제1 분주기(106)의 모드신호 출력단자(MO)에 타측 입력 단자가 연결되어 있는 부정 논리곱 게이트(NAND21) 그리고 제1 분주기(106)의 모드신호 출력단자(MO)에 입력 단자가 연결되어 있는 인버터(INV21)를 구비한다.
이때, 부정 논리곱 게이트(NAND21)의 출력단자는 도 4에 도시되어 있는 시그마 델타 모듈레이터(600)의 구동 클럭신호(SDM CLK)를 출력하고, 인버터(INV21)의 출력단자는 확장형 다중 계수 n-분주 회로(500)의 출력 신호로서 위상 주파수 검출기(100)로 인가되는 분주 신호(DS)를 출력한다.
다음, 도 9를 참고로 하여 제2 분주기(107)의 동작을 설명한다.
제2 분주기(107)의 동작을 설명하기 위한 동작 상태도의 한 예는 다음 [표 1]과 같다.
상태 FI FO MO DL21-DL24
상태0 0 1 0 0000
상태1 0 1 1 0001
상태2 1 1 0 0010
상태3 0 1 1 0011
상태4 1 0 0 0100
상태5 1 0 1 0101
상태6 1 0 0 0110
상태 7 1 0 1 0111
상태 8 1 1 0 1000
상태 9 0 0 0 1100
상태 10 0 0 1 1101
상태 11 0 0 1 1111
[표 1]에서, 4비트는 제1 내지 제4 래치(DL21-DL24)에서 각각 차례로 출력되는 값을 도시한 것으로서, 최하위 비트값은 제4 래치(DL24)에서 출력되는 값이고 마지막 비트에서부터 두 번째 비트의 값은 제3 래치(DL23)에서 출력되는 값이며 마지막 비트에서부터 세 번째 비트의 값은 제2 래치(DL22)에서 출력되는 값이며 마지막 최상위 비트값은 제1 래치(DL21)에서 출력되는 값이다.
도 9에서, 점선으로 표시된 원은 제2 분주기(107)의 구동신호 입력단자(FI)에 인가되는 신호의 상태가 저레벨 상태(L)이고 실선으로 표시된 원은 구동신호 입력단자(FI)로 인가되는 신호의 상태가 고레벨 상태(H)인 것을 나타낸다.
또한, 도 9에서, 화살표에 도시된 숫자 '2'는 제2 분주기(107)가 2분주기로 기능할 때의 상태 변화를 도시한 것이고, 화살표에 도시된 숫자 '3'는 제2 분주기(107)가 3분주기로 기능할 때의 상태 변화를 도시한 것이다.
따라서, 제2 분주기(107)가 2분주기로 동작할 경우, 숫자 '2'가 표시된 화살표에 의해 얻어진 상태 변화의 예는 상태8(H)→상태9(L)→상태5(H)→상태1(L)→상태8(H)이거나 상태8(H)→상태9(L)→상태4(H)→상태0(L)→상태8(H)이고, 제2 분주기(107)가 3분주기로 동작할 경우, 숫자 '3'이 표시된 화살표를 따라가면서 얻어진 상태 변화의 한 예는 상태5(H)→상태3(L)→상태2(H)→상태0(L)→상태8(H)→상태9(L)→상태5(H)가 된다.
이러한 상태 변화는 시작점의 시작 상태와 동일한 상태로 복귀하여 하나의 루프(loop)를 형성하게 되고, 하나의 루프가 형성되는 동안 출력 신호(FO)는 하나의 펄스를 출력하게 된다.
따라서, 위의 예에서, 2분주기의 상태일 때, 상태 변화에 따른 신호 상태의 변화는 H→L→H→L가 되어 구동신호 입력단자(FI)로 2개의 펄스가 입력될 때 구동신호 출력단자(MO)로 하나의 펄스가 출력되므로 제2 분주기(107)는 정상적으로 2분주기로 동작하게 되고, 3분주기의 상태일 때, 상태 변화에 따른 신호 상태의 변화는 H→L→H→L→H→L가 되어 3개의 펄스가 구동신호 입력단자(FI)로 입력될 때 구동신호 출력단자(FO)로 하나의 펄스가 출력되므로, 제2 분주기(107)는 정상적으로 3분주기로 동작함을 알 수 있다.
도 10 및 도 11을 참고로 하여, 적어도 두 개의 2/3 분주기를 직렬로 연결하여 분주 범위를 확장할 때의 동작 상태를 설명한다.
각각 2/3 분주기로 이루어진 2개의 분주기를 직렬로 연결하여 이루어진 분주 회로는 4 분주기 내지 7 분주기로서 기능한다.
도 10에 도시한 동작 상태도를 살펴보면, 복수의 분주기가 직렬 연결되어 형성된 분주 회로가 4 분주기로 기능할 때, 상태 변화에 따른 신호 상태 변화를 참고로 하면 4개의 펄스가 구동신호 입력단자(FI)로 입력되며, 5 분주기로 기능할 때는 5개의 펄스가 구동신호 입력단자(FI)로 입력되고, 6 분주기로 기능할 때 6개의 펄스가 구동신호 입력단자(FI)로 입력되며, 또한 7 분주기로 기능할 때는 7개의 펄스가 구동신호 입력단자(FI)로 입력되어, 정상적으로 4 분주기, 5 분주기, 6 분주기 또는 7 분주기로 기능함을 알 수 있다.
도 10와 같은 동작 상태도를 갖는 분주 회로의 일 예는 도 1에 도시한 다중 계수 n-분주 회로일 수 있다.
도 11에 도시한 동작 상태도는 확장형 다중 계수 n-분주 회로에 대한 동작 상태의 한 예로서, 도 3과 같이 분주비 입력 신호의 값에 따라 확장형 다중 계수 n-분주 회로의 출력값 분주비가 정상적으로 출력되지 않을 때의 동작 상태도이다.
도 11의 동작 상태도를 살펴보면, 확장형 다중 계수 n-분주 회로가 2분주기 또는 3분주기로 기능한다.
하지만, 확장형 다중 계수 n-분주 회로가 2 분주기로 기능할 때, 동작 상태로에 따른 신호 상태의 변화는 H→L→H→L→H→L→H→L로 총 4개의 펄스가 발생하여 구동신호 입력단자(FI)로 인가되어, 2 분주기가 아닌 4 분주기로 오동작한다.
또한, 도 11의 확장형 다중 계수 n-분주 회로가 3 분주기로 기능할 때, 동작 상태로에 따른 신호 상태의 변화는 H→L→H→L→H→L→H→L→H→L→H→L로 총 6개의 펄스가 발생하여 구동신호 입력단자(FI)로 인가되어, 3 분주기가 아닌 6 분주기로 오동작한다.
이러한 오동작으로 인해 분주 회로의 동작이 원하는 동작을 하지 않아 불필요한 펄스 신호가 발생하여, 분주 회로는 선택된 종류의 분주기로 동작하지 않는 경우가 존재하여 원하는 크기를 갖는 주파수를 얻지 못하는 경우가 발생한다.
이러한 문제는 확장형 다중 계수 n-분주기를 분수형 주파수 합성기에 사용할 경우 발생하는 문제이고, 이러한 문제를 야기하는 확장형 다중 계수 n-분주기의 한 예는 도 12와 같다.
도 12에 도시한 확장형 다중 계수 n-분주 회로는 복수의 분주기(21-27)와 분주기(27)의 모드신호 출력단자(MO)에 입력단자가 연결되어 있는 인버터(INV31), 그리고 두 개의 입력단자로 마지막에 위치한 분주기(27)의 모드신호 출력단자(MO)와 분주비 입력신호(N<7>)의 반전 신호가 각각 인가되는 논리합 게이트(OR31)를 구비한다.
각 분주기(21-27) 각각의 구조는 도 5에 도시한 복수의 제1 분주기(101-106) 각각의 구조와 동일하므로, 그에 대한 자세한 설명은 생략한다.
이러한 확장형 다중 계수 n-분주 회로의 오동작을 방지하기 위해, 본 예에 따라 도 5에 도시한 확장형 다중 계수 n-분주 회로는 도 13과 같은 동작 상태를 갖도록 셋트 단자(SET)를 구비하고 있는 D 래치(D22, D23)와 클리어 단자(CLR)를 구비하고 있는 D 래치(DL21, DL24) 그리고 부정 논리곱 게이트(NAND21)를 추가한다.
도 13에 도시한 동작 상태도는 도 2와 같이 분주비 입력 신호의 값에 따라 확장형 다중 계수 n-분주 회로의 출력값 분주비가 정상적으로 출력될 때의 동작 상태도의 한 예이다.
도 13을 참고로 하면, 확장형 다중 계수 n-분주 회로가 2 내지 7 분주기 중 하나의 분주기로 동작할 때, 모두 정상적으로 해당하는 펄스 수를 발생시켜 구동신호 입력단자(FI)로 인가함을 알 수 있다.
이러한 동작은 이미 설명한 것처럼, 도 5의 확장형 다중 계수 n-분주 회로의 셋트 단자(SET)를 구비하고 있는 D 래치(D22, D23), 클리어 단자(CLR)를 구비하고 있는 D 래치(DL21, DL24) 그리고 부정 논리곱 게이트(NAND21)의 동작에 의해 가능하다.
즉, 셋트 단자(SET)와 클리어 단자(CLR)를 구비하고 있는 래치(D22, D23)의 동작에 의해 서로 다른 상태로 분기될 수 있는 분기점[예, 상태0(M21), 상태1(M22)]에서 원하는 상태로만 분기되도록 하여 각 분주기(예를 들어, 2 분주기, 3 분주기, 또는 4 분주기)에 해당하는 펄스 수를 생성하도록 하고, 클럭 발생기(201)의 부정 논리곱 게이트(NAND21)의 동작에 의해 분기점에서 원치 않은 상태로 분기될 경우 출력을 정해진 값으로 복귀시켜 정상적으로 해당 분주기의 주파수 출력 특성을 발휘하도록 한다.
따라서, 분주 회로가 2분주기 내지 7분주기 중 어느 하나로 동작할 때 오류가 발생하더라도 부정 논리곱 게이트(NAND21)의 동작에 의해 보상되므로, 각 해당 분주기에 맞게 정해진 개수의 펄스만이 발생하게 되고, 이로 인해, 비정상적으로 발생하는 펄스 신호로 인해 발생하는 분주기의 오동작이 발생하지 않는다.
이처럼, 확장형 다중 계수 n-분주 회로의 동작이 정상적으로 동작하므로, 이를 이용하여 설계된 분수형 주파수 합성 장치의 동작 역시 정확하게 행해져, 원하는 크기의 주파수 생성이 이루어진다.
이때, 도 13의 동작 상태도에서, 셋트 단자(SET)와 클리어 단자(CLR)를 구비하고 있는 래치(D22, D23)의 동작에 의해, 상태0에서 상태 8로 분기하는 루프와 상태1에서 상태 8로 분기하는 루프를 형성하여 2분주기 또는 3 분주기로 정확하게 동작하도록 한다.
도 13에서, 2 분주기와 3 분주기로 동작할 때 공통 상태인 상태 8에서 루프가 종결되도록 하기 위해 논리곱 게이트(AND gate)를 이용할 수 있다. 하지만, 본 예의 경우, 논리곱 게이트 대신 부정 논리곱 게이트(NAND2)를 이용하여 다음 상태로 트리거(trigger) 될 때까지의 시간 마진을 증가시켜 분주 회로의 동작의 정확도를 좀더 향상시킨다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101-106: 제1 분주기 107: 제2 분주기
201: 클럭 발생기 NAND21: 부정 논리곱 게이트
INV21: 인버터 AND21-AND23: 논리곱 게이트
DL21-DL24: 래치

Claims (3)

  1. 직렬로 연결된 복수의 제1 분주기,
    상기 복수의 제1 분주기와 연결되어 있는 제2 분주기, 그리고
    상기 복수의 제1 분주기 중 마지막에 위치한 제1 분주기와 상기 제2 분주기에 연결되어 있는 클럭 발생기
    를 포함하고,
    상기 복수의 제1 분주기 각각은 전단에 위치한 제1 분주기의 구동신호 출력단자에 구동신호 입력단자가 연결되어 있고 후단에 위치한 제1 분주기의 구동 입력단자에 구동신호 출력단자가 연결되어 있고, 전단에 위치한 제1 분주기의 모드신호 입력단자에 모드신호 출력단자가 연결되어 있고 후단에 위치한 제1 분주기의 모드신호 출력단자에 모드신호 입력단자가 연결되어 있으며, 분주비 입력신호에 분주비 입력 단자가 연결되어 있으며,
    상기 제2 분주기는,
    상기 제2 분주기의 구동신호 출력단자에 일측 입력단자가 연결되어 있는 제1 논리곱 게이트,
    상기 제1 논리곱 게이트의 출력 단자에 입력단자가 연결되어 있고, 전단에 위치하는 제1 분주기의 구동신호 출력단자와 연결된 상기 제2 분주기의 구동신호 입력단자에 인에이블 단자가 연결되어 있으며, 제2 분주비 입력단자의 반전 신호에 클리어 단자가 연결되어 있는 제1 래치,
    상기 제1 래치의 출력 단자에 입력단자가 연결되어 있고 상기 제2 분주기의 구동신호 입력단자의 반전 신호에 인에이블 단자가 연결되어 있고, 상기 제2 분주비 입력단자의 반전 신호에 셋트 단자가 연결되어 있으며, 반전 출력단자에 상기 제2 분주기의 구동신호 출력단자가 연결되어 있는 제2 래치,
    제2 래치의 출력단자에 일측 입력 단자가 연결되어 있고 전원이 인가되는 모드신호 입력단자에 타측 입력 단자가 연결되어 있는 제2 논리곱 게이트,
    상기 제2 논리곱 게이트의 출력 단자에 입력단자 연결되어 있고 상기 제2 분주기의 구동신호 입력단자에 인에이블 단자가 연결되어 있고 제2 분주비 입력단자의 반전 신호에 셋트 단자가 연결되어 있으며 바로 전단에 위치한 제1 분주기의 모드 입력단자와 연결된 상기 제2 분주기의 모드신호 출력단자에 출력단자가 연결되어 있는 제3 래치,
    상기 제3 래치의 출력단자에 일측 입력단자가 연결되어 있고, 제1 분주비 입력단자에 타측 입력 단자가 연결되어 있는 제3 논리곱 게이트, 그리고
    상기 제3 논리곱 게이트의 출력단자에 입력 단자가 연결되어 있고, 상기 제2 분주기의 구동신호 입력단자의 반전 신호에 인에이블 단자가 연결되어 있으며, 상기 제1 논리곱 게이트의 타측 입력단자에 반전 출력단자가 연결되어 있고, 상기 제2 분주비 입력단자의 반전신호에 클리어 단자가 연결되어 있는 제4 래치를 포함하는
    확장형 다중 계수 분주회로.
  2. 제1항에서,
    상기 클럭 발생기는,
    상기 제2 분주기의 모드신호 출력단자에 일측 입력 단자가 연결되어 있고 제2 분주기 바로 전단에 위치한 제1 분주기의 모드신호 출력단자에 타측 입력 단자가 연결되어 있고 시그마 델타 모듈레이터의 구동 클럭신호에 연결되어 있는 출력단자를 구비한 부정 논리곱 게이트, 그리고
    바로 전단에 위치한 상기 제1 분주기의 모드신호 출력단자에 입력 단자가 연결되어 있고 위상 주파수 검출기에 출력단자가 연결된 인버터
    를 포함하는 확장형 다중 계수 분주회로.
  3. 제1항 또는 제2항에서,
    상기 복수의 제1 분주기와 상기 제2 분주기는 2/3분주기인 확장형 다중 계수 분주회로.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002093747A2 (en) 2001-05-17 2002-11-21 Koninklijke Philips Electronics N.V. Improved frequency divider with reduced jitter and apparatus based thereon
WO2003019781A2 (en) 2001-08-29 2003-03-06 Koninklijke Philips Electronics N.V. Improved frequency divider with reduced jitter and transmitter based thereon

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