JPH0492952A - 並列処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、科学技術計算を主目的とし、複数のプロセッ
サエレメントを用いる並列処理システムに係わり、特に
、複数のプロセッサエレメントの相互間で複数の同一デ
ータを転送するブロードキャスト転送機能を備えた並列
処理システムに関する。

（従来の技術） 従来のブロードキャスト転送機能を備えた並列処理シス
テムとしては、例えば、特開昭６４−６２７５９号公報
に開示されている。第３図はこの従来の並列処理システ
ムの構成図であり、３−１゜３−２．３−３．３−４は
プロセッサエレメント、３−５はデータバス、３−６は
アドレスバス、３−７．３−８．３−９．３〜１０は制
御線である。

以上のように構成された従来の並列処理システムにおい
て、第１のプロセッサエレメント３−１が送り手、第２
〜第４のプロセッサエレメント３−２．３−３．３−４
が受は手とすると、該第１のプロセッサエレメント３−
１は転送データ及び転送先アドレスをそれぞれデータバ
ス３−５及びアドレスバス３−６に送出する。この際、
アドレスはある１個のプロセッサエレメントを特定する
ものではなく、複数個のプロセッサエレメントのブロッ
クアドレスであり、受は手である第２〜第４のプロセッ
サエレメント３−２．３−３．３４は自分自身のアドレ
スとアドレスバス３−６上のアドレスとの比較を行い、
アドレスの一致時にデータバス３−５上のデータを取り
込むことになる。尚、ここで、アドレスは各第２〜第４
のプロセッサエレメント３−２〜３−４に設けられたレ
ジスタに予め設定されている。

（発明が解決しようとする課題） しかしながら、上記のような構成の並列処理システムで
は次に示すような課題を有していた。

第１に、データ転送制御は各プロセッサエレメント３−
１〜３−４に設けられたプロセッサが担当しており、該
各プロセッサはデータ転送と同時に演算を実行するとい
う並列処理制御を行うことができないため、制御性能が
劣化する。

第２に、複数のデータの固まり（以下、レコードという
。）を転送する場合、各プロセッサエレメント３−１〜
３−４毎にレコード内の各データ毎のアドレスを格納す
るレジスタ及び比較器が必要となり、ハードウェアコス
トが増大する。

第３に、前記従来技術には記載されていないが、一般に
科学技術計算を主目的とする並列処理システムにおいて
は、ブロードキャスト転送以外の転送、即ち、任意のプ
ロセッサエレメント間の転送によって複数のデータ（配
列データ）を転送する場合か多く、当該システムで使用
するハードウェア及び制御方式の共用化を図り、ハード
ウェアコストの軽減が望まれている。

本発明は、斯かる点に鑑み、任意のプロセッサエレメン
ト間における複数データの転送とほぼ共通のハードウェ
ア及び制御方式を利用して、ブロードキャスト転送する
ことが可能な並列処理システムを提供することを目的と
する。

（課題を解決するための手段） 上記の目的を達成するために、本発明が講じた手段は、
データ転送の制御を行うデータ転送装置を各プロセッサ
エレメントに設けたものである。

具体的には、同一バスに接続されたプロセッサとデータ
転送装置とメモリとにより構成される複数のプロセッサ
エレメントと、該各プロセッサエレメントの相互間でデ
ータ転送が可能なごとく各プロセッサエレメントを結合
する結合手段とを具備し、前記データ転送装置が、前記
メモリより読み出されるデータを複数個格納する格納部
を備えると共に、前記結合手段への送出回数及び送出順
序を制御する制御手段を備えて並列処理システムを構成
している。

更に詳述すると、前記データ転送装置は、先ず、複数個
のデータを書き込む格納部を備えている。

更に、前記データ転送装置は、前記格納部に書き込むデ
ータが記憶されている前記メモリの番地をメモリアクセ
ス毎に生成保持する第１レジスタと、前記格納部に書き
込むデータのデータ書き込み残数をメモリアクセス毎に
生成保持する第２レジスタと、前記結合手段に読み出す
データのデータ読み出し残数を該結合手段にデータを読
み出す毎に生成保持する第３レジスタとを備えている。

加えて、前記データ転送装置は、前記格納部へのデータ
書き込み数が該格納部の記憶容量より多い場合において
、１度のメモリアクセスに基づく格納部へのデータ書き
込みによって行われる結合手段へのデータ読み出し数を
保持する第４レジスタと、前記格納部へのデータ書き込
み数が該格納部の記憶容量より多い場合に、１度のメモ
リアクセスに基づく格納部へのデータ書き込みによって
行われる結合手段へのデータ読み出し残数を該結合手段
にデータを読み出す毎に生成保持する第５レジスタとを
備えている。

その上、前記データ転送装置は、先入れ先出し制御に加
えて、前記プロセッサからの転送制御命令を受けた後に
、前記第１レジスタか保持しているメモリ番地から前記
第２レジスタに保持されている数のデータを読み出して
該データを前記格納部に書き込むと共に、前記格納部へ
のデータ書き込み数が該格納部の記憶容量より多い場合
において、前記第５レジスタに保持されている数のデー
タを前記格納部から前記結合手段に読み出す制御と、前
記第３レジスタに保持されている数のデータを前記格納
部から前記結合手段に読み出す制御とを行う一方、デー
タの送出終了後に送出終了を宣言する制御を行う制御手
段を備えた構成としている。

（作用） 上記の構成により、本発明における並列処理システムで
は、先ず、制御手段の制御によってメモリから読み出し
た複数のデータを第２レジスタに保持されている数だけ
格納部に格納する一方、第３レジスタに保持されている
数のデータを格納部より結合手段に読み出すことになる
。

また、前記格納部へのデータ書き込み数が該格納部の記
憶容量より多い場合には、第４レジスタに結合手段への
データ読み出し数を保持すると共に、第５レジスタに結
合手段へのデータ読み出し残数を保持する。そして、前
記第３レジスタに保持されている数のデータを順次結合
手段に読み出し、該データの送出が終了すると、送出終
了を宣言する。

従って、前記データの送出回数及び送出順序をデータ転
送装置内のレジスタと制御手段とを用いて制御している
ので、複数のプロセッサエレメント相互間において複数
の同一データを転送するブロードキャスト転送と演算と
の並列処理を実現することができる。

（実施例） 以下、本発明の一実施例を図面に話づいて詳細に説明す
る。

第１図は本発明における並列処理システムの構成を示す
ものである。この第１図において１−１はプロセッサ、
１−２はメモリ、１−３はデータ転送装置、１−４は結
合手段、１−５．　１−６１−７．１−８はプロセッサ
エレメント、１−９はデータバスであって、各プロセッ
サエレメント１−５〜１−８には、プロセッサ１−１と
メモリ１−２とデータ転送装置１−３とかデータバス］
−９に結合されて収納されている。

以上のように構成された並列処理システムにおいて、基
本的にはプロセッサ１−１とメモリ１−２との間で演算
処理が行われる。また、データ転送装置１−３はプロセ
ッサ１−１のコプロセッサとしての位置づけてあり、メ
モリ１−２と結合手段１−４との間の転送制御を行って
いる。

更に、このデータ転送の際には、プロセッサ１１からメ
モリ１−２にデータが書き込まれ、プロセッサ１−１か
らデータ転送装置１−３に転送の際の送出回数及び送出
順序などの転送制御命令が発行される。そして、データ
転送装置１−３はプロセッサ１−１からの転送制御命令
に従い、メモリ１−２からデータを読み出し、結合手段
１−４にデータを送出する。この結合手段１−４に送出
されたデータは他のプロセッサエレメント１６．１−７
．１−８に書き込まれる。

つまり、データ転送の制御はデータ転送装置１−３が行
うので、プロセッサ１−１の負担が軽減されることにな
り、並列処理システムの実行性能が向上する。

第２図は第１図のデータ転送装置１−３の構成図である
。この第２図において２−１．２−２゜２−３．２−４
．２−５はレジスタ、２−６はデータの送出を制御する
制御手段としての制御装置、２−７はデータを格納する
格納部としてのバッファ、２−８．２−９は制御線、２
−１０．２−１１はデータバスである。

また、前記各レジスタ２−１〜２−５には転送制御の命
令が保持され、第１レジスタ２−１には前記バッファ２
−７に書き込むデータが記憶されているメモリ１−２の
番地がメモリアクセス毎に生成保持される。第２レジス
タ２−２にはバッファ２−７に書き込むデータのデータ
書き込み残数がメモリアクセス毎に生成保持される。第
３レジスタ２−３にはバッファ２−７から結合手段１−
４に読み出すデータのデータ読み出し残数が該データを
読み出す毎に生成保持される。第４レジスタ２−４には
バッファ２−７のデータ書き込み数が該バッファ２−７
の記憶容量より多い場合において、１度のメモリアクセ
スに基づくバッファ２−７へのデータ書き込みによって
行われる結合手段１−４へのデータ読み出し数が保持さ
れる。

第５レジスタ２−４にはバッファ２−７へのデータ書き
込み数が該バッファ２−７の記憶容量より多い場合にお
いて、１度のメモリアクセスに基づくバッファ２−７へ
のデータ書き込みによって行われる結合手段１−４への
データ読み出し残数が該結合手段１−４にデータを読み
出す毎に生成保持される。

以下に、データ転送装置１−３の動作について説明する
。

（ａ）先ず、各レジスタ２−１〜２−５に初期値を書き
込み、プロセッサ１−１かデータ転送装置１−３に起動
をかける。

（ｂ）この起動に応じて制御装置２−６は第１レジスタ
２−１に保持しているメモリ番地に従いメモリアクセス
し、バッファ２−７にデータを書き込む。

（Ｃ）この第１レジスタ２−１には制御装置２−６によ
ってメモリアクセスした回数だけ該第２レジスタ２−１
の値にインクリメントした値を次々に書き込む。同時に
、制御装置２−６は第２レジスタ２−２にメモリアクセ
スした回数だけ該第２レジスタ２−２の値からデクリメ
ントした値を次々に書き込む。

（ｄ）バッファ２−７がフルの状態になるか又は第２レ
ジスタ２−２の値が０になるまで上記（ｂ）及び（ｃ）
の動作を繰り返す。

（ｅ）バッファ２−７がフルの場合には制御装置２６に
よって第４レジスタ２−４の値を第５レジスタ２−５に
書き込む。

（ｒ）続いて、制御装置２−６の制御によってバッファ
２−７からのデータ読み出しを行う。該バッファ２−７
からのデータ読み出しはバッファ２７に書き込まれた順
番に行うが、バッファ２−７の最後に書き込まれたデー
タまで読み出しを行ったら再び最初に書き込まれたデー
タから順番に読み出す。

（ｇ）一方、第３レジスタ２−３及び第５レジスタ２−
５には制御装置２−６によってそれぞれデータ転送の回
数だけ該第３レジスタ２−３及び第５レジスタ２−５の
値からデクリメントした値を次々に書き込む。

（ｈ）第３レジスタ２−３または第５レジスタ２５の値
が０になるまで上記（ｆ）及び（ｇ）の動作を繰り返す
。

（ｉ）そして、第５レジスタ２−５の値が０になると、
第３レジスタ２−３の値が０になるまで上記（ｂ）〜（
ｈ）の動作を繰り返す。

（ｊ）その後、第３レジスタ２−３の値が０になると、
制御装置２−６はプロセッサ１−１にデータの送出終了
を宣言するフラグを発行し、転送を終了する。

上述したデータ転送装置１−３の動作において、第３レ
ジスタ２−３の値を第２レジスタ２−２の値より大きく
設定すれば、同一レコードがバッファ２−７内に格納さ
れた順番に繰り返し送出される。

また、第２レジスタ２−２と第３レジスタ２−３との値
を同じに設定すれば、通常の先入れ先出し制御を行うこ
とになる。

更に、メモリアクセス回数がバッファ２−７の記憶容量
より大きい場合においては、データ転送装置１−３がメ
モリアクセスとデータ送出を交互に繰り返すため、バッ
ファ２−７の記憶容量に対する送出データ数の制限がな
くなる。

（発明の効果） 以上、説明したように本発明における並列処理システム
によれば、任意のプロセッサエレメント間における複数
のデータ転送とほぼ共通のハードウェア及び通常の先入
れ先出し制御を利用してブロードキャスト転送を行うこ
とができると共に、各データ毎のアドレスを格納するレ
ジスタや比較器を要しないので、ハードウェアコストを
軽減することができる。

また、データ転送の制御はデータ転送装置が担当するよ
うにしたために、プロセッサは他の演算処理を行うこと
ができるので、データ転送と演算とを並列処理すること
ができる一方、データ転送に対するプロセッサが行う制
御をメモリへのデータ書き込みとデータ転送装置への転
送制御命令の発行のみとすることができるので、プロセ
ッサの負担を軽減することができることから、並列処理
システム全体の性能を大きく向上することかできる。

更に、ブロードキャスト転送時に、格納部へのデータ書
き込み数が該格納部の記憶容量より少ないか又は同一の
場合、同一データについては格納部に格納する一度のメ
モリアクセスで複数回送出することができる一方、格納
部へのデータ書き込み数が該格納部の記憶容量より多い
場合、メモリアクセスとデータ転送を繰り返し行うよう
にしたため、格納部の記憶容量に対する送出データ数の
制限がなくなり、プロセッサの転送制御命令の発行が１
度で済むので、転送の高速化を図ることができる。

また更に、科学技術計算分野において、ブロードキャス
ト転送は各種の解法において頻繁に出現しており、この
ブロードキャスト転送を高速かつ低コストで実現するこ
とができることから、本発明はこのブロードキャスト転
送に非常に有効なものである。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例を示し、第１図は並
列処理システムの構成図、第２図はブタ転送装置の構成
図である。第３図は従来例を示す並列処理システムの構
成図である。 １−１・・・プロッサ １−２・・・メモリ １−３・・・データ転送装置 １−４・・・結合手段 １−５．　１−６．　１−７．　１−８・・・プロセッ
サエレメント １−９・・・データバス ２−１．２−２．２−３．２−４．２ ・・・レジスタ ２−６・・制御装置 ２−７・・・バッファ

Claims (1)

【特許請求の範囲】
1. （１）同一バスに接続されたプロセッサとメモリとデー
   タ転送装置とにより構成される複数のプロセッサエレメ
   ントと、 該各プロセッサエレメントの相互間でデータ転送が可能
   なごとく各プロセッサエレメントを結合する結合手段と
   を具備した並列処理システムであって、 前記データ転送装置は、 複数個のデータを格納する格納部と、 該格納部に書き込むデータが記憶されている前記メモリ
   の番地をメモリアクセス毎に生成保持する第１レジスタ
   と、 前記格納部に書き込むデータのデータ書き込み残数をメ
   モリアクセス毎に生成保持する第２レジスタと、 前記結合手段に読み出すデータのデータ読み出し残数を
   該結合手段にデータを読み出す毎に生成保持する第３レ
   ジスタと、 前記格納部へのデータ書き込み数が該格納部の記憶容量
   より多い場合において、１度のメモリアクセスに基づく
   格納部へのデータ書き込みによって行われる結合手段へ
   のデータ読み出し数を保持する第４レジスタと、 前記格納部へのデータ書き込み数が該格納部の記憶容量
   より多い場合において、１度のメモリアクセスに基づく
   格納部へのデータ書き込みによって行われる結合手段へ
   のデータ読み出し残数を該結合手段にデータを読み出す
   毎に生成保持する第５レジスタとを備え、 更に、前記データ転送装置は、先入れ先出し制御に加え
   て、 前記プロセッサからの転送制御命令を受けた後に、前記
   第１レジスタが保持しているメモリ番地から前記第２レ
   ジスタに保持されている数のデータを読み出して該デー
   タを前記格納部に書き込むと共に、前記格納部へのデー
   タ書き込み数が該格納部の記憶容量より多い場合におい
   て、前記第５レジスタに保持されている数のデータを前
   記格納部から前記結合手段に読み出す制御と、 前記第３レジスタに保持されている数のデータを前記格
   納部から前記結合手段に読み出す制御とを行う一方、 データの送出終了後に送出終了を宣言する制御を行う制
   御手段を備えていることを特徴とする並列処理システム
   。