JPH0492952A - 並列処理システム - Google Patents
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- JPH0492952A JPH0492952A JP2207233A JP20723390A JPH0492952A JP H0492952 A JPH0492952 A JP H0492952A JP 2207233 A JP2207233 A JP 2207233A JP 20723390 A JP20723390 A JP 20723390A JP H0492952 A JPH0492952 A JP H0492952A
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- 238000012545 processing Methods 0.000 title claims abstract description 28
- 230000005540 biological transmission Effects 0.000 claims abstract description 11
- 230000008878 coupling Effects 0.000 claims description 28
- 238000010168 coupling process Methods 0.000 claims description 28
- 238000005859 coupling reaction Methods 0.000 claims description 28
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、科学技術計算を主目的とし、複数のプロセッ
サエレメントを用いる並列処理システムに係わり、特に
、複数のプロセッサエレメントの相互間で複数の同一デ
ータを転送するブロードキャスト転送機能を備えた並列
処理システムに関する。
サエレメントを用いる並列処理システムに係わり、特に
、複数のプロセッサエレメントの相互間で複数の同一デ
ータを転送するブロードキャスト転送機能を備えた並列
処理システムに関する。
(従来の技術)
従来のブロードキャスト転送機能を備えた並列処理シス
テムとしては、例えば、特開昭64−62759号公報
に開示されている。第3図はこの従来の並列処理システ
ムの構成図であり、3−1゜3−2.3−3.3−4は
プロセッサエレメント、3−5はデータバス、3−6は
アドレスバス、3−7.3−8.3−9.3〜10は制
御線である。
テムとしては、例えば、特開昭64−62759号公報
に開示されている。第3図はこの従来の並列処理システ
ムの構成図であり、3−1゜3−2.3−3.3−4は
プロセッサエレメント、3−5はデータバス、3−6は
アドレスバス、3−7.3−8.3−9.3〜10は制
御線である。
以上のように構成された従来の並列処理システムにおい
て、第1のプロセッサエレメント3−1が送り手、第2
〜第4のプロセッサエレメント3−2.3−3.3−4
が受は手とすると、該第1のプロセッサエレメント3−
1は転送データ及び転送先アドレスをそれぞれデータバ
ス3−5及びアドレスバス3−6に送出する。この際、
アドレスはある1個のプロセッサエレメントを特定する
ものではなく、複数個のプロセッサエレメントのブロッ
クアドレスであり、受は手である第2〜第4のプロセッ
サエレメント3−2.3−3.34は自分自身のアドレ
スとアドレスバス3−6上のアドレスとの比較を行い、
アドレスの一致時にデータバス3−5上のデータを取り
込むことになる。尚、ここで、アドレスは各第2〜第4
のプロセッサエレメント3−2〜3−4に設けられたレ
ジスタに予め設定されている。
て、第1のプロセッサエレメント3−1が送り手、第2
〜第4のプロセッサエレメント3−2.3−3.3−4
が受は手とすると、該第1のプロセッサエレメント3−
1は転送データ及び転送先アドレスをそれぞれデータバ
ス3−5及びアドレスバス3−6に送出する。この際、
アドレスはある1個のプロセッサエレメントを特定する
ものではなく、複数個のプロセッサエレメントのブロッ
クアドレスであり、受は手である第2〜第4のプロセッ
サエレメント3−2.3−3.34は自分自身のアドレ
スとアドレスバス3−6上のアドレスとの比較を行い、
アドレスの一致時にデータバス3−5上のデータを取り
込むことになる。尚、ここで、アドレスは各第2〜第4
のプロセッサエレメント3−2〜3−4に設けられたレ
ジスタに予め設定されている。
(発明が解決しようとする課題)
しかしながら、上記のような構成の並列処理システムで
は次に示すような課題を有していた。
は次に示すような課題を有していた。
第1に、データ転送制御は各プロセッサエレメント3−
1〜3−4に設けられたプロセッサが担当しており、該
各プロセッサはデータ転送と同時に演算を実行するとい
う並列処理制御を行うことができないため、制御性能が
劣化する。
1〜3−4に設けられたプロセッサが担当しており、該
各プロセッサはデータ転送と同時に演算を実行するとい
う並列処理制御を行うことができないため、制御性能が
劣化する。
第2に、複数のデータの固まり(以下、レコードという
。)を転送する場合、各プロセッサエレメント3−1〜
3−4毎にレコード内の各データ毎のアドレスを格納す
るレジスタ及び比較器が必要となり、ハードウェアコス
トが増大する。
。)を転送する場合、各プロセッサエレメント3−1〜
3−4毎にレコード内の各データ毎のアドレスを格納す
るレジスタ及び比較器が必要となり、ハードウェアコス
トが増大する。
第3に、前記従来技術には記載されていないが、一般に
科学技術計算を主目的とする並列処理システムにおいて
は、ブロードキャスト転送以外の転送、即ち、任意のプ
ロセッサエレメント間の転送によって複数のデータ(配
列データ)を転送する場合か多く、当該システムで使用
するハードウェア及び制御方式の共用化を図り、ハード
ウェアコストの軽減が望まれている。
科学技術計算を主目的とする並列処理システムにおいて
は、ブロードキャスト転送以外の転送、即ち、任意のプ
ロセッサエレメント間の転送によって複数のデータ(配
列データ)を転送する場合か多く、当該システムで使用
するハードウェア及び制御方式の共用化を図り、ハード
ウェアコストの軽減が望まれている。
本発明は、斯かる点に鑑み、任意のプロセッサエレメン
ト間における複数データの転送とほぼ共通のハードウェ
ア及び制御方式を利用して、ブロードキャスト転送する
ことが可能な並列処理システムを提供することを目的と
する。
ト間における複数データの転送とほぼ共通のハードウェ
ア及び制御方式を利用して、ブロードキャスト転送する
ことが可能な並列処理システムを提供することを目的と
する。
(課題を解決するための手段)
上記の目的を達成するために、本発明が講じた手段は、
データ転送の制御を行うデータ転送装置を各プロセッサ
エレメントに設けたものである。
データ転送の制御を行うデータ転送装置を各プロセッサ
エレメントに設けたものである。
具体的には、同一バスに接続されたプロセッサとデータ
転送装置とメモリとにより構成される複数のプロセッサ
エレメントと、該各プロセッサエレメントの相互間でデ
ータ転送が可能なごとく各プロセッサエレメントを結合
する結合手段とを具備し、前記データ転送装置が、前記
メモリより読み出されるデータを複数個格納する格納部
を備えると共に、前記結合手段への送出回数及び送出順
序を制御する制御手段を備えて並列処理システムを構成
している。
転送装置とメモリとにより構成される複数のプロセッサ
エレメントと、該各プロセッサエレメントの相互間でデ
ータ転送が可能なごとく各プロセッサエレメントを結合
する結合手段とを具備し、前記データ転送装置が、前記
メモリより読み出されるデータを複数個格納する格納部
を備えると共に、前記結合手段への送出回数及び送出順
序を制御する制御手段を備えて並列処理システムを構成
している。
更に詳述すると、前記データ転送装置は、先ず、複数個
のデータを書き込む格納部を備えている。
のデータを書き込む格納部を備えている。
更に、前記データ転送装置は、前記格納部に書き込むデ
ータが記憶されている前記メモリの番地をメモリアクセ
ス毎に生成保持する第1レジスタと、前記格納部に書き
込むデータのデータ書き込み残数をメモリアクセス毎に
生成保持する第2レジスタと、前記結合手段に読み出す
データのデータ読み出し残数を該結合手段にデータを読
み出す毎に生成保持する第3レジスタとを備えている。
ータが記憶されている前記メモリの番地をメモリアクセ
ス毎に生成保持する第1レジスタと、前記格納部に書き
込むデータのデータ書き込み残数をメモリアクセス毎に
生成保持する第2レジスタと、前記結合手段に読み出す
データのデータ読み出し残数を該結合手段にデータを読
み出す毎に生成保持する第3レジスタとを備えている。
加えて、前記データ転送装置は、前記格納部へのデータ
書き込み数が該格納部の記憶容量より多い場合において
、1度のメモリアクセスに基づく格納部へのデータ書き
込みによって行われる結合手段へのデータ読み出し数を
保持する第4レジスタと、前記格納部へのデータ書き込
み数が該格納部の記憶容量より多い場合に、1度のメモ
リアクセスに基づく格納部へのデータ書き込みによって
行われる結合手段へのデータ読み出し残数を該結合手段
にデータを読み出す毎に生成保持する第5レジスタとを
備えている。
書き込み数が該格納部の記憶容量より多い場合において
、1度のメモリアクセスに基づく格納部へのデータ書き
込みによって行われる結合手段へのデータ読み出し数を
保持する第4レジスタと、前記格納部へのデータ書き込
み数が該格納部の記憶容量より多い場合に、1度のメモ
リアクセスに基づく格納部へのデータ書き込みによって
行われる結合手段へのデータ読み出し残数を該結合手段
にデータを読み出す毎に生成保持する第5レジスタとを
備えている。
その上、前記データ転送装置は、先入れ先出し制御に加
えて、前記プロセッサからの転送制御命令を受けた後に
、前記第1レジスタか保持しているメモリ番地から前記
第2レジスタに保持されている数のデータを読み出して
該データを前記格納部に書き込むと共に、前記格納部へ
のデータ書き込み数が該格納部の記憶容量より多い場合
において、前記第5レジスタに保持されている数のデー
タを前記格納部から前記結合手段に読み出す制御と、前
記第3レジスタに保持されている数のデータを前記格納
部から前記結合手段に読み出す制御とを行う一方、デー
タの送出終了後に送出終了を宣言する制御を行う制御手
段を備えた構成としている。
えて、前記プロセッサからの転送制御命令を受けた後に
、前記第1レジスタか保持しているメモリ番地から前記
第2レジスタに保持されている数のデータを読み出して
該データを前記格納部に書き込むと共に、前記格納部へ
のデータ書き込み数が該格納部の記憶容量より多い場合
において、前記第5レジスタに保持されている数のデー
タを前記格納部から前記結合手段に読み出す制御と、前
記第3レジスタに保持されている数のデータを前記格納
部から前記結合手段に読み出す制御とを行う一方、デー
タの送出終了後に送出終了を宣言する制御を行う制御手
段を備えた構成としている。
(作用)
上記の構成により、本発明における並列処理システムで
は、先ず、制御手段の制御によってメモリから読み出し
た複数のデータを第2レジスタに保持されている数だけ
格納部に格納する一方、第3レジスタに保持されている
数のデータを格納部より結合手段に読み出すことになる
。
は、先ず、制御手段の制御によってメモリから読み出し
た複数のデータを第2レジスタに保持されている数だけ
格納部に格納する一方、第3レジスタに保持されている
数のデータを格納部より結合手段に読み出すことになる
。
また、前記格納部へのデータ書き込み数が該格納部の記
憶容量より多い場合には、第4レジスタに結合手段への
データ読み出し数を保持すると共に、第5レジスタに結
合手段へのデータ読み出し残数を保持する。そして、前
記第3レジスタに保持されている数のデータを順次結合
手段に読み出し、該データの送出が終了すると、送出終
了を宣言する。
憶容量より多い場合には、第4レジスタに結合手段への
データ読み出し数を保持すると共に、第5レジスタに結
合手段へのデータ読み出し残数を保持する。そして、前
記第3レジスタに保持されている数のデータを順次結合
手段に読み出し、該データの送出が終了すると、送出終
了を宣言する。
従って、前記データの送出回数及び送出順序をデータ転
送装置内のレジスタと制御手段とを用いて制御している
ので、複数のプロセッサエレメント相互間において複数
の同一データを転送するブロードキャスト転送と演算と
の並列処理を実現することができる。
送装置内のレジスタと制御手段とを用いて制御している
ので、複数のプロセッサエレメント相互間において複数
の同一データを転送するブロードキャスト転送と演算と
の並列処理を実現することができる。
(実施例)
以下、本発明の一実施例を図面に話づいて詳細に説明す
る。
る。
第1図は本発明における並列処理システムの構成を示す
ものである。この第1図において1−1はプロセッサ、
1−2はメモリ、1−3はデータ転送装置、1−4は結
合手段、1−5. 1−61−7.1−8はプロセッサ
エレメント、1−9はデータバスであって、各プロセッ
サエレメント1−5〜1−8には、プロセッサ1−1と
メモリ1−2とデータ転送装置1−3とかデータバス]
−9に結合されて収納されている。
ものである。この第1図において1−1はプロセッサ、
1−2はメモリ、1−3はデータ転送装置、1−4は結
合手段、1−5. 1−61−7.1−8はプロセッサ
エレメント、1−9はデータバスであって、各プロセッ
サエレメント1−5〜1−8には、プロセッサ1−1と
メモリ1−2とデータ転送装置1−3とかデータバス]
−9に結合されて収納されている。
以上のように構成された並列処理システムにおいて、基
本的にはプロセッサ1−1とメモリ1−2との間で演算
処理が行われる。また、データ転送装置1−3はプロセ
ッサ1−1のコプロセッサとしての位置づけてあり、メ
モリ1−2と結合手段1−4との間の転送制御を行って
いる。
本的にはプロセッサ1−1とメモリ1−2との間で演算
処理が行われる。また、データ転送装置1−3はプロセ
ッサ1−1のコプロセッサとしての位置づけてあり、メ
モリ1−2と結合手段1−4との間の転送制御を行って
いる。
更に、このデータ転送の際には、プロセッサ11からメ
モリ1−2にデータが書き込まれ、プロセッサ1−1か
らデータ転送装置1−3に転送の際の送出回数及び送出
順序などの転送制御命令が発行される。そして、データ
転送装置1−3はプロセッサ1−1からの転送制御命令
に従い、メモリ1−2からデータを読み出し、結合手段
1−4にデータを送出する。この結合手段1−4に送出
されたデータは他のプロセッサエレメント16.1−7
.1−8に書き込まれる。
モリ1−2にデータが書き込まれ、プロセッサ1−1か
らデータ転送装置1−3に転送の際の送出回数及び送出
順序などの転送制御命令が発行される。そして、データ
転送装置1−3はプロセッサ1−1からの転送制御命令
に従い、メモリ1−2からデータを読み出し、結合手段
1−4にデータを送出する。この結合手段1−4に送出
されたデータは他のプロセッサエレメント16.1−7
.1−8に書き込まれる。
つまり、データ転送の制御はデータ転送装置1−3が行
うので、プロセッサ1−1の負担が軽減されることにな
り、並列処理システムの実行性能が向上する。
うので、プロセッサ1−1の負担が軽減されることにな
り、並列処理システムの実行性能が向上する。
第2図は第1図のデータ転送装置1−3の構成図である
。この第2図において2−1.2−2゜2−3.2−4
.2−5はレジスタ、2−6はデータの送出を制御する
制御手段としての制御装置、2−7はデータを格納する
格納部としてのバッファ、2−8.2−9は制御線、2
−10.2−11はデータバスである。
。この第2図において2−1.2−2゜2−3.2−4
.2−5はレジスタ、2−6はデータの送出を制御する
制御手段としての制御装置、2−7はデータを格納する
格納部としてのバッファ、2−8.2−9は制御線、2
−10.2−11はデータバスである。
また、前記各レジスタ2−1〜2−5には転送制御の命
令が保持され、第1レジスタ2−1には前記バッファ2
−7に書き込むデータが記憶されているメモリ1−2の
番地がメモリアクセス毎に生成保持される。第2レジス
タ2−2にはバッファ2−7に書き込むデータのデータ
書き込み残数がメモリアクセス毎に生成保持される。第
3レジスタ2−3にはバッファ2−7から結合手段1−
4に読み出すデータのデータ読み出し残数が該データを
読み出す毎に生成保持される。第4レジスタ2−4には
バッファ2−7のデータ書き込み数が該バッファ2−7
の記憶容量より多い場合において、1度のメモリアクセ
スに基づくバッファ2−7へのデータ書き込みによって
行われる結合手段1−4へのデータ読み出し数が保持さ
れる。
令が保持され、第1レジスタ2−1には前記バッファ2
−7に書き込むデータが記憶されているメモリ1−2の
番地がメモリアクセス毎に生成保持される。第2レジス
タ2−2にはバッファ2−7に書き込むデータのデータ
書き込み残数がメモリアクセス毎に生成保持される。第
3レジスタ2−3にはバッファ2−7から結合手段1−
4に読み出すデータのデータ読み出し残数が該データを
読み出す毎に生成保持される。第4レジスタ2−4には
バッファ2−7のデータ書き込み数が該バッファ2−7
の記憶容量より多い場合において、1度のメモリアクセ
スに基づくバッファ2−7へのデータ書き込みによって
行われる結合手段1−4へのデータ読み出し数が保持さ
れる。
第5レジスタ2−4にはバッファ2−7へのデータ書き
込み数が該バッファ2−7の記憶容量より多い場合にお
いて、1度のメモリアクセスに基づくバッファ2−7へ
のデータ書き込みによって行われる結合手段1−4への
データ読み出し残数が該結合手段1−4にデータを読み
出す毎に生成保持される。
込み数が該バッファ2−7の記憶容量より多い場合にお
いて、1度のメモリアクセスに基づくバッファ2−7へ
のデータ書き込みによって行われる結合手段1−4への
データ読み出し残数が該結合手段1−4にデータを読み
出す毎に生成保持される。
以下に、データ転送装置1−3の動作について説明する
。
。
(a)先ず、各レジスタ2−1〜2−5に初期値を書き
込み、プロセッサ1−1かデータ転送装置1−3に起動
をかける。
込み、プロセッサ1−1かデータ転送装置1−3に起動
をかける。
(b)この起動に応じて制御装置2−6は第1レジスタ
2−1に保持しているメモリ番地に従いメモリアクセス
し、バッファ2−7にデータを書き込む。
2−1に保持しているメモリ番地に従いメモリアクセス
し、バッファ2−7にデータを書き込む。
(C)この第1レジスタ2−1には制御装置2−6によ
ってメモリアクセスした回数だけ該第2レジスタ2−1
の値にインクリメントした値を次々に書き込む。同時に
、制御装置2−6は第2レジスタ2−2にメモリアクセ
スした回数だけ該第2レジスタ2−2の値からデクリメ
ントした値を次々に書き込む。
ってメモリアクセスした回数だけ該第2レジスタ2−1
の値にインクリメントした値を次々に書き込む。同時に
、制御装置2−6は第2レジスタ2−2にメモリアクセ
スした回数だけ該第2レジスタ2−2の値からデクリメ
ントした値を次々に書き込む。
(d)バッファ2−7がフルの状態になるか又は第2レ
ジスタ2−2の値が0になるまで上記(b)及び(c)
の動作を繰り返す。
ジスタ2−2の値が0になるまで上記(b)及び(c)
の動作を繰り返す。
(e)バッファ2−7がフルの場合には制御装置26に
よって第4レジスタ2−4の値を第5レジスタ2−5に
書き込む。
よって第4レジスタ2−4の値を第5レジスタ2−5に
書き込む。
(r)続いて、制御装置2−6の制御によってバッファ
2−7からのデータ読み出しを行う。該バッファ2−7
からのデータ読み出しはバッファ27に書き込まれた順
番に行うが、バッファ2−7の最後に書き込まれたデー
タまで読み出しを行ったら再び最初に書き込まれたデー
タから順番に読み出す。
2−7からのデータ読み出しを行う。該バッファ2−7
からのデータ読み出しはバッファ27に書き込まれた順
番に行うが、バッファ2−7の最後に書き込まれたデー
タまで読み出しを行ったら再び最初に書き込まれたデー
タから順番に読み出す。
(g)一方、第3レジスタ2−3及び第5レジスタ2−
5には制御装置2−6によってそれぞれデータ転送の回
数だけ該第3レジスタ2−3及び第5レジスタ2−5の
値からデクリメントした値を次々に書き込む。
5には制御装置2−6によってそれぞれデータ転送の回
数だけ該第3レジスタ2−3及び第5レジスタ2−5の
値からデクリメントした値を次々に書き込む。
(h)第3レジスタ2−3または第5レジスタ25の値
が0になるまで上記(f)及び(g)の動作を繰り返す
。
が0になるまで上記(f)及び(g)の動作を繰り返す
。
(i)そして、第5レジスタ2−5の値が0になると、
第3レジスタ2−3の値が0になるまで上記(b)〜(
h)の動作を繰り返す。
第3レジスタ2−3の値が0になるまで上記(b)〜(
h)の動作を繰り返す。
(j)その後、第3レジスタ2−3の値が0になると、
制御装置2−6はプロセッサ1−1にデータの送出終了
を宣言するフラグを発行し、転送を終了する。
制御装置2−6はプロセッサ1−1にデータの送出終了
を宣言するフラグを発行し、転送を終了する。
上述したデータ転送装置1−3の動作において、第3レ
ジスタ2−3の値を第2レジスタ2−2の値より大きく
設定すれば、同一レコードがバッファ2−7内に格納さ
れた順番に繰り返し送出される。
ジスタ2−3の値を第2レジスタ2−2の値より大きく
設定すれば、同一レコードがバッファ2−7内に格納さ
れた順番に繰り返し送出される。
また、第2レジスタ2−2と第3レジスタ2−3との値
を同じに設定すれば、通常の先入れ先出し制御を行うこ
とになる。
を同じに設定すれば、通常の先入れ先出し制御を行うこ
とになる。
更に、メモリアクセス回数がバッファ2−7の記憶容量
より大きい場合においては、データ転送装置1−3がメ
モリアクセスとデータ送出を交互に繰り返すため、バッ
ファ2−7の記憶容量に対する送出データ数の制限がな
くなる。
より大きい場合においては、データ転送装置1−3がメ
モリアクセスとデータ送出を交互に繰り返すため、バッ
ファ2−7の記憶容量に対する送出データ数の制限がな
くなる。
(発明の効果)
以上、説明したように本発明における並列処理システム
によれば、任意のプロセッサエレメント間における複数
のデータ転送とほぼ共通のハードウェア及び通常の先入
れ先出し制御を利用してブロードキャスト転送を行うこ
とができると共に、各データ毎のアドレスを格納するレ
ジスタや比較器を要しないので、ハードウェアコストを
軽減することができる。
によれば、任意のプロセッサエレメント間における複数
のデータ転送とほぼ共通のハードウェア及び通常の先入
れ先出し制御を利用してブロードキャスト転送を行うこ
とができると共に、各データ毎のアドレスを格納するレ
ジスタや比較器を要しないので、ハードウェアコストを
軽減することができる。
また、データ転送の制御はデータ転送装置が担当するよ
うにしたために、プロセッサは他の演算処理を行うこと
ができるので、データ転送と演算とを並列処理すること
ができる一方、データ転送に対するプロセッサが行う制
御をメモリへのデータ書き込みとデータ転送装置への転
送制御命令の発行のみとすることができるので、プロセ
ッサの負担を軽減することができることから、並列処理
システム全体の性能を大きく向上することかできる。
うにしたために、プロセッサは他の演算処理を行うこと
ができるので、データ転送と演算とを並列処理すること
ができる一方、データ転送に対するプロセッサが行う制
御をメモリへのデータ書き込みとデータ転送装置への転
送制御命令の発行のみとすることができるので、プロセ
ッサの負担を軽減することができることから、並列処理
システム全体の性能を大きく向上することかできる。
更に、ブロードキャスト転送時に、格納部へのデータ書
き込み数が該格納部の記憶容量より少ないか又は同一の
場合、同一データについては格納部に格納する一度のメ
モリアクセスで複数回送出することができる一方、格納
部へのデータ書き込み数が該格納部の記憶容量より多い
場合、メモリアクセスとデータ転送を繰り返し行うよう
にしたため、格納部の記憶容量に対する送出データ数の
制限がなくなり、プロセッサの転送制御命令の発行が1
度で済むので、転送の高速化を図ることができる。
き込み数が該格納部の記憶容量より少ないか又は同一の
場合、同一データについては格納部に格納する一度のメ
モリアクセスで複数回送出することができる一方、格納
部へのデータ書き込み数が該格納部の記憶容量より多い
場合、メモリアクセスとデータ転送を繰り返し行うよう
にしたため、格納部の記憶容量に対する送出データ数の
制限がなくなり、プロセッサの転送制御命令の発行が1
度で済むので、転送の高速化を図ることができる。
また更に、科学技術計算分野において、ブロードキャス
ト転送は各種の解法において頻繁に出現しており、この
ブロードキャスト転送を高速かつ低コストで実現するこ
とができることから、本発明はこのブロードキャスト転
送に非常に有効なものである。
ト転送は各種の解法において頻繁に出現しており、この
ブロードキャスト転送を高速かつ低コストで実現するこ
とができることから、本発明はこのブロードキャスト転
送に非常に有効なものである。
第1図及び第2図は本発明の実施例を示し、第1図は並
列処理システムの構成図、第2図はブタ転送装置の構成
図である。第3図は従来例を示す並列処理システムの構
成図である。 1−1・・・プロッサ 1−2・・・メモリ 1−3・・・データ転送装置 1−4・・・結合手段 1−5. 1−6. 1−7. 1−8・・・プロセッ
サエレメント 1−9・・・データバス 2−1.2−2.2−3.2−4.2 ・・・レジスタ 2−6・・制御装置 2−7・・・バッファ
列処理システムの構成図、第2図はブタ転送装置の構成
図である。第3図は従来例を示す並列処理システムの構
成図である。 1−1・・・プロッサ 1−2・・・メモリ 1−3・・・データ転送装置 1−4・・・結合手段 1−5. 1−6. 1−7. 1−8・・・プロセッ
サエレメント 1−9・・・データバス 2−1.2−2.2−3.2−4.2 ・・・レジスタ 2−6・・制御装置 2−7・・・バッファ
Claims (1)
- (1)同一バスに接続されたプロセッサとメモリとデー
タ転送装置とにより構成される複数のプロセッサエレメ
ントと、 該各プロセッサエレメントの相互間でデータ転送が可能
なごとく各プロセッサエレメントを結合する結合手段と
を具備した並列処理システムであって、 前記データ転送装置は、 複数個のデータを格納する格納部と、 該格納部に書き込むデータが記憶されている前記メモリ
の番地をメモリアクセス毎に生成保持する第1レジスタ
と、 前記格納部に書き込むデータのデータ書き込み残数をメ
モリアクセス毎に生成保持する第2レジスタと、 前記結合手段に読み出すデータのデータ読み出し残数を
該結合手段にデータを読み出す毎に生成保持する第3レ
ジスタと、 前記格納部へのデータ書き込み数が該格納部の記憶容量
より多い場合において、1度のメモリアクセスに基づく
格納部へのデータ書き込みによって行われる結合手段へ
のデータ読み出し数を保持する第4レジスタと、 前記格納部へのデータ書き込み数が該格納部の記憶容量
より多い場合において、1度のメモリアクセスに基づく
格納部へのデータ書き込みによって行われる結合手段へ
のデータ読み出し残数を該結合手段にデータを読み出す
毎に生成保持する第5レジスタとを備え、 更に、前記データ転送装置は、先入れ先出し制御に加え
て、 前記プロセッサからの転送制御命令を受けた後に、前記
第1レジスタが保持しているメモリ番地から前記第2レ
ジスタに保持されている数のデータを読み出して該デー
タを前記格納部に書き込むと共に、前記格納部へのデー
タ書き込み数が該格納部の記憶容量より多い場合におい
て、前記第5レジスタに保持されている数のデータを前
記格納部から前記結合手段に読み出す制御と、 前記第3レジスタに保持されている数のデータを前記格
納部から前記結合手段に読み出す制御とを行う一方、 データの送出終了後に送出終了を宣言する制御を行う制
御手段を備えていることを特徴とする並列処理システム
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207233A JPH0492952A (ja) | 1990-08-03 | 1990-08-03 | 並列処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207233A JPH0492952A (ja) | 1990-08-03 | 1990-08-03 | 並列処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0492952A true JPH0492952A (ja) | 1992-03-25 |
Family
ID=16536439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2207233A Pending JPH0492952A (ja) | 1990-08-03 | 1990-08-03 | 並列処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0492952A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997029435A1 (en) * | 1996-02-09 | 1997-08-14 | Hitachi, Ltd. | Parallel processor |
-
1990
- 1990-08-03 JP JP2207233A patent/JPH0492952A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997029435A1 (en) * | 1996-02-09 | 1997-08-14 | Hitachi, Ltd. | Parallel processor |
US6424870B1 (en) | 1996-02-09 | 2002-07-23 | Hitachi, Ltd. | Parallel processor |
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