JPH04124758A - フレームメモリアクセス優先制御装置 - Google Patents
フレームメモリアクセス優先制御装置Info
- Publication number
- JPH04124758A JPH04124758A JP2243846A JP24384690A JPH04124758A JP H04124758 A JPH04124758 A JP H04124758A JP 2243846 A JP2243846 A JP 2243846A JP 24384690 A JP24384690 A JP 24384690A JP H04124758 A JPH04124758 A JP H04124758A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- access
- frame memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、例えばビットマツプデイスプレィを有する表
示制御回路等において、２箇所以上の制御回路から同一
のフレームメモリをアクセスする場合に用いられるフレ
ームメモリアクセス優先制樋装置に関し、 ソフトウェアでは他のアクセスを全く意識する必要がな
く、描画速度を向上することを目的とし、フレームメモ
リと、フレームメモリ制御回路と、描画制御回路および
中央処理装置（ＣＰＵ ’）と、リフレッシュタイミン
グ回路を具備するフレームメモリアクセス優先制御装置
において、優先制御回路を設け、描画制御部、ＣＰＵ、
およびリフレッシュタイミング回路からのアクセスに関
して、要求信号、待ち状態信号、開始信号、実行中信号
、および終了信号を用意し、各アクセスは要求信号が入
力されると、あらかじめ定められたアクセスの優先順位
に従って自己より上位の開始信号、待ち状態信号、また
は実行中信号がないか調べ、なければ開始信号として用
い、存在するときは待ち状態に入り、待ち状態の要因が
解除された後自己のアクセスの開始を行うよう構成する
。
示制御回路等において、２箇所以上の制御回路から同一
のフレームメモリをアクセスする場合に用いられるフレ
ームメモリアクセス優先制樋装置に関し、 ソフトウェアでは他のアクセスを全く意識する必要がな
く、描画速度を向上することを目的とし、フレームメモ
リと、フレームメモリ制御回路と、描画制御回路および
中央処理装置（ＣＰＵ ’）と、リフレッシュタイミン
グ回路を具備するフレームメモリアクセス優先制御装置
において、優先制御回路を設け、描画制御部、ＣＰＵ、
およびリフレッシュタイミング回路からのアクセスに関
して、要求信号、待ち状態信号、開始信号、実行中信号
、および終了信号を用意し、各アクセスは要求信号が入
力されると、あらかじめ定められたアクセスの優先順位
に従って自己より上位の開始信号、待ち状態信号、また
は実行中信号がないか調べ、なければ開始信号として用
い、存在するときは待ち状態に入り、待ち状態の要因が
解除された後自己のアクセスの開始を行うよう構成する
。
［産業上の利用分野〕
本発明は、例えばビットマンプディスプレイを有する表
示制御回路等において、２箇所以上の制御回路から同一
のフレームメモリをアクセスする場合に用いられるフレ
ームメモリアクセス優先制御装置に関する。
示制御回路等において、２箇所以上の制御回路から同一
のフレームメモリをアクセスする場合に用いられるフレ
ームメモリアクセス優先制御装置に関する。
従来、１つのフレームメモリ （ビデオラム：Ｖ−ＲＡ
Ｍ）に対し、２つ以上のアクセスがある場合は、アクセ
スの実行中を示すビジィビットをレジスタ内に設け、そ
のビットをチエツクし、実行が停止してから次のアクセ
スを行うようにソフトウェアで制御している。
Ｍ）に対し、２つ以上のアクセスがある場合は、アクセ
スの実行中を示すビジィビットをレジスタ内に設け、そ
のビットをチエツクし、実行が停止してから次のアクセ
スを行うようにソフトウェアで制御している。
他のアクセスの終了を、ソフトウェアで確認するとプロ
グラムが複雑になるばかりか、待ち時間が余分に必要と
なり、その時間の積み重ねが描画の速度、すなわち描画
性能に関係してくる。
グラムが複雑になるばかりか、待ち時間が余分に必要と
なり、その時間の積み重ねが描画の速度、すなわち描画
性能に関係してくる。
従って、本発明の目的は、ソフトウェアでは他のアクセ
スを全く意識する必要がないようにし、それにより描画
速度を向上することにある。さらにアクセス回路が増加
したり、割り込みを許さないサイクルを追加したい場合
にも回路の変更が容易となることをも目的の１つとする
。
スを全く意識する必要がないようにし、それにより描画
速度を向上することにある。さらにアクセス回路が増加
したり、割り込みを許さないサイクルを追加したい場合
にも回路の変更が容易となることをも目的の１つとする
。
ｒＲＮを解決するための手段〕
本発明においては、第１図に例示されるように、フレー
ムメモリ６と、該フレームメモリを制御す゛るフレーム
メモリ制御回路５と、該フレームメモリをアクセスする
描画制御回路工およびＣＰＵ ２と、該フレームメモリ
をリフレッシュするためのタイミング信号を出力するリ
フレッシュタイミング回路３を具備するフレームメモリ
アクセス優先制御装置において、該描画制御回路１゛と
該ＣＰｔ１２と該リフレッシュタイミング回路計とに接
続され、出力を該フレームメモリＭ御回路５へ供給する
優先制御回路４を具備し、該優先制御回路４は、描画制
御回路１、ＣＰＵ２、およびリフレッシュタイミング回
路３からのアクセスに関して、要求信号、待ち状態信号
、′開始信号、実行中信号、および終了信号の５種類の
信号を用意し、各アクセスは要求信号が入力されると、
あらかじめ定められたアクセスの優先順位における自己
より上位の開始信号、待ち状態信号、または実行中信号
がないか調べ、なければその要求信号が開始信号として
用いられ実行中信号が出力され、上位の開始信号、待ち
状態信号、実行中信号のいずれかが存在すれば待ち状態
信号が出力され待ち状態に入り、待ち状態の信号出力時
は、常に他のアクセスの実行中信号および自己より上位
の開始信号、待ち状態信号を監視し、他のアクセス−の
実行中信号および自己より上位のアクセスの開始信号、
待ち状態信号が解除されたら自己のアクセスの開始信号
を送出するようにしたことを特徴とするフレームメモリ
アクセス優先制御装置が捉供される。
ムメモリ６と、該フレームメモリを制御す゛るフレーム
メモリ制御回路５と、該フレームメモリをアクセスする
描画制御回路工およびＣＰＵ ２と、該フレームメモリ
をリフレッシュするためのタイミング信号を出力するリ
フレッシュタイミング回路３を具備するフレームメモリ
アクセス優先制御装置において、該描画制御回路１゛と
該ＣＰｔ１２と該リフレッシュタイミング回路計とに接
続され、出力を該フレームメモリＭ御回路５へ供給する
優先制御回路４を具備し、該優先制御回路４は、描画制
御回路１、ＣＰＵ２、およびリフレッシュタイミング回
路３からのアクセスに関して、要求信号、待ち状態信号
、′開始信号、実行中信号、および終了信号の５種類の
信号を用意し、各アクセスは要求信号が入力されると、
あらかじめ定められたアクセスの優先順位における自己
より上位の開始信号、待ち状態信号、または実行中信号
がないか調べ、なければその要求信号が開始信号として
用いられ実行中信号が出力され、上位の開始信号、待ち
状態信号、実行中信号のいずれかが存在すれば待ち状態
信号が出力され待ち状態に入り、待ち状態の信号出力時
は、常に他のアクセスの実行中信号および自己より上位
の開始信号、待ち状態信号を監視し、他のアクセス−の
実行中信号および自己より上位のアクセスの開始信号、
待ち状態信号が解除されたら自己のアクセスの開始信号
を送出するようにしたことを特徴とするフレームメモリ
アクセス優先制御装置が捉供される。
上述のようなハードウェアを設けることにより、ＣＰＵ
等の制御回路から見れば、他の制御回路等を意識するこ
となく動作が可能となり、ソフトウエアの簡略化と高速
な描画が可能となる。
等の制御回路から見れば、他の制御回路等を意識するこ
となく動作が可能となり、ソフトウエアの簡略化と高速
な描画が可能となる。
本発明の一実施例としてのフレームメモリアクセス優先
制御装置のブロック図が第１図に示される。
制御装置のブロック図が第１図に示される。
この装置は描画制御回路１、ＣＰＵ２、リフレッシュタ
イミング回路３、優先制御回路４、フレームメモリとし
てのＶ−ＲＡＭ ６、およびＶ−ＲＡＭ ６を制御する
ハードウェアとしてのＶ−ＲＡＭ制御回路５を具備する
。描画制御回路ｌは、線分描画、矩形面塗り、コピー動
作などのような一連のＶ−ＲＡＭアクセスを要する描画
制御を行う回路である。この装置を用いるビットマツプ
デイスプレィ制御回路では、上記の描画制御回路からの
アクセスと、上位ＣＰＵ ２からの直接Ｖ−ＲＡＭ操作
が必要である。ＣＰＵからのアクセスの場合は、ある一
定時間以内で応答信号を返さないと、バスタイムアウト
を起こすおそれがある。また、Ｖ−ＲＡＭ ６はダイナ
ミック型であるためリフレッシュ操作が必要である。上
述のことから、リフレッシュ、上位ＣＰＵアクセス、描
画制御回路アクセスの順で優先制御を行う必要がある。
イミング回路３、優先制御回路４、フレームメモリとし
てのＶ−ＲＡＭ ６、およびＶ−ＲＡＭ ６を制御する
ハードウェアとしてのＶ−ＲＡＭ制御回路５を具備する
。描画制御回路ｌは、線分描画、矩形面塗り、コピー動
作などのような一連のＶ−ＲＡＭアクセスを要する描画
制御を行う回路である。この装置を用いるビットマツプ
デイスプレィ制御回路では、上記の描画制御回路からの
アクセスと、上位ＣＰＵ ２からの直接Ｖ−ＲＡＭ操作
が必要である。ＣＰＵからのアクセスの場合は、ある一
定時間以内で応答信号を返さないと、バスタイムアウト
を起こすおそれがある。また、Ｖ−ＲＡＭ ６はダイナ
ミック型であるためリフレッシュ操作が必要である。上
述のことから、リフレッシュ、上位ＣＰＵアクセス、描
画制御回路アクセスの順で優先制御を行う必要がある。
この実施例の優先制御回路４は次のような動作を行う、
まず、ＣＰＵ ２、描画制御回路ｌの各アクセスに間し
て、要求信号（ＲＱ）、待ち状態信号０１ＡＩＴ）、開
始信号（ＳＴＡＲＴ） 、実行中信号（ＢＵＳＹ）、終
了信号（ＥＮＤ）の５種類の信号を用意する。各アクセ
スは要求信号によって開始し、終了信号を受けて終わる
。要求信号が入力されると、自己より上位の開始信号（
ＳＴＡＲＴ） 、待ち状態信号０１Ａ ＴＴ）または他
の実行中信号（ＢＵＳＹ）がないかチエ７りし、なけれ
ばその要求信号（ＲＱ）が開始信号（ＳＴＡＲＴ）とし
て用いられ、実行中信号（ＢＵＳＹ）が出力される。
まず、ＣＰＵ ２、描画制御回路ｌの各アクセスに間し
て、要求信号（ＲＱ）、待ち状態信号０１ＡＩＴ）、開
始信号（ＳＴＡＲＴ） 、実行中信号（ＢＵＳＹ）、終
了信号（ＥＮＤ）の５種類の信号を用意する。各アクセ
スは要求信号によって開始し、終了信号を受けて終わる
。要求信号が入力されると、自己より上位の開始信号（
ＳＴＡＲＴ） 、待ち状態信号０１Ａ ＴＴ）または他
の実行中信号（ＢＵＳＹ）がないかチエ７りし、なけれ
ばその要求信号（ＲＱ）が開始信号（ＳＴＡＲＴ）とし
て用いられ、実行中信号（ＢＵＳＹ）が出力される。
そしてそのアクセスがＶ−ＲＡＭ ６を専有できる。上
位の開始信号（ＳＴＡＲＴ） 、待ち状態信号（ＷＡＩ
Ｔ）、実行中信号（ＢＵＳＹ）のいずれかがあれば、待
ち状態信号（ＷＡＩＴ）が出力され、待ち状態に入る。
位の開始信号（ＳＴＡＲＴ） 、待ち状態信号（ＷＡＩ
Ｔ）、実行中信号（ＢＵＳＹ）のいずれかがあれば、待
ち状態信号（ＷＡＩＴ）が出力され、待ち状態に入る。
待ち状態信号０１ＡＩＴ）が出力されたら、常に他の実
行中信号（ＢＵＳＹ）、自己より上位の開始信号（ＳＴ
ＡＲＴ） 、待ち状態信号（ＷＡＩＴ）を監視し、開始
可能になったら開始信号（ＳＴＡＲＴ）を送出する。
行中信号（ＢＵＳＹ）、自己より上位の開始信号（ＳＴ
ＡＲＴ） 、待ち状態信号（ＷＡＩＴ）を監視し、開始
可能になったら開始信号（ＳＴＡＲＴ）を送出する。
以上の制御で２つ以上のアクセスの優先順位制御が実現
できる。具体例として、描画制御回路から連続で要求信
号（ＲＱ）があり、その間にＣＰＵからの要求信号とリ
フレッシュが割り込む様子が第２図に示される。まず描
画制御回路がら要求信号（ＲＱ）があると、他のアクセ
スのためのサイクルが動いていないため、その信号が開
始信号（ＳＴＡＲＴ） となり、サイクルが開始される
（第２図■、■）。サイクル中にＣＰＵから要求信号（
ＲＱ）があると、他のサイクルが実行中なので待たされ
る（■）。描画制御回路のサイクルが終了すると、次に
再度起動がかかるが、ＣＰＵ０方が上位のためＣＰＵの
サイクルが動き始め（■）、描画制御回路のサイクルは
待たされる（■）。待たされたサイクルはＣＰＵの終了
信号をもとに開始可能かどうかの判定をし動き始める（
■）。
できる。具体例として、描画制御回路から連続で要求信
号（ＲＱ）があり、その間にＣＰＵからの要求信号とリ
フレッシュが割り込む様子が第２図に示される。まず描
画制御回路がら要求信号（ＲＱ）があると、他のアクセ
スのためのサイクルが動いていないため、その信号が開
始信号（ＳＴＡＲＴ） となり、サイクルが開始される
（第２図■、■）。サイクル中にＣＰＵから要求信号（
ＲＱ）があると、他のサイクルが実行中なので待たされ
る（■）。描画制御回路のサイクルが終了すると、次に
再度起動がかかるが、ＣＰＵ０方が上位のためＣＰＵの
サイクルが動き始め（■）、描画制御回路のサイクルは
待たされる（■）。待たされたサイクルはＣＰＵの終了
信号をもとに開始可能かどうかの判定をし動き始める（
■）。
さらに上位のリフレッシュタイミング回路のアクセスに
関しても同様に５種類の信号が適用され、リフレッシュ
の要求信号（ＲＱ）があっても同様に順位の高いものか
ら動き始め、実行が制御される（■）、リフレッシュ動
作はダイナミックメモリに書き込まれた情報を保持する
ために、ある−定の時間間隔で回復動作を行うためのも
のであるが、Ｖ−ＲＡ？Ｉ ６をアクセスすることに関
しては他の制御回路またはＣＰＵと同等に取扱うことが
できる。
関しても同様に５種類の信号が適用され、リフレッシュ
の要求信号（ＲＱ）があっても同様に順位の高いものか
ら動き始め、実行が制御される（■）、リフレッシュ動
作はダイナミックメモリに書き込まれた情報を保持する
ために、ある−定の時間間隔で回復動作を行うためのも
のであるが、Ｖ−ＲＡ？Ｉ ６をアクセスすることに関
しては他の制御回路またはＣＰＵと同等に取扱うことが
できる。
本発明によれば、ソフトウェアでは他のアクセス状態を
意識する必要がなく、ソフトウェアによる処理速度の遅
れがなく、描画処理の高速化が可能となる。
意識する必要がなく、ソフトウェアによる処理速度の遅
れがなく、描画処理の高速化が可能となる。
さらに、アクセス回路が増加したり、割り込みを許さな
いサイクルを追加したい場合などにも、容易に回路の変
更が可能となる。
いサイクルを追加したい場合などにも、容易に回路の変
更が可能となる。
第１図は本発明の一実施例としてのフレームメモリアク
セス優先制御装置のブロック図、および第２図は第１図
の装置の動作の一例を説明する図である。 図において、 ｌ・・・描画制御回路、 ２・・・中央処理装置、 ３・・・リフレッシュタイミング回路、４・・・優先制
御回路、 ５・・・Ｖ−ＲＡＭ制御回路、 ６・・・Ｖ−ＲＡＭ、 である。
セス優先制御装置のブロック図、および第２図は第１図
の装置の動作の一例を説明する図である。 図において、 ｌ・・・描画制御回路、 ２・・・中央処理装置、 ３・・・リフレッシュタイミング回路、４・・・優先制
御回路、 ５・・・Ｖ−ＲＡＭ制御回路、 ６・・・Ｖ−ＲＡＭ、 である。
Claims (1)
- 【特許請求の範囲】 フレームメモリ（６）と、該フレームメモリを制御する
フレームメモリ制御回路（５）と、該フレームメモリを
アクセスする描画制御回路（１）および中央処理装置（
２）と、該フレームメモリをリフレッシュするためのタ
イミング信号を出力するリフレッシュタイミング回路（
３）を具備するフレームメモリアクセス優先制御装置に
おいて、該描画制御回路（１）と該中央処理装置（２）
と該リフレッシュタイミング回路（３）とに接続され、
出力を該フレームメモリ制御回路（５）へ供給する優先
制御回路（４）を具備し、 該優先制御回路（４）は描画制御回路（１）、中央処理
装置（２）、およびリフレッシュタイミング回路（３）
からのアクセスに関して、要求信号、待ち状態信号、開
始信号、実行中信号、および終了信号の５種類の信号を
用意し、各アクセスは要求信号が入力されると、あらか
じめ定められたアクセスの優先順位における自己より上
位の開始信号、待ち状態信号、または実行中信号がない
か調べ、なければその要求信号が開始信号として用いら
れ実行中信号が出力され、上位の開始信号、待ち状態信
号、実行中信号のいずれかが存在すれば待ち状態信号が
出力され待ち状態に入り、待ち状態の信号出力時は、常
に他のアクセスの実行中信号および自己より上位の開始
信号、待ち状態信号を監視し、他のアクセスの実行中信
号および自己より上位のアクセスの開始信号、待ち状態
信号が解除されたら自己のアクセスの開始信号を送出す
るようにしたことを特徴とするフレームメモリアクセス
優先制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243846A JPH04124758A (ja) | 1990-09-17 | 1990-09-17 | フレームメモリアクセス優先制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243846A JPH04124758A (ja) | 1990-09-17 | 1990-09-17 | フレームメモリアクセス優先制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124758A true JPH04124758A (ja) | 1992-04-24 |
Family
ID=17109822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243846A Pending JPH04124758A (ja) | 1990-09-17 | 1990-09-17 | フレームメモリアクセス優先制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124758A (ja) |
-
1990
- 1990-09-17 JP JP2243846A patent/JPH04124758A/ja active Pending
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