JPH11143812A - Ｄｍａ回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のチャネルを平行に活性化するためのデ
ータ転送をＤＭＡ転送を用いて行う事を可能とし、場合
によっては特定のチャネルへ集中転送を可能とすること
で、パイプラインシステムでのデータ転送効率の向上を
図れるＤＭＡ回路を提供することを目的とする。 【解決手段】 複数のＤＭＡコントローラ１０２，１０
３と、複数のＤＭＡコントローラ１０２，１０３に対し
て排他的な許可を与えるハードウェアで構成された許可
回路１０４とで構成される電子回路において、許可回路
１０４が任意のＤＭＡコントローラ１０２，１０３に対
して転送実行中に既に与えてある許可を強制的に中断す
る強制許可中断手段と、強制許可中断を受けたＤＭＡコ
ントローラ１０２，１０３が中断時の転送情報を保存す
る中断時情報保持手段を備えることで、許可回路１０４
による強制中断での転送中断を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリとデバイス間
のデータのやり取りを実行するＤＭＡ回路に関するもの
である。

【０００２】

【従来の技術】ＣＰＵ（中央演算処理装置）に代わっ
て、ＤＲＡＭ等のメモリと演算処理を事項するチャネル
との間のデータ転送を効果的に行うのにＤＭＡ（ダイレ
クト・メモリ・アクセス）がよく用いられる。

【０００３】しかしながら、パイプライン処理により複
数の種類の演算処理を平行に実現する場合には、一つの
ＤＭＡコントローラによってチャネルをコントロールす
るだけでは、チャネルでの処理が終了するまで他のチャ
ネルをアクティブにはできないという問題がある。

【０００４】この場合にはＤＭＡコントローラを複数用
意して、チャネルをその複数のＤＭＡコントローラによ
り制御すれば、平行したデータ転送が可能になる。しか
しながら、この場合でも複数のＤＭＡコントローラへの
許可の切り替えにおいて、適切な制御ができないと一つ
の処理シーケンスがエラーのまま次のＤＭＡコントロー
ラがデータ転送を行ってしまうことになる。つまりこの
様な場合に適切な中断、再開を実行するＤＭＡコントロ
ーラでなければ前記の様な複数のチャネルを平行に活性
化することができないことになる。

【０００５】

【発明が解決しようとする課題】以上のように並行処理
を目的とする複数のチャネルとのＤＭＡ転送は従来のＤ
ＭＡ回路ではできないという問題があった。更に、活性
化するＤＭＡコントローラをただ切り替えるだけでは、
特定のチャネルへのデータの集中転送ができないという
問題もあった。

【０００６】そこで本発明は、複数のチャネルを平行に
活性化するためのデータ転送をＤＭＡ転送を用いて行う
事を可能とし、場合よっては特定のチャネルへ集中転送
を可能とすることで、パイプラインシステムでのデータ
転送効率の向上を実現できるＤＭＡ回路を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、ＤＲＭＡ等のメモリと演算処理チャネルと
の間でデータのやり取りを行わせるＤＭＡ回路であっ
て、複数のＤＭＡコントローラと、これらのＤＭＡコン
トローラに対して排他的な許可を与えるハードウェアで
構成された許可回路とで構成され、許可回路が任意のＤ
ＭＡコントローラに対して転送実行中に既に与えてある
許可を強制的に中断する強制許可中断手段と、強制許可
中断を受けたＤＭＡコントローラが中断時の転送情報を
保存する中断時情報保持手段を備えることで、許可回路
による強制中断での転送中断を可能とする。

【０００８】この構成により、パイプラインシステムで
のデータ転送効率の向上を実現できるＤＭＡ回路を得る
ことができる。

【０００９】

【発明の実施の形態】請求項１の発明は、ＤＲＭＡ等の
メモリと演算処理チャネルとの間でデータのやり取りを
行わせるＤＭＡ回路であって、複数のＤＭＡコントロー
ラと、これらのＤＭＡコントローラに対して排他的な許
可を与えるハードウェアで構成された許可回路とで構成
され、許可回路が任意のＤＭＡコントローラに対して転
送実行中に既に与えてある許可を強制的に中断する強制
許可中断手段と、強制許可中断を受けたＤＭＡコントロ
ーラが中断時の転送情報を保存する中断時情報保持手段
を備えることで、許可回路による強制中断での転送中断
を可能とする。

【００１０】請求項２の発明は、許可回路からの強制中
断を受けたＤＭＡコントローラが、強制許可中断後一定
の時間許可回路に対して許可要求を出さない一定時間許
可不要求手段を手段を備えることで、許可回路がＤＭＡ
転送の権利を他のＤＭＡコントローラに譲り渡す処理の
処理時間を担保する。

【００１１】請求項３の発明は、ＤＭＡコントローラが
強制許可中断を受け一定時間後に許可要求を出す許可要
求手段と、許可要求を受けた許可回路がＤＭＡコントロ
ーラに対して許可を出す許可付与手段と、許可を受けた
ＤＭＡコントローラが中断時の転送情報を基に転送を再
開する転送再開手段とを備えることで、一旦強制中断さ
れたＤＭＡ転送の再開を可能とする。

【００１２】請求項４の発明は、前記強制中断と前記再
開を繰り返し複数のＤＭＡコントローラを切り替えるこ
とで、複数のチャネルへのデータの転送を平行に行い、
複数のチャネルでの並行処理をする。

【００１３】請求項５の発明は、強制許可中断を受けて
も転送中断しないモードであることを設定するモード設
定手段と、設定がされている場合に強制許可中断を受け
たＤＭＡコントローラが転送中断を行わないことをハー
ドウェアで判断する判断手段と、判断の時には任意の期
間は許可中断後も転送を続行する転送続行手段とを備え
ることで特定のチャネルの集中転送を他よりも優先する
ことを対応可能にした。

【００１４】上記構成により、複数のチャネルを平行に
活性化するためのデータ転送をＤＭＡ転送を用いて行う
事を可能とし、場合よっては特定のチャネルへ集中転送
を可能とすることで、パイプラインシステムでのデータ
転送効率の向上を実現できるＤＭＡ回路を得ることがで
きる。

【００１５】（実施の形態１）図１は本発明の実施の形
態１のＤＭＡ回路の機能ブロック図、図２は同ＤＭＡ回
路の動作のフローチャート、図３は同ＤＭＡコントロー
ラの回路図、図４は同許可回路とＤＭＡコントローラと
の回路図、図５は同ＤＭＡ回路のタイミングチャートで
ある。

【００１６】図１において、１０１はＤＲＡＭ等のメモ
リであり、データ転送の転送元、もしくは転送先にな
る。１０５〜１０８はＤＭＡコントローラによってコン
トロールされるチャネルであり、チャネル１０５，１０
６はＤＭＡコントローラ１０２に、チャネル１０７，１
０８はＤＭＡコントローラ１０３にぶら下がっている。
これらのチャネルの切り分けは一つの共通したジャンル
毎で区分される。たとえば、チャネル１０５，１０６は
画像処理に関する演算チャネル群でありＤＭＡコントロ
ーラ１０２でデータ転送が制御され、チャネル１０７，
１０８は音声処理に関する演算チャネル群であるといっ
た区分がなされる。ＤＭＡ転送を制御するＤＭＡコント
ローラ１０２，１０３は、本実施の形態では２つある
が、その数はシステムによって任意である。

【００１７】１０４はＤＭＡコントローラ１０２，１０
３を制御する許可回路であり、各ＤＭＡコントーラ１０
２，１０３からの転送開始要求信号１１１，１１２に従
い、転送開始許可信号１１３，１１４を与える。（それ
ぞれの信号は、ＲＥＱ，ＡＣＫとする。）すなわち、各
ＤＭＡコントローラ１０２，１０３はＣＰＵ等の命令に
よりデータ転送が命じられてもそれだけでデータ転送を
開始するのではなく、転送設定されたことでまず転送開
始要求信号１１１，１１２を許可回路１０４に出力し、
許可回路１０４が転送許可の信号を与えてはじめてデー
タ転送を開始する。つまり、この許可回路からの転送開
始許可信号１１３，１１４がＤＭＡ転送の強制中断や、
再開を司る。以上が全体の機能ブロック図の説明であ
る。

【００１８】次にＤＭＡコントローラ１０２，１０３の
詳細を図３の回路図を用いて説明する。３０１はＤＭＡ
コントローラであり、転送を行うにはＣＰＵがＲＯＭ等
にかかれているプログラムをフェッチしてアドレスとデ
ータによるアクセスを行う。これらがＣＰＵからのアド
レス信号（ＣＰＵ＿ＡＤＤＲＥＳＳ［１５：０］）であ
り、ＣＰＵからのデータ信号（ＣＰＵ＿ＤＡＴＡ［１
５：０］）である。３０２はこれらのＣＰＵからのアド
レス信号に従って動作するアドレスデコーダであり、ア
ドレスデコードされたことを受け、ＣＰＵからのデータ
がＣＰＵ＿ＤＡＴＡのバスより入力し、ＤＭＡ転送に必
要な設定がなされる。まずメモリのスタートアドレスが
初期設定され、回線３０３（アドレスデータ）を通じて
レジスタ３０５に書き込まれる。同様に転送数が、回線
３０４（転送数データ）を通じてレジスタ３０６に書き
込まれる。これらのレジスタ３０５，３０６へはクロッ
クとリセットが供給される。アドレスは転送に従いイン
クリメント３０９され、転送数はディクリメント３１０
され残転送数としての表示となる。

【００１９】さらにアドレスデコードによりメモリへの
アクセス信号が一旦内部信号として回線３０７（メモリ
アクセス）に示すように生成され、同じくチャネルへの
データの書き込み、もしくはデータ読み出しの為のイネ
ーブル信号の内部信号３０８が生成される。

【００２０】これだけの設定がされたところで転送命令
がＣＰＵから下されると、３１６に示すように許可回路
への転送開始要求信号３１６が生成され、そのままＲＥ
Ｑとして出力される。またアドレスは３１４の論理積に
ＡＣＫ３１５が入力することでメモリのアドレスとして
ＡＤＤＲＥＳＳとなって出力される。

【００２１】ＡＣＫによって転送がはじめるのであるか
ら、３０９，３１０のインクリメントとディクリメント
はＡＣＫが返ってはじめて動作開始である。動作が開始
し転送が続行されるが、ディクリメント３１０において
残転送数が０になったと判定されたら、転送は終了であ
るから、該終了状態が終了判定部３１１において判定さ
れ終了信号３１７が生成され、論理積（論理回路）３１
２，３１３，３１４に入力する。この終了信号によりＭ
ＥＭＯＲＹ＿ＡＣＣＥＳＳ，ＥＮＡＢＬＥ，ＡＤＤＲＥ
ＳＳ，ＲＥＱの出力が停止される。以上がＤＭＡコント
ローラの説明である。

【００２２】次に図４によって許可回路とＤＭＡコント
ローラとの相関関係を示す。ＤＭＡコントローラからの
ＲＥＱの入力がＲＥＱ処理部４０１に対してあり、ＲＥ
Ｑ処理部４０１内部で判断した後に、スイッチ４０２に
おいてＲＥＱに対してのＡＣＫを切り替えて、ＤＭＡコ
ントローラ１０２へのＡＣＫ１，ＤＭＡコントローラへ
のＡＣＫ２として出力される。ＲＥＱの処理にはいろい
ろな方法があるが、本発明での対象外なので説明は割愛
する。

【００２３】以上のＤＭＡコントローラと許可回路の基
本的な動きについては図２のフローチャートを用いて説
明する。回路動作のシーケンスを説明するためにフロー
チャートを用いる。まずＣＰＵ等により転送に必要な情
報を設定する。ＳＴ２０１〜ＳＴ２０３で示すように、
開始するメモリのアドレス、転送数、転送先あるいは転
送元であるチャネルの指定等が設定される。ＳＴ２０４
に示される状態のようにレジスタ書き込みなどでＤＭＡ
コントローラにＤＭＡ転送に必要な情報が設定される。

【００２４】次いでこの情報をＳＴ２０５に示すように
ＤＭＡコントローラはストックしておき、この内容を基
にＤＭＡ転送を実行する。転送終了により該設定内容が
クリアされるまで設定条件は保持されるので、転送命令
の状態も終了時までは保持される。

【００２５】転送命令の状態である場合にＤＭＡコント
ローラはＳＴ２０６に示すように許可回路に対して転送
開始要求信号を出力する。１１１，１１２である。該要
求にしたがって許可回路はＳＴ２０７に示すように許可
信号を受信して、ＤＭＡ転送を開始する。

【００２６】まずＳＴ２０８に示すように、メモリアク
セスとメモリアドレスを出力し、メモリの中でのデータ
の取り出し位置、あるいは格納位置を指定する。次いで
ＳＴ２０９に示すようにチャネルへの入出力要求を出力
し、設定されたチャネルに対してのデータ転送を開始す
る。データ転送が始まるとメモリへのアドレス出力をイ
ンクリメントしていく。設定転送数分の処理が終わるま
でこれは継続され、データ転送が続行される。これがＳ
Ｔ２１０，ＳＴ２１１の状態である。

【００２７】設定転送数分の処理が終了すれば、ＳＴ２
１２に示すように終了処理を行う。終了処理は具体的に
は、内部設定のクリア、転送開始要求信号の立ち下げと
それに伴う転送開始許可信号の立ち下げ、転送実行の終
了である。以上がＤＭＡコントローラの基本的な説明で
ある。

【００２８】次に許可回路１０４による強制中断につい
て図５のタイミングチャートを用いて説明する。タイミ
ングチャートの上から順に、クロック（ＣＬＫ）、転送
開始要求信号（ＲＥＱ）、転送開始許可信号（ＡＣ
Ｋ）、残転送数、メモリアドレス（ＡＤＤＲＥＳＳ）、
チャネルへのイネーブル（ＥＮＡＢＬＥ）、メモリへの
アクセス（ＭＥＭＯＲＹ＿ＡＣＣＥＳＳ）、設定されて
いるＤＭＡ転送命令状態（ＤＭＡ＿ＳＴＡＲＴ）、ＡＣ
Ｋのディレイ信号（ＡＣＫ＿ＤＥＬＡＹ）、ＲＥＱのア
クティブ制御信号（ＲＥＱ＿ＤＯＷＮ）の信号である。

【００２９】ＣＰＵ等により設定が行われたことでＤＭ
Ａコントローラは許可回路に対して転送開始要求信号
（ＲＥＱ）を出力する。これが５０１で示すタイミング
である。この転送開始要求を受けた許可回路はＤＭＡコ
ントローラに対して状態が整っていれば転送開始許可信
号（ＡＣＫ）を返す。これが５０２に示すタイミングで
ある。もちろんこのＲＥＱからＡＣＫまでにかかる時間
はシステムにより任意である。

【００３０】このＡＣＫを受けたＤＭＡコントローラは
データ転送を開始する。メモリアクセスをアクティブに
し、メモリアドレスを出力しインクリメントする。その
インクリメントに応じて残転送数をディクリメントし、
チャネルへのイネーブルはメモリアドレスが確定するタ
イミングでアクティブにされる。（システムの構成によ
るが本実施の形態ではチャネルへのイネーブルはメモリ
アクセスに比べて１クロック遅れる）これらが５０３〜
５０６に示すタイミングである。５０７で示す期間がア
クティブにされた任意のＤＭＡコントローラが、設定さ
れているチャネルとメモリとのデータ転送を実行してい
る期間である。

【００３１】しかしながら転送を実行している最中に、
他のＤＭＡコントローラにより制御される他のチャネル
を活性化してデータ転送をしなければならない要因が起
こることがある。この場合には５０７で示す本ＤＭＡコ
ントローラでのデータ転送を強制的に中断する必要があ
る。

【００３２】これを実現するのに、許可回路は強制的に
アクティブにしてあったＡＣＫを立ち下げる。５１２に
示すタイミングである。このＡＣＫの強制中断を受けた
ＤＭＡコントローラはそれ以上のデータ転送を続けるこ
とはできないのであるから、５１１に示すようにＲＥＱ
を下げ要求を落とす。さらに、再び許可が下りることを
期待して、該中断時の設定情報である残転送数や次にア
クセスするメモリアドレス等を保存する。レジスタ３０
５，３０６等に情報を保存して置くことになる。５１３
で示すタイミングで残転送数を保存しており、５１４で
示すタイミングでアドレスのインクリメントを停止して
いる。

【００３３】また、ＤＭＡ転送を中断するのであるか
ら、５１６に示すようにメモリへのアクセスを停止し、
５１５に示すようにチャネルへのイネーブルも下げてメ
モリとチャネルとの接続をきる。これらの処理がされて
いる状態が５１７に示す中断期間である。

【００３４】以上のように、許可回路からＤＭＡコント
ローラへの転送開始許可信号を強制的に落とし、該強制
中断を受けたところで中断時の情報を保存し、メモリア
クセス、チャネルへのイネーブル、アドレスのインクリ
メント等を停止する処理を行うことで、許可回路による
強制中断でのＤＭＡ転送中断を可能とする。

【００３５】（実施の形態２）実施の形態１によるＤＭ
Ａ回路であれば許可回路による任意のＤＭＡコントロー
ラのデータ転送の強制中断を実現することが可能となっ
た。しかしながら強制中断ができたとしても、ＤＭＡ回
路にはまだデータ転送の為の設定条件が残っており、Ｄ
ＭＡコントローラ自体はまだ許可回路に対して転送開始
要求信号を出力しようとしてしまう。強制中断後にすぐ
さま転送開始要求を出力すると、許可回路はその転送開
始要求信号により他のＤＭＡコントローラへの許可を出
せない状態になってしまう。そこで強制中断が入った場
合にはＤＭＡコントローラは許可回路に対しての転送開
始要求信号の出力を一定時間止めることで、許可回路が
他のＤＭＡコントローラをアクセスするための準備時間
を担保してやる。

【００３６】図６は本発明の実施の形態２のＤＭＡコン
トローラの回路図、図７は同一定時間許可不要求手段の
回路図である。図３と同一の要素には同一符号を付すこ
とにより説明は省略する。

【００３７】６０１は一定時間許可不要求手段である。
６０２はアドレスデコードにおいてＤＭＡ転送命令が認
識された結果生成される内部信号でありＤＭＡ転送命令
状態であるＤＭＡ＿ＳＴＡＲＴ信号である。本来ならば
ＤＭＡ＿ＳＴＡＲＴ＝＝１であれば、そのままＲＥＱ信
号も１として出力される。

【００３８】一定時間許可不要求手段６０１について図
７を用いて説明する。７０５はＡＣＫ信号のディレイ信
号ＡＣＫ＿ＤＥＬＡＹをつくるシフトレジスタであり、
本実施の形態２では３クロックのディレイを作ってい
る。７０１は論理積であり、（ＡＣＫ＝＝０）かつ（Ａ
ＣＫ＿ＤＥＬＡＹ＝＝１）で真である。この出力信号７
０４がＲＥＱ＿ＤＯＷＮであり、論理積７０２によって
示すようにＲＥＱ＿ＤＯＷＮ＝＝１の期間はＤＭＡ＿Ｓ
ＴＡＲＴが１であってもＲＥＱが０出力となる。

【００３９】タイミングチャート図５で説明する。図３
での５１２によってＡＣＫが強制的に下げられて強制中
断モードに入る。しかしながらこのＡＣＫの下がりは強
制的なもので、終了状態ではないため、該ＤＭＡコント
ローラ内部ではいまだ転送命令の設定が残っており、５
０８に示すようにＤＭＡ＿ＳＴＡＲＴはＡＣＫが下がっ
てもアクティブの状態である。そのため、ＡＣＫが下が
り、それを受けて５１１に示すようにＲＥＱが下がった
としても、次のクロックエッジでは該ＤＭＡ＿ＳＴＡＲ
Ｔを基にＲＥＱ信号は再びアクティブになってしまう。

【００４０】これだと許可回路の方ではＲＥＱが１クロ
ック期間未満しかノンアクティブではないので他のＤＭ
Ａコントローラに許可を切り替えるＲＥＱ処理部４０１
内部での処理が間に合わず、該ＲＥＱに縛られて再び同
一のＤＭＡコントローラに許可を与えてしまい、他のＤ
ＭＡコントローラへの切り替えができない事になる。

【００４１】そこでＡＣＫの立ち下げの後、該ＡＣＫの
任意サイクル幅のディレイ信号ＡＣＫ＿ＤＥＬＡＹを内
部で生成し、（ＡＣＫ＝＝０）且つ（ＡＣＫ＿ＤＥＬＡ
Ｙ＝＝１）の成立する期間を５１０に示すＲＥＱ＿ＤＯ
ＷＮという内部信号を作る。該ＲＥＱ＿ＤＯＷＮがアク
ティブの期間はＲＥＱを落とし続けるとすれば、ＡＣＫ
＿ＤＥＬＡＹで作ったディレイサイクルの期間はＲＥＱ
の出力がないという担保期間が作られる。５１１から５
１８の間がＲＥＱの立たない担保期間である。

【００４２】以上のようにＡＣＫの立ち下げによる強制
中断時に、内部信号ＲＥＱ＿ＤＯＷＮを生成しＲＥＱの
アクティブ制御を行うことで、許可回路が他のＤＭＡコ
ントローラに対しての許可切り替えを処理する時間を担
保することを可能とする。

【００４３】（実施の形態３）図８は本発明の実施の形
態３のＤＭＡ回路のタイミングチャートである。タイミ
ングチャートの上から順に、クロック（ＣＬＫ）転送開
始要求信号（ＲＥＱ）、残転送数、メモリアドレス（Ａ
ＤＤＲＥＳＳ）、チャネルへのイネーブル（ＥＮＡＢＬ
Ｅ）、メモリへのアクセス（ＭＥＭＯＲＹ＿ＡＣＣＥＳ
Ｓ）、設定されているＤＭＡ転送命令状態（ＤＭＡ＿Ｓ
ＴＡＲＴ）の信号である。

【００４４】８０１はＡＣＫの強制中断であり、これに
より実施の形態２で説明したＲＥＱ＿ＤＯＷＮ８０２が
生成されＲＥＱの制御が行われる。ＲＥＱは８０３で立
ち下がり、８０９で再びアクティブになる。８０３から
８０９の期間に許可回路は他のＤＭＡコントローラへの
許可を受け渡す処理の時間を担保される。

【００４５】８０１の強制中断を受けてＤＭＡコントロ
ーラは実施の形態１で説明したように、中断処理を行
う。８０４〜８０７に示す内容である。ここでＡＣＫが
８０１で立ち下がっても、これは転送終了を受けたもの
ではないのでコントローラ内部での設定情報はクリアさ
れない。よって８０８に示すようにＤＭＡ＿ＳＴＡＲＴ
のアクティブ状態は維持される。

【００４６】許可回路は強制中断の後、任意の時間後に
再び転送開始許可を本ＤＭＡコントローラに与える。８
１０で示すものである。これを受けてＤＭＡコントロー
ラは再びデータ転送を開始する。８１４で示すようにメ
モリへのアクセスを再開し、８１３に示すようにチャネ
ルへのイネーブルをアクティブにする。アドレスのイン
クリメントも再開させるが、中断時直前に出力したアド
レスに対応するデータのチャネルへの転送は担保されて
いないので、８１３に示すように先にチャネルへのイネ
ーブルをアクティブにし、中断直前に出力したアドレス
に対応するデータの転送を実行した後に、８１２で示す
タイミング改めて次のアドレスへインクリメントする。
残転送数のディクリメントも同様のタイミングである８
１１から再開する。こうして中断時の続きとしてのデー
タ転送を再開する。

【００４７】以上のように、一旦強制中断をされたＤＭ
Ａコントローラが任意時間後に転送開始要求を出し許可
を得て、中断時の情報を基に正確なタイミングでデータ
転送を再開する事で、強制中断されていたＤＭＡ転送の
再開が可能となる。

【００４８】（実施の形態４）図９は本発明の実施の形
態４のＤＭＡ回路の機能ブロック図、図１０は同ＤＭＡ
回路の動作のフローチャートである。本実施の形態４で
はハッチングしてある１０５と１０７の２つのチャネル
を平行に動かすのにＤＭＡ転送を用いる事とする。実施
の形態１〜３で説明した各要素を総合して用いることで
複数のチャネルを並行に動かすためのデータ転送が可能
になる。この流れを図１０のフローチャートにより説明
する。

【００４９】まずＤＭＡコントローラ１０２に転送設定
をする。ＳＴ１００１の状態である。図には示していな
いが、設定に従いＤＭＡコントローラ１０２の許可回路
に対して転送開始要求を出力する許可回路は該転送開始
要求を受けてＤＭＡコントローラ１０２に対して転送開
始許可を与える。該許可に従ってＤＭＡコントローラ１
０２はチャネル１０５に対してＤＭＡ転送を開始する。
ＳＴ１００２〜ＳＴ１００４に示す状態である。この転
送中にＤＭＡコントローラ１０３に対しての転送設定が
ＣＰＵ等によりなされた場合には、ＤＭＡコントローラ
１０３も許可回路に対して転送開始要求を出す。ＳＴ１
００５の状態である。許可回路はこれを見てＤＭＡコン
トローラ１０３に対して許可を切り替えることを判断
し、ＳＴ１００６に示すようにＤＭＡコントローラ１０
２に強制中断を与える。

【００５０】この強制中断を受けたＤＭＡコントローラ
１０２は実施の形態１で説明したように中断処理を行
う。チャネル１０５では転送されていたデータに対して
の処理を実行し、それが終われば新たにデータ転送がさ
れるまで待機する。ＳＴ１００７の状態である。さらに
ＤＭＡコントローラ１０２は転送開始要求を一定期間下
げるので、その間に許可回路は処理を実行してＤＭＡコ
ントローラ１０３に転送開始許可を与える。ＳＴ１００
８に示す状態である。該許可を受けＳＴ１００９に示す
ようにＤＭＡコントローラ１０３はチャネル１０７に対
してデータ転送を開始する。これによりチャネル１０５
での処理が全て終了する前にチャネル１０７での処理開
始が可能になる。たとえばチャネル１０７がチャネル１
０５の結果を受けて演算をする様な関係にある場合、チ
ャネル１０５での処理がパケットデータ全てに対して終
了するのを待たずしてチャネル１０７での処理をはじめ
たい場合などにこのような流れが起こる。

【００５１】次いでチャネル１０５での処理を再びしな
ければいけない状態になれば、ＳＴ１０１０で示すよう
にＤＭＡコントローラ１０３を強制中断し、ＳＴ１０１
１に示すように再びＤＭＡコントローラ１０２に対して
再度の転送許可を与える。ＤＭＡコントローラ１０２は
実施の形態３での説明にあるようにＤＭＡ転送を再開す
る。ＳＴ１０１２である。

【００５２】場合によってはＳＴ１０１２の状態の後、
ＳＴ１００６からＳＴ１０１２の状態を繰り返す事も考
えられる。

【００５３】このようにしてＳＴ１０１３に示すように
ＤＭＡコントローラ１０２によるチャネル１０５への転
送が終了し、再びＤＭＡコントローラ１０３に転送許可
を与えてＤＭＡコントローラ１０３によるＤＭＡ転送も
終了する。以上のように強制中断と、再開とを任意に繰
り返し複数のチャネルへのデータ転送を平行に行うこと
で、チャネルの並行活性が可能となる。

【００５４】（実施の形態５）実施の形態１から実施の
形態４ではＤＭＡコントローラを切り替えてデータ転送
を切り替えて実行する事を説明してきたが、場合によっ
ては特定のチャネルへ集中転送を実行したい場合があ
る。実施の形態５ではこの事について説明する。

【００５５】図１１は本発明の実施の形態５のＤＭＡコ
ントローラの回路図、図１２は同強制続行判断手段の回
路図、図１３は同ＤＭＡ回路のタイミングチャートであ
る。１１０１は強制中断が入っても集中転送を続行する
ための処理を行う強制続行判断手段である。１１０２は
アドレスデコーダでのデコード結果からの信号で、強制
続行を行うモード認識の為のモード信号（ＭＯＤＥ）で
あり６０２は実施の形態２，３で説明したＤＭＡ転送命
令状態を示す信号であるＤＭＡ＿ＳＴＡＲＴである。

【００５６】許可回路からの転送開始許可信号ＡＣＫが
返答される事で転送が開始され、実施の形態１〜４で示
したようにＡＣＫが強制的に立ち下げられると転送を中
断するのだが、本実施の形態では、ＡＣＫ信号が強制的
に下げられても、１１０１の強制続行判断手段において
判定された場合には、転送を強制続行する。１１０１で
強制続行が判断された強制続行の為のイネーブル出力は
ＫＥＥＰという信号として出力され、３１２〜３１４の
論理積と、インクリメント３０９，ディクリメント３１
０に入力する。

【００５７】１１０１の強制続行手段については図１
２、図１３を用いて説明する。図１２は１１０１の回路
図である。アドレスデコーダ３０２からのＭＯＤＥ信号
とＤＭＡ＿ＳＴＡＲＴ信号がある。１１０２と６０２で
ある。１２０１は論理積であり、１１０３が論理積の出
力であり、強制続行を制御する信号ＫＥＥＰである。生
成条件はＡＣＫ＝＝０かつＭＯＤＥ＝＝１かつＤＭＡ＿
ＳＴＡＲＴ＝＝１である。このＫＥＥＰ信号はＡＣＫの
強制立ち下げがあった場合でもＤＭＡ転送を続行するた
めのイネーブル信号になる。

【００５８】更にＫＥＥＰはＤＭＡ＿ＳＴＡＲＴととも
に論理和１２０２に入力して、いずれか一方が真の時に
ＲＥＱが１で出力される事になり強制立ち下げ時のＲＥ
Ｑのアクティブ保持を行う。図１１に示すようにこのＫ
ＥＥＰ信号はインクリメント３０９、ディクリメント３
１０、論理積３１２〜３１４に入力し、ＤＭＡ転送の続
行を担保する。

【００５９】続いて図１３のタイミングチャートで説明
する。タイミングチャートの上から順に、クロック（Ｃ
ＬＫ）、転送開始要求信号（ＲＥＱ）、転送開始許可信
号（ＡＣＫ）、強制中断でも転送状態を保持する信号
（ＫＥＥＰ）、残転送数、メモリアドレス（ＡＤＤＲＥ
ＳＳ）、チャネルへのイネーブル（ＥＮＡＢＬＥ）、メ
モリへのアクセス（ＭＥＭＯＲＹ＿ＡＣＣＥＳＳ）、集
中転送のモードを示す設定信号（ＭＯＤＥ）の各信号で
ある。

【００６０】ＤＭＡ転送が実行されている間に１３０２
に示すように許可回路がＡＣＫを立ち下げて強制中断に
する。この時予め集中転送を命じる設定がなされてＭＯ
ＤＥ信号が１３０８に示すようにアクティブ状態であり
続ける場合にはＡＣＫの下がりを受けてＫＥＥＰ信号を
アクティブにする。１３０３のタイミングである。

【００６１】このＫＥＥＰ信号がアクティブである場合
には１３０１に示すようにＲＥＱを下げずに保持し、中
断処理も行わない。１３０４〜１３０７に示すようにア
ドレスのインクリメント、残転送数のディクリメント、
メモリアクセスの出力、チャネルへのイネーブルの出力
は転送状態と同じく続行する。この転送が解除されるの
はたとえば転送終了した場合や、チャネル側で転送オー
バーフローが起こりそうになって転送を中断した方がよ
い状況等が考えられる。

【００６２】このように許可回路の強制中断が起こった
場合でも、集中転送の設定に従い内部信号による処理で
転送状態を続行することで、特定のチャネルへの集中転
送が可能になる。

【００６３】

【発明の効果】本発明の実施の形態１のＤＭＡ回路によ
れば、許可回路からＤＭＡコントローラへの転送開始許
可信号を強制的に落とし、該強制中断を受けたところで
中断時の情報を保存し、メモリアクセス、チャネルへの
イネーブル、アドレスのインクリメント等を停止する処
理を行うことで、許可回路による強制中断でのＤＭＡ転
送中断が可能となる効果を有する。

【００６４】本発明の実施の形態２のＤＭＡ回路によれ
ば、ＡＣＫの立ち下げによる強制中断時に、内部信号を
生成し転送開始要求信号のアクティブ制御を行うこと
で、許可回路が他のＤＭＡコントローラに対しての許可
切り替えを処理する時間を担保することを可能とする効
果を有する。

【００６５】本発明の実施の形態３のＤＭＡ回路によれ
ば、一旦強制中断をされたＤＭＡコントローラが任意時
間後に転送開始要求を出し許可を得て、中断時の情報を
基に正確なタイミングでデータ転送を再開する事で、強
制中断されていたＤＭＡ転送の再開が可能となる効果を
有する。

【００６６】本発明の実施の形態４のＤＭＡ回路によれ
ば、強制中断と、再開とを任意に繰り返し複数のチャネ
ルへのデータ転送を平行に行うことで、チャネルでの並
行処理を可能にする効果を有する。

【００６７】本発明の実施の形態５のＤＭＡ回路によれ
ば、許可回路の強制中断が起こった場合でも、集中転送
の設定に従い内部信号による処理で転送状態を続行する
ことで、特定のチャネルへの集中転送が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＤＭＡ回路の機能ブロ
ック図

【図２】本発明の実施の形態１のＤＭＡ回路の動作のフ
ローチャート

【図３】本発明の実施の形態１と２のＤＭＡコントロー
ラの回路図

【図４】本発明の実施の形態１の許可回路とＤＭＡコン
トローラとの回路図

【図５】本発明の実施の形態１と２のＤＭＡ回路のタイ
ミングチャート

【図６】本発明の実施の形態２のＤＭＡコントローラの
回路図

【図７】本発明の実施の形態２の一定時間許可不要求手
段の回路図

【図８】本発明の実施の形態３のＤＭＡ回路のタイミン
グチャート

【図９】本発明の実施の形態４のＤＭＡ回路の機能ブロ
ック図

【図１０】本発明の実施の形態４のＤＭＡ回路の動作の
フローチャート

【図１１】本発明の実施の形態５のＤＭＡコントローラ
の回路図

【図１２】本発明の実施の形態５の強制続行判断手段の
回路図

【図１３】本発明の実施の形態５のＤＭＡ回路のタイミ
ングチャート

【符号の説明】

１０１ メモリ １０２ ＤＭＡコントローラ １０３ ＤＭＡコントローラ １０４ 許可回路 １０５〜１０８ チャネル １０９〜１１０ メモリアクセス、メモリアドレス １１１〜１１２ 転送開始要求信号 １１３〜１１４ 転送開始許可信号 １１５ イネーブル信号 ３０１ ＤＭＡコントローラ ３０２ アドレスデコーダ ３０３ アドレスデータ ３０４ 転送数データ ３０５ レジスタ ３０６ レジスタ ３０７ メモリアクセス ３０８ イネーブル信号 ３０９ インクリメント ３１０ ディクリメント ３１１ 終了判定部 ３１２ 論理積 ３１３ 論理積 ３１４ 論理積 ３１５ ＡＣＫ信号 ３１６ ＲＥＱ信号 ３１７ 終了信号 ４０１ ＲＥＱ処理部 ４０２ スイッチ ６０１ 一定時間許可不要求手段 ６０２ ＤＭＡ＿ＳＴＡＲＴ信号 ７０１ 論理積 ７０２ 論理積 ７０４ ＲＥＱ＿ＤＯＷＮ信号 ７０５ シフトレジスタ １１０１ 強制続行判断手段 １１０２ ＭＯＤＥ信号 １１０３ ＫＥＥＰ信号 １２０１ 論理積 １２０２ 論理和

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＤＲＭＡ等のメモリと演算処理チャネルと
   の間でデータのやり取りを行わせるＤＭＡ回路であっ
   て、複数のＤＭＡコントローラと、これらのＤＭＡコン
   トローラに対して排他的な許可を与えるハードウェアで
   構成された許可回路とで構成され、許可回路が任意のＤ
   ＭＡコントローラに対して転送実行中に既に与えてある
   許可を強制的に中断する強制許可中断手段と、強制許可
   中断を受けたＤＭＡコントローラが中断時の転送情報を
   保存する中断時情報保持手段を備えることで、許可回路
   による強制中断での転送中断を可能とすることを特徴と
   するＤＭＡ回路。
2. 【請求項２】許可回路からの強制中断を受けたＤＭＡコ
   ントローラが、強制許可中断後一定の時間許可回路に対
   して許可要求を出さない一定時間許可不要求手段を手段
   を備えることで、許可回路がＤＭＡ転送の権利を他のＤ
   ＭＡコントローラに譲り渡す処理の処理時間を担保する
   ことを特徴とする請求項１記載のＤＭＡ回路。
3. 【請求項３】ＤＭＡコントローラが強制許可中断を受け
   一定時間後に許可要求を出す許可要求手段と、許可要求
   を受けた許可回路がＤＭＡコントローラに対して許可を
   出す許可付与手段と、許可を受けたＤＭＡコントローラ
   が中断時の転送情報を基に転送を再開する転送再開手段
   とを備えることで、一旦強制中断されたＤＭＡ転送の再
   開を可能とすることを特徴とする請求項１または２記載
   のＤＭＡ回路。
4. 【請求項４】前記強制中断と前記再開を繰り返し複数の
   ＤＭＡコントローラを切り替えることで、複数のチャネ
   ルへのデータの転送を平行に行い、複数のチャネルでの
   並行処理をすることを特徴とする請求項１から３の何れ
   かに記載のＤＭＡ回路。
5. 【請求項５】強制許可中断を受けても転送中断しないモ
   ードであることを設定するモード設定手段と、設定がさ
   れている場合に強制許可中断を受けたＤＭＡコントロー
   ラが転送中断を行わないことをハードウェアで判断する
   判断手段と、判断の時には任意の期間は許可中断後も転
   送を続行する転送続行手段とを備えることで特定のチャ
   ネルの集中転送を他よりも優先することを対応可能にし
   たことを特徴とする請求項１記載のＤＭＡ回路。